RU2250557C1

RU2250557C1 - Flip-flop device

Info

Publication number: RU2250557C1
Application number: RU2003129049/09A
Authority: RU
Inventors: Г.И. Шишкин (RU); Г.И. Шишкин; И.И. Дикарев (RU); И.И. Дикарев
Priority date: 2003-09-29
Filing date: 2003-09-29
Publication date: 2005-04-20

Abstract

FIELD: pulse engineering.

SUBSTANCE: proposed flip-flop device has RS flip-flop built around NOR gates 22, 23, 26, 27, and also NOR gates 4-1, 4-2, 5-1, 5-1, control unit 3, diodes 10, 11, resistors 12 - 17, capacitors 6 - 9, memory elements 18, 19 built around rectangular hysteresis loop cores provided with center-tapped leads connected to resistors 15, 17, at least one input bus 20, and common bus 21. Write and read windings of memory elements 18, 19 are made in the form of single center-tapped winding and new connections are introduced between memory device components.

EFFECT: enhanced immunity to persistent intensive noise.

1 cl, 2 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.The invention relates to a pulse technique and can be used in computing devices and control systems.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ: Н 03 К 3/037 "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ", первый и второй входы которого подключены к входной шине и выходу RS-триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ", а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.A trigger device is known (see USSR author's certificate No. 1753919 of 05.10.90, MKI: N 03 K 3/037 “Trigger device”, authors LB Egorov, G.I. Shishkin, publ. 10.09.97, bull. No. 25), containing the first and second memory elements on magnetic cores, the outputs of the reading windings of which are connected to a common bus, the inputs of the recording windings are connected respectively to the direct and inverse outputs of the EXCLUSIVE OR element, the first and second inputs of which are connected to the input bus and output RS-flip-flops, respectively, whose installation and reset inputs are connected via ootvetstvenno first and second resistors to inputs of the read windings of the first and second memory elements, respectively. The first input of the control unit is connected to the input bus, the second and third inputs of the control unit are connected respectively to the direct and inverse outputs of the EXCLUSIVE OR element, and the first and second outputs of the control unit, respectively, through the third and fourth resistors are connected to the outputs of the recording windings, respectively, of the first and second elements of memory.

Недостатком данного триггерного устройства является сравнительно низкая помехоустойчивость в условиях воздействия высокоинтенсивных электрических помех большой длительности, наведенных по цепям его связи.The disadvantage of this trigger device is the relatively low noise immunity under the influence of high-intensity electrical noise of long duration induced along its communication circuits.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ: Н 03 К 3/286 "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), которое является наиболее близким по технической сущности к заявляемому объекту и выбрано в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ", вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы "ИСКЛЮЧАЮЩЕЕ ИЛИ", третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ" соединены с первыми входами соответственно третьего и четвертого элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ", выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ". Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.Known trigger device (see RF patent No. 2106742 from 08.16.95, MKI: H 03 K 3/286 "Trigger device", authors E.I. Ryzhakov, G.I. Shishkin, publ. 10.03.98, bull. No. 7), which is the closest in technical essence to the claimed object and is selected as a prototype, containing an RS trigger, the installation and reset inputs of which are connected to the first terminals of the first and second resistors, respectively, and through the first and second capacitors respectively, with a common bus, and direct and inverse outputs are connected to the first inputs of the first and second respectively of the “EXCLUSIVE OR” elements, the second inputs of which are connected to the input bus of the trigger device, and the outputs are connected to the inputs of the recording windings of the first and second memory elements on magnetic cores, respectively, the inputs of the reading windings of which are connected to the common bus, the first and second elements are NAND , the third and fourth elements are EXCLUSIVE OR, the third, fourth, fifth and sixth resistors. The RS-trigger is made on AND-NOT elements. The outputs of the first and second EXCLUSIVE OR elements are connected to the first inputs of the third and fourth EXCLUSIVE OR elements respectively, the outputs of which are connected through the third and fourth resistors to the outputs of the recording windings of the first and second memory elements, respectively, whose read windings are output through the fifth respectively and the sixth resistors are connected to the first inputs of the first and second AND-NOT elements respectively, the outputs of which are connected to the second terminals of the second and first cuts, respectively tors and to the second inputs, respectively, third and fourth elements of the "exclusive OR". The second inputs of the first and second elements AND NOT combined and connected to the input bus of the trigger device.

Недостатком прототипа является сравнительно низкая помехоустойчивость в условиях воздействия высокоинтенсивных электрических помех большой длительности, наведенных по цепям его связи. Элементы памяти на магнитных сердечниках обеспечивают триггерному устройству свойство энергонезависимости, однако такое триггерное устройство устойчиво к воздействию электрических помех, наведенных по цепям его связи, длительность которых не превышает время перемагничивания сердечников. При выполнении элементов памяти в приемлемых габаритных размерах указанное время невелико (не превышает 10-20 микросекунд), следовательно, триггерное устройство будет сбиваться от помеховых импульсов большей длительности.The disadvantage of the prototype is the relatively low noise immunity under the influence of high-intensity electrical noise of long duration induced along its communication circuits. Memory elements on magnetic cores provide a trigger device with the property of non-volatility, however, such a trigger device is resistant to electrical noise induced through its communication circuits, the duration of which does not exceed the magnetization reversal time of the cores. When memory elements are executed in acceptable overall dimensions, the indicated time is small (does not exceed 10-20 microseconds), therefore, the trigger device will stray from interfering pulses of longer duration.

Задачей, решаемой заявляемым изобретением, является повышение помехоустойчивости триггерного устройства в условиях высокоинтенсивных электрических помех большой длительности.The problem solved by the claimed invention is to increase the noise immunity of the trigger device in the conditions of high-intensity electrical interference of long duration.

Указанный технический результат достигается тем, что в триггерном устройстве, содержащем первый RS-триггер, устройство управления с, по крайней мере, тремя входами и тремя выходами, при этом первый и второй входы устройства управления соединены соответственно с прямым и инверсным выходами первого RS-триггера, третий вход - с входной шиной, а первый выход - с первыми входами первого и второго элементов совпадения, вторые входы которых соединены с первыми выводами соответственно первого и второго резисторов, первый и второй конденсаторы, первые выводы которых соединены с общей шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, каждый из которых имеет, по крайней мере, одну обмотку, один из выводов обмотки первого и второго элементов памяти соединен с первым выводом соответственно третьего и четвертого резисторов, пятый и шестой резисторы, новым является выполнение первого и второго элементов совпадения в виде соответственно первого и второго элементов ИЛИ-НЕ, введение первого и второго диодов, третьего и четвертого конденсаторов, третьего и четвертого элементов ИЛИ-НЕ, второго RS-триггера, входы сброса и установки которого соединены соответственно со вторым и третьим выходами устройства управления, а прямой и инверсный выходы - с катодами соответственно второго и первого диодов, аноды которых соединены соответственно с первыми входами четвертого и третьего элементов ИЛИ-НЕ, вторые входы которых соединены соответственно с первыми выводами шестого и пятого резисторов, вторые выводы которых соединены соответственно со вторыми выводами первого и второго резисторов, выходы третьего и четвертого элементов ИЛИ-НЕ через соответственно третий и четвертый конденсаторы соединены со вторыми выводами соответственно пятого и шестого резисторов, катод первого диода соединен со вторым выводом четвертого резистора, с первым выводом шестого резистора и со входом обмотки первого элемента памяти, выход которой соединен с анодом первого диода, а вывод средней точки - с первым выводом третьего резистора, катод второго диода соединен со вторым выводом третьего резистора, с первым выводом пятого резистора и со входом обмотки второго элемента памяти, выход которой соединен с анодом второго диода, а вывод средней точки - с первым выводом четвертого резистора, входы сброса и установки первого RS-триггера соединены с выходами соответственно первого и второго элементов ИЛИ-НЕ, вторые входы которых соединены со вторыми выводами соответственно первого и второго конденсаторов.The specified technical result is achieved in that in the trigger device containing the first RS-trigger, the control device with at least three inputs and three outputs, while the first and second inputs of the control device are connected respectively to direct and inverse outputs of the first RS-trigger , the third input is with the input bus, and the first output is with the first inputs of the first and second coincidence elements, the second inputs of which are connected to the first outputs of the first and second resistors, respectively, the first and second capacitors, the first e conclusions of which are connected to a common bus, the first and second memory elements on magnetic cores with a rectangular hysteresis loop, each of which has at least one winding, one of the terminals of the winding of the first and second memory elements is connected to the first output, respectively, of the third and fourth resistors, fifth and sixth resistors, new is the implementation of the first and second elements of coincidence in the form of, respectively, the first and second elements OR NOT, the introduction of the first and second diodes, the third and fourth condensate s, the third and fourth elements OR NOT, the second RS-trigger, the reset inputs and settings of which are connected respectively to the second and third outputs of the control device, and the direct and inverse outputs are connected to the cathodes of the second and first diodes, respectively, whose anodes are connected respectively to the first the inputs of the fourth and third elements OR NOT, the second inputs of which are connected respectively to the first terminals of the sixth and fifth resistors, the second terminals of which are connected respectively to the second terminals of the first and second resistors ditch, the outputs of the third and fourth elements OR NOT via the third and fourth capacitors, respectively, are connected to the second terminals of the fifth and sixth resistors respectively, the cathode of the first diode is connected to the second terminal of the fourth resistor, with the first terminal of the sixth resistor and with the input of the winding of the first memory element, output which is connected to the anode of the first diode, and the midpoint point is connected to the first terminal of the third resistor, the cathode of the second diode is connected to the second terminal of the third resistor, with the first terminal of the fifth resistor and the winding of the second memory element, the output of which is connected to the anode of the second diode, and the midpoint output is connected to the first output of the fourth resistor, the reset and installation inputs of the first RS-trigger are connected to the outputs of the first and second elements, OR NOT, the second inputs of which are connected to the second conclusions, respectively, of the first and second capacitors.

Указанная совокупность существенных признаков позволяет повысить помехоустойчивость триггерного устройства за счет запоминания его состояния с помощью дополнительных емкостных элементов памяти с последующим его восстановлением.The specified set of essential features allows you to increase the noise immunity of the trigger device by storing its state using additional capacitive memory elements with its subsequent restoration.

На фиг.1 представлена принципиальная электрическая схема триггерного устройства, управляемого по одной входной шине (счетное триггерное устройство). На фиг.2 представлена принципиальная электрическая схема устройства управления, позволяющего организовать RS-триггерное устройство, управляемое по двум входным шинам.Figure 1 presents a circuit diagram of a trigger device controlled by a single input bus (counting trigger device). Figure 2 presents a schematic electrical diagram of a control device that allows you to organize an RS-trigger device controlled by two input buses.

Счетное триггерное устройство (фиг.1) содержит RS-триггеры 1 и 2, устройство управления 3, логические элементы 4-1, 4-2, 5-1 и 5-2 ИЛИ-НЕ, конденсаторы 6, 7, 8 и 9, диоды 10 и 11, резисторы 12, 13, 14, 15, 16 и 17, элементы 18 и 19 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса (ППГ) с одной обмоткой, имеющей отвод от средней точки, входную шину 20 и общую шину 21. Входы сброса (R-вход) и установки (S-вход) RS-триггера 1 соединены соответственно с выходами элементов 4-1 и 4-2 ИЛИ-НЕ. Прямой (Q) и инверсный

выходы RS-триггера 1 соединены соответственно с первым и вторым входами устройства управления 3, третий вход которого соединен с входной шиной 20, первый выход соединен с первыми входами элементов 4-1 и 4-2 ИЛИ-НЕ, а второй и третий выходы соединены соответственно с входами сброса и установки RS-триггера 2. Второй вход элемента 4-1 через конденсатор 6 соединен с общей шиной 21 и через резистор 13 - с точкой соединения резистора 16 и конденсатора 9. Второй вход элемента 4-2 через конденсатор 7 соединен с общей шиной 21 и через резистор 12 - с точкой соединения резистора 14 и конденсатора 8. Прямой (Q) выход RS-триггера 2 соединен со входом обмотки элемента 19 памяти, с катодом диода 11, с одним из выводов резистора 15 и со свободным выводом резистора 14. Инверсный

выход RS-триггера 2 соединен со входом обмотки элемента 18 памяти, с катодом диода 10, с одним из выводов резистора 17 и со свободным выводом резистора 16. Анод диода 10 соединен с выходом обмотки элемента 18 памяти и с первым входом элемента 5-1, второй вход которого соединен с прямым (Q) выходом RS-триггера 2, а выход соединен со свободным выводом конденсатора 8. Анод диода 11 соединен с выходом обмотки элемента 19 памяти и с первым входом элемента 5-2, второй вход которого соединен с инверсным

выходом RS-триггера 2, а выход соединен со свободным выводом конденсатора 9. Свободные выводы резисторов 15 и 17 соединены со средними точками соответственно элементов 18 и 19 памяти.Counting trigger device (figure 1) contains RS-triggers 1 and 2, control device 3, logic elements 4-1, 4-2, 5-1 and 5-2 OR NOT, capacitors 6, 7, 8 and 9, diodes 10 and 11, resistors 12, 13, 14, 15, 16 and 17, memory elements 18 and 19 on magnetic cores with a rectangular hysteresis loop (PPG) with one winding having a tap from the midpoint, input bus 20 and common bus 21 The reset inputs (R-input) and settings (S-input) of the RS-trigger 1 are connected respectively to the outputs of the elements 4-1 and 4-2 OR-NOT. Direct (Q) and Inverse

the outputs of the RS-trigger 1 are connected respectively to the first and second inputs of the control device 3, the third input of which is connected to the input bus 20, the first output is connected to the first inputs of the elements 4-1 and 4-2 OR NOT, and the second and third outputs are connected respectively with the reset and installation inputs of the RS-trigger 2. The second input of element 4-1 through a capacitor 6 is connected to a common bus 21 and through a resistor 13 to a connection point of a resistor 16 and a capacitor 9. The second input of an element 4-2 through a capacitor 7 is connected to a common bus 21 and through the resistor 12 with the connection point p ican 14 and the capacitor 8. The direct (Q) output RS-flip-flop 2 is connected to the input winding of memory element 19, with the cathode of the diode 11, with one of the terminals of the resistor 15 and the free terminal of the resistor 14. The inverse

the output of the RS trigger 2 is connected to the input of the winding of the memory element 18, with the cathode of the diode 10, with one of the terminals of the resistor 17 and with the free output of the resistor 16. The anode of the diode 10 is connected to the output of the winding of the memory element 18 and with the first input of the element 5-1, the second input of which is connected to the direct (Q) output of the RS flip-flop 2, and the output is connected to the free output of the capacitor 8. The anode of the diode 11 is connected to the output of the winding of the memory element 19 and to the first input of the element 5-2, the second input of which is connected to the inverse

the output of the RS-flip-flop 2, and the output is connected to the free terminal of the capacitor 9. The free terminals of the resistors 15 and 17 are connected to the midpoints of the memory elements 18 and 19, respectively.

RS-триггер 1 содержит элементы 22 и 23 ИЛИ-НЕ, при этом первые входы элементов 22 и 23 являются соответственно входами сброса и установки RS-триггера 1, выходы элементов 22 и 23 являются соответственно прямым и инверсным выходами RS-триггера 1, вторые входы элементов 22 и 23 соединены соответственно с выходами элементов 23 и 22. Устройство управления 3 содержит элементы 24 и 25 "ИСКЛЮЧАЮЩЕЕ ИЛИ", при этом первые входы элементов 24 и 25 являются соответственно первым и вторым входами устройства управления 3, вторые входы элементов 24 и 25 объединены и являются третьим входом и первым выходом устройства управления 3, а выходы элементов 24 и 25 являются соответственно вторым и третьим выходами устройства управления 3. RS-триггер 2 содержит элементы 26 и 27 ИЛИ-НЕ, при этом первые входы элементов 26 и 27 являются соответственно входами сброса и установки RS-триггера 2, выходы элементов 26 и 27 являются соответственно прямым и инверсным выходами RS-триггера 2, вторые входы элементов 26 и 27 соединены соответственно с выходами элементов 27 и 26.The RS-trigger 1 contains elements 22 and 23 OR NOT, with the first inputs of the elements 22 and 23 respectively the inputs of the reset and installation of the RS-trigger 1, the outputs of the elements 22 and 23 are respectively the direct and inverse outputs of the RS-trigger 1, the second inputs the elements 22 and 23 are connected respectively to the outputs of the elements 23 and 22. The control device 3 contains elements 24 and 25 "EXCLUSIVE OR", while the first inputs of the elements 24 and 25 are respectively the first and second inputs of the control device 3, the second inputs of the elements 24 and 25 combined and are a third the input and the first output of the control device 3, and the outputs of the elements 24 and 25 are respectively the second and third outputs of the control device 3. The RS-trigger 2 contains the elements 26 and 27 OR NOT, while the first inputs of the elements 26 and 27 are respectively the reset inputs and RS-flip-flop settings 2, the outputs of the elements 26 and 27 are respectively the direct and inverse outputs of the RS-flip-flop 2, the second inputs of the elements 26 and 27 are connected respectively to the outputs of the elements 27 and 26.

Устройство управления 3, позволяющее организовать RS-триггерное устройство, содержит (фиг.2) элементы 28, 29, 30 и 31 ИЛИ-НЕ, элемент 32 "ИСКЛЮЧАЮЩЕЕ ИЛИ", при этом первые входы элементов 28 и 29 являются соответственно первым (33) и вторым (34) входами устройства управления 3, а выходы соединены соответственно с первыми входами элементов 30 и 31. Второй вход элемента 29 соединен со вторым входом элемента 30, с первым входом элемента 32 и является третьим (35) входом устройства управления 3, выполняющим в триггерном устройстве роль R-входа. Выход элемента 32 является первым (36) выходом устройства управления 3. Выходы элементов 30 и 31 являются соответственно вторым (37) и третьим (38) выходами устройства управления 3. Второй вход элемента 31 соединен со вторыми входами элементов 28 и 32 и является четвертым (39) входом устройства управления 3, выполняющим в триггерном устройстве роль S-входа.The control device 3, which allows you to organize an RS-trigger device, contains (figure 2) elements 28, 29, 30 and 31 OR NOT, element 32 "EXCLUSIVE OR", while the first inputs of elements 28 and 29 are respectively the first (33) and the second (34) inputs of the control device 3, and the outputs are connected respectively to the first inputs of the elements 30 and 31. The second input of the element 29 is connected to the second input of the element 30, with the first input of the element 32 and is the third (35) input of the control device 3, performing in the trigger device, the role of the R-input. The output of the element 32 is the first (36) output of the control device 3. The outputs of the elements 30 and 31 are respectively the second (37) and third (38) outputs of the control device 3. The second input of the element 31 is connected to the second inputs of the elements 28 and 32 and is the fourth ( 39) the input of the control device 3, performing the role of the S-input in the trigger device.

Триггерное устройство в счетном режиме работает следующим образом. При включении питания (цепи питания логических элементов 4-1, 4-2, 5-1, 5-2, 22, 23, 24, 25, 26 и 27 для упрощения на чертеже не показаны) триггерное устройство установится в состояние, соответствующее состоянию элементов 18 и 19 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы памяти 18 и 19 были намагничены в состояние "лог.0", что соответствует направлению протекания тока в обмотке элемента 18 памяти от ее средней точки к началу, а в обмотке элемента 19 памяти - от начала обмотки к ее средней точке. Входы обмоток на чертеже обозначены знаком (*). В режиме хранения информации на входной шине 20 поддерживается сигнал "лог.0". Если после включения питания RS-триггер 1 установился в нулевое состояние, при котором на его прямом (Q) выходе - сигнал "лог.0", а на инверсном выходе - сигнал "лог.1", на втором (37) и третьем (38) выходах устройства управления 3 и соответственно на R- и S-входах RS-триггера 2 установятся сигналы соответственно "лог.0" и "лог.1", устанавливающие в единичное состояние RS-триггер 2, при этом на его прямом (Q) выходе - сигнал "лог.1", на инверсном

выходе - сигнал "лог.0". Через резистор 15 и полуобмотку элемента 18 памяти потечет ток, подтверждающий нулевое состояние элемента 18 памяти, при этом на выходе обмотки этого элемента может сформироваться короткий импульс помехи положительной полярности относительно общей шины 21, связанный с непрямоугольностью петли гистерезиса сердечника элемента 18, который будет шунтирован диодом 10. Под полуобмоткой элементов 18 и 19 памяти здесь и в дальнейшем будем понимать часть обмотки соответствующего элемента памяти от ее входа до средней точки и от средней точки до выхода. На выходе элемента 5-1 установится сигнал "лог.0", поскольку на второй вход этого элемента поступает сигнал "лог.1" с Q-выхода RS-триггера 2. Конденсатор 8 начнет заряжаться через резистор 14 до напряжения, близкого к Е, в процессе заряда на втором входе элемента 4-2 - сигнал "лог.0", на S-входе RS-триггера 1 - сигнал "лог.1". Через резистор 17 и полуобмотку элемента 19 памяти потечет ток, подтверждающий нулевое состояние элемента 19 памяти, при этом на выходе обмотки этого элемента также может сформироваться короткий импульс помехи отрицательной полярности относительно напряжения питания (Е), с амплитудой, достигающей величины напряжения питания. На выходе элемента 5-2 может сформироваться короткий сигнал "лог.1", который пройдет через конденсатор 9, но будет подавлен интегрирующей цепью, составленной из резистора 13 и конденсатора 6. Постоянная времени указанной цепи выбирается с таким расчетом, чтобы подавлять короткие импульсы электрических помех, возникающих в переходных режимах работы схемы, но пропускать рабочие импульсы, формируемые при полном перемагничивании сердечников. В дальнейшем на выходе элемента 5-2 установится сигнал "лог.0", конденсатор 9 останется разряженным, на выходе элемента 4-1 и на R-входе RS-триггера 1 - сигнал "лог.1". В результате, в процессе заряда конденсатора 8 на R- и S-входах RS-триггера 1 одновременно действуют сигналы "лог.1", на его прямом и инверсном выходах установятся сигналы "лог.0", не влияющие на состояние RS-триггера 2. После заряда конденсатора 8 на втором входе элемента 4-2 установится сигнал "лог.1", на S-входе RS-триггера 1 - сигнал "лог.0", RS-триггер 1 вернется в исходное нулевое состояние. На этом переходные процессы в триггерном устройстве при его включении заканчиваются, описанное состояние триггерного устройства является устойчивым.The trigger device in counting mode operates as follows. When the power is turned on (power circuits of logic elements 4-1, 4-2, 5-1, 5-2, 22, 23, 24, 25, 26 and 27 are not shown in the drawing for simplicity), the trigger device will be set to the state corresponding to the state elements 18 and 19 of the memory that they acquired in the previous cycle of work. Consider the case when the memory elements 18 and 19 were magnetized to the state “log.0”, which corresponds to the direction of current flow in the winding of the memory element 18 from its midpoint to the beginning, and in the winding of the memory element 19 from the beginning of the winding to its midpoint . The inputs of the windings in the drawing are indicated by the sign (*). In the information storage mode on the input bus 20, the signal "log.0" is supported. If, after turning on the power, the RS-flip-flop 1 is set to the zero state, at which its direct (Q) output has a “log.0” signal, and its inverse output has a “log.1” signal, at the second (37) and third ( 38) the outputs of control device 3 and, respectively, at the R- and S-inputs of the RS-flip-flop 2, the signals are set to “log.0” and “log.1”, respectively, setting the RS-flip-flop 2 into a single state, while on its direct (Q ) output - signal "log.1", on the inverse

output - signal "log.0". A current will flow through the resistor 15 and the semi-winding of the memory element 18, confirming the zero state of the memory element 18, while at the output of the winding of this element a short pulse of positive polarity interference with respect to the common bus 21 may be formed, connected with the non-squareness of the hysteresis loop of the core of the element 18, which will be shunted by the diode 10. Hereinafter, the semi-winding of memory elements 18 and 19 will be understood as the part of the winding of the corresponding memory element from its input to the midpoint and from the midpoint to the output. At the output of element 5-1, the signal "log.0" is set, since the signal "log.1" from the Q-output of the RS-trigger 2 is supplied to the second input of this element. The capacitor 8 will begin to charge through the resistor 14 to a voltage close to E, in the process of charging at the second input of element 4-2 - the signal "log.0", at the S-input of the RS-trigger 1 - the signal "log.1". A current will flow through the resistor 17 and the semi-winding of the memory element 19, confirming the zero state of the memory element 19, and a short impulse of negative polarity interference with respect to the supply voltage (E) can also be formed at the output of the winding of this element, with an amplitude reaching the value of the supply voltage. At the output of element 5-2, a short signal “log.1” can be generated, which will pass through capacitor 9, but will be suppressed by an integrating circuit composed of resistor 13 and capacitor 6. The time constant of this circuit is selected so as to suppress short pulses of electrical interference arising in transient modes of operation of the circuit, but to pass working pulses generated during the complete magnetization reversal of the cores. Subsequently, at the output of element 5-2, the signal “log.0” is established, the capacitor 9 remains discharged, at the output of element 4-1 and at the R-input of the RS-trigger 1, the signal is “log.1”. As a result, during charging of the capacitor 8, the “log.1” signals act simultaneously on the R- and S-inputs of the RS-flip-flop 1, the “log.0” signals are established on its direct and inverse outputs, which do not affect the state of the RS-flip-flop 2 After charging the capacitor 8 at the second input of element 4-2, the signal "log.1" is set, at the S-input of the RS-flip-flop 1 - the signal is "log.0", the RS-flip-flop 1 will return to its initial zero state. On this, the transients in the trigger device when it is turned on end, the described state of the trigger device is stable.

Если после включения питания RS-триггер 1 установился в состояние "лог.1" (на его выходе Q сигнал "лог.1"), RS-триггер 2 установится в нулевое состояние (на его выходе Q сигнал "лог.0"). В этом случае ток через обмотку элемента 18 памяти потечет от ее начала к средней точке, элемент 18 памяти начнет перемагничиваться в противоположное (единичное) состояние, при этом на выходе обмотки этого элемента сформируется импульс напряжения отрицательной полярности относительно напряжения питания (Е) с амплитудой, определяемой соотношением числа витков в полуобмотках элемента 18 памяти и величиной сопротивления резистора 15. Длительность импульса равна времени перемагничивания сердечника элемента 18 памяти. Величины сопротивлений резисторов 15 и 17 выбираются с таким расчетом, чтобы при перемагничивании сердечников в полуобмотках элементов 18 и 19 памяти, подключенных к источнику сигнала, возникал импульс напряжения с амплитудой, примерно равной Е/2; при равном числе витков в полуобмотках элементов 18 и 19 памяти на выходе соответствующей обмотки амплитуда импульса напряжения будет близка к величине Е. Следовательно, на обоих входах элемента 5-1 будут присутствовать сигналы "лог.0", на выходе указанного элемента появится сигнал "лог.1", который через конденсатор 8 поступит на второй вход элемента 4-2 и сформирует сигнал "лог.0" на S-входе RS-триггера 1. Ток через обмотку элемента 19 памяти потечет через резистор 17 от средней точки к началу обмотки, при этом на выходе указанной обмотки сформируется импульс положительной полярности относительно общей шины 21, который будет шунтирован диодом 11. Поскольку на втором входе элемента 5-2 поддерживается сигнал "лог.1", на его выходе - сигнал "лог.0", конденсатор 9 начинает заряжаться через резистор 16 до напряжения, близкого к Е. В процессе заряда на выходе элемента 4-1 и на R-входе RS-триггера 1 присутствует сигнал "лог.1". RS-триггер 1 под действием указанных сигналов переключится в нулевое состояние и вызовет переключение в единичное состояние RS-триггера 2, изменятся направления токов в полуобмотках элементов 18 и 19 памяти, при этом будет подтверждаться первоначальное состояние их намагниченности. В дальнейшем переходные процессы в триггерном устройстве связаны с зарядом конденсатора 8 через резистор 14, как это было уже описано выше, при этом в процессе заряда на R- и S-входах RS-триггера 1 присутствуют сигналы "лог.1", после заряда конденсатора 8 RS-триггер 1 возвратится в нулевое состояние. Таким образом, произойдет восстановление состояния триггерного устройства в соответствии с состоянием элементов 18 и 19 памяти, и, как было показано выше, это состояние триггерного устройства является устойчивым. Аналогичным образом триггерное устройство при включении питания принимает состояние "лог.1", если элементы 18 и 19 памяти были предварительно намагничены в состояние "лог.1".If, after turning on the power, the RS-flip-flop 1 is set to the state "log.1" (Q output is the signal "log.1"), the RS-flip-flop 2 is set to the zero state (at its output Q is the signal "log.0"). In this case, the current through the winding of the memory element 18 will flow from its beginning to the midpoint, the memory element 18 will begin to magnetize itself in the opposite (single) state, while a voltage pulse of negative polarity relative to the supply voltage (E) with an amplitude will be generated at the output of the winding of this element, determined by the ratio of the number of turns in the semi-windings of the memory element 18 and the resistance value of the resistor 15. The pulse duration is equal to the magnetization reversal time of the core of the memory element 18. The resistances of the resistors 15 and 17 are selected so that when magnetization reversal of the cores in the semi-windings of the memory elements 18 and 19 connected to the signal source, a voltage pulse with an amplitude approximately equal to E / 2; with an equal number of turns in the semi-windings of the memory elements 18 and 19 at the output of the corresponding winding, the amplitude of the voltage pulse will be close to E. Therefore, at both inputs of element 5-1 there will be "log.0" signals, at the output of the indicated element a "log" signal will appear .1 ", which through a capacitor 8 will go to the second input of element 4-2 and generate a signal" log.0 "at the S-input of the RS-trigger 1. Current through the winding of the memory element 19 will flow through the resistor 17 from the midpoint to the beginning of the winding, while at the output of the specified winding is formed and pulse of positive polarity relative to the common bus 21, which will be shunted by the diode 11. Since the signal "log.1" is supported at the second input of element 5-2, the signal "log.0" is output, the capacitor 9 starts charging through the resistor 16 to the voltage close to E. In the process of charging at the output of element 4-1 and at the R-input of the RS-trigger 1 there is a signal "log.1". Under the action of the indicated signals, the RS-trigger 1 will switch to the zero state and cause the RS-trigger 2 to switch to the single state, the current directions in the semi-windings of the memory elements 18 and 19 will change, and the initial state of their magnetization will be confirmed. Further transients in the trigger device are connected with the charge of the capacitor 8 through the resistor 14, as was already described above, while during the charge on the R- and S-inputs of the RS-trigger 1 there are “log.1” signals after the capacitor is charged 8 RS trigger 1 will return to zero. Thus, the state of the trigger device will be restored in accordance with the state of the memory elements 18 and 19, and, as shown above, this state of the trigger device is stable. Similarly, when the power is turned on, the trigger device adopts the state “log.1” if the memory elements 18 and 19 were previously magnetized to the state “log.1”.

Для переключения триггерного устройства на входную шину 20 подается тактовый сигнал с уровнем "лог.1". Этот же сигнал с выхода 36 устройства управления 3 поступает на входы элементов 4-1 и 4-2 ИЛИ-НЕ, на их выходах будут постоянно удерживаться сигналы "лог.0", обеспечивая нахождение RS-триггера 1 в состоянии, которое он имел до поступления тактового сигнала. Элементы 24 и 25 начинают работать в режиме инверторов, обеспечивая переключение RS-триггера 2 в состояние, противоположное тому, которое он имел до поступления тактового сигнала. Пусть, например, в исходном состоянии RS-триггеры 1 и 2 находились в состояниях соответственно "лог.0" и "лог.1" (нулевое состояние триггерного устройства). При подаче тактового сигнала на входную шину 20 на выходах элементов 24 и 25 появятся сигналы соответственно "лог.1" и "лог.0", RS-триггер 2 переключится в нулевое состояние (сигнал "лог.0" на выходе Q и сигнал "лог.1" на выходе Q). Под действием токов, протекающих через полуобмотки элементов 18 и 19 памяти, указанные элементы перемагничиваются в состояние "лог.1", при этом импульсы, возникающие на выходах обмоток этих элементов, не проходят на R- и S-входы RS-триггера 1, так как на последних в этом режиме поддерживается сигнал "лог.0". Длительность тактового сигнала должна быть достаточной для полного перемагничивания сердечников элементов 18 и 19 памяти и перезаряда конденсаторов 8 и 9 через резисторы соответственно 14 и 16 в соответствии с новым состоянием RS-триггера 2. После окончания тактового сигнала на шине 20 сигналы на выходах 37 и 38 устройства управления 3 изменятся на противоположные, вследствие этого RS-триггер 2 переключится в единичное состояние, изменятся направления токов в полуобмотках элементов 18 и 19 памяти. На выходе обмотки элемента 18 памяти появится импульс положительной полярности относительно общей шины 21, который шунтируется диодом 10. На выходе элемента 5-1 - сигнал "лог.0", который передается через конденсатор 8 на второй вход элемента 4-2 и вызывает появление сигнала "лог.1" на S-входе RS-триггера 1.To switch the trigger device to the input bus 20, a clock signal with the level of "log.1". The same signal from the output 36 of the control device 3 is fed to the inputs of the elements 4-1 and 4-2 OR NOT, the signals “log.0” will be constantly held at their outputs, ensuring that the RS-trigger 1 is in the state that it had before the arrival of the clock signal. Elements 24 and 25 begin to work in the inverter mode, ensuring that the RS-trigger 2 is switched to the state opposite to that which it had before the arrival of the clock signal. Suppose, for example, in the initial state that the RS-triggers 1 and 2 were in the states “log.0” and “log.1” (zero state of the trigger device), respectively. When a clock signal is applied to the input bus 20, the outputs of elements 24 and 25 will display the signals "log.1" and "log.0", respectively, the RS-trigger 2 will switch to the zero state (signal "log.0" at the output Q and signal " log. 1 "at the output Q). Under the action of currents flowing through the half-windings of the memory elements 18 and 19, these elements are magnetized to the “log.1” state, while the pulses arising at the outputs of the windings of these elements do not pass to the R- and S-inputs of the RS-trigger 1, so as the latter in this mode supports the signal "log.0". The duration of the clock signal should be sufficient for the complete magnetization reversal of the cores of the memory elements 18 and 19 and the recharging of the capacitors 8 and 9 through the resistors 14 and 16, respectively, in accordance with the new state of the RS-trigger 2. After the clock signal on bus 20 is over, the signals at outputs 37 and 38 control devices 3 will change to opposite, as a result of this the RS-trigger 2 will switch to a single state, the directions of currents in the semi-windings of the memory elements 18 and 19 will change. At the output of the winding of the memory element 18, a pulse of positive polarity with respect to the common bus 21 will appear, which is shunted by the diode 10. At the output of the element 5-1, a “log.0” signal is transmitted through the capacitor 8 to the second input of the element 4-2 and causes a signal "log.1" at the S-input of the RS-trigger 1.

Одновременно с этим на выходе обмотки элемента 19 памяти появится импульс отрицательной полярности относительно напряжения питания (Е), который вызовет появление сигнала "лог.1" на выходе элемента 5-2. Указанный сигнал вызовет появление "лог.0" на R-входе RS-триггера 1. В результате RS-триггер 1 переключится в состояние "лог.1" и вызовет переключение RS-триггера 2 в состояние "лог.0". Токи в полуобмотках элементов 18 и 19 памяти изменятся на противоположные и будут соответствовать направлению их намагниченности. Короткий импульс помехи положительной полярности, возникающий на выходе обмотки элемента 18 памяти вследствие непрямоугольности петли гистерезиса его сердечника и частичного размагничивания его сердечника, будет подавлен интегрирующей цепью, составленной из резистора 12 и конденсатора 7, поэтому не окажет влияния на состояние схемы. На этом процесс переключения триггерного устройства заканчивается, оно переходит в новое устойчивое состояние. Аналогичным образом происходит процесс переключения триггерного устройства очередным тактовым сигналом из состояния "лог.1" в состояние "лог.0".At the same time, a negative polarity impulse with respect to the supply voltage (E) will appear at the output of the winding of the memory element 19, which will cause the appearance of a “log.1” signal at the output of element 5-2. The indicated signal will cause the appearance of “log.0” on the R-input of the RS-trigger 1. As a result, the RS-trigger 1 will switch to the state “log.1” and will cause the RS-trigger 2 to switch to the state “log.0”. The currents in the semi-windings of the memory elements 18 and 19 will change to the opposite and will correspond to the direction of their magnetization. A short pulse of positive polarity interference arising at the output of the winding of the memory element 18 due to the non-squareness of the hysteresis loop of its core and partial demagnetization of its core will be suppressed by an integrating circuit composed of resistor 12 and capacitor 7, therefore, it will not affect the state of the circuit. This completes the process of switching the trigger device, it goes into a new stable state. Similarly, the process of switching the trigger device by the next clock signal from the state "log.1" to the state "log.0" takes place.

Организация работы RS-триггерного устройства осуществляется с помощью устройства управления 3, представленного на фиг.2. В режиме хранения информации на R-входе (вход 35) и на S-входе (вход 39) устройства управления 3 - сигналы "лог.0", поэтому сигналы со входа 33 на выход 37 и со входа 34 на выход 38 устройства управления передаются в режиме повторителей, на выходе элемента 32 "ИСКЛЮЧАЮЩЕЕ ИЛИ" и на выходе 36 устройства управления 3 - сигнал "лог.0". В результате триггерное устройство в режиме хранения информации функционирует точно так же, как было описано выше. При необходимости установить триггерное устройство в единичное состояние на его входную шину 40 подается сигнал "лог.1", в результате на выходе элемента 32 появляется сигнал "лог.1", блокирующий элементы 4-1 и 4-2 с состояниях с "лог.0" на их выходах; на выходе элемента 30 и на выходе 37 устройства управления 3 появляется сигнал "лог.1", поступающий на R-вход RS-триггера 2; на выходе элемента 31 появляется сигнал "лог.0", поступающий на S-вход RS-триггера 2. RS-триггер 2 установится в нулевое состояние, при этом в обмотках записи элементов 18 и 19 памяти потекут токи, соответствующие намагниченности сердечников этих элементов в состояние "лог.1". Одновременно с перемагничиванием элементов 18 и 19 памяти произойдет перезаряд конденсаторов 8 и 9 (если до этого триггерное устройство находилось в состоянии "лог.1"), длительность сигнала на шине 40 должна быть достаточной для завершения указанных процессов. После снятия сигнала установки с шины 40 RS-триггер 1 установится в состояние "лог.1" сигналом "лог.0", формируемым на выходе цепи, составленной из резистора 14 и конденсатора 8, после перезаряда конденсатора 8. Это состояние триггерного устройства является устойчивым.The organization of the RS-trigger device is carried out using the control device 3, shown in figure 2. In the information storage mode at the R-input (input 35) and at the S-input (input 39) of the control device 3 - signals "log.0", so the signals from input 33 to output 37 and from input 34 to output 38 of the control device are transmitted in the repeater mode, at the output of the element 32 "EXCLUSIVE OR" and at the output 36 of the control device 3 - the signal "log.0". As a result, the trigger device in the information storage mode functions in exactly the same way as described above. If necessary, set the trigger device to a single state on its input bus 40 the signal "log.1" is supplied, as a result of the output of element 32, the signal "log.1" appears, blocking elements 4-1 and 4-2 with states with "log. 0 "at their exits; at the output of element 30 and at the output 37 of control device 3, a signal “log.1” appears, which is fed to the R-input of the RS-trigger 2; at the output of element 31, a signal “log.0” appears, which is fed to the S-input of the RS-flip-flop 2. The RS-flip-flop 2 is set to zero, while currents corresponding to the magnetization of the cores of these elements in the write windings of the memory elements 18 and 19 state "log.1". Simultaneously with the magnetization reversal of the memory elements 18 and 19, the capacitors 8 and 9 will recharge (if the trigger device was in the “log.1” state before), the signal duration on bus 40 should be sufficient to complete these processes. After the installation signal is removed from bus 40, the RS-trigger 1 will be set to “log.1” by the “log.0” signal generated at the output of the circuit composed of resistor 14 and capacitor 8 after the capacitor 8 is recharged. This state of the trigger device is stable .

При необходимости установить триггерное устройство в нулевое состояние на его входную шину 20 подается сигнал "лог.1". В результате, на выходе элемента 32 "ИСКЛЮЧАЮЩЕЕ ИЛИ" появляется сигнал "лог.1", блокирующий элементы 4-1 и 4-2 в состояниях с "лог.0" на их выходах, на выходе элемента 30 (выход 37) появляется сигнал "лог.0", на выходе элемента 31 (выход 38) - сигнал "лог.1". RS-триггер 2 переключится в единичное состояние, при этом в обмотках записи элементов 18 и 19 памяти потекут токи, соответствующие намагниченности сердечников этих элементов в состояние "лог.0". Одновременно с перемагничиванием элементов 18 и 19 памяти происходит перезаряд конденсаторов 8 и 9 (если до этого триггерное устройство находилось в состоянии "лог.0"). После снятия сигнала сброса с шины 20 RS-триггер 1 установится в состояние "лог.0" сигналом, формируемым на выходе цепи, составленной из резистора 16 и конденсатора 9, после перезаряда конденсатора 9. Это состояние триггерного устройства также является устойчивым.If necessary, set the trigger device to the zero state on its input bus 20, the signal "log.1". As a result, at the output of element 32 “EXCLUSIVE OR”, a signal “log.1” appears, blocking elements 4-1 and 4-2 in states with “log.0” at their outputs, at the output of element 30 (output 37) a signal appears "log.0", at the output of element 31 (output 38) - signal "log.1". The RS-trigger 2 will switch to a single state, while the currents corresponding to the magnetization of the cores of these elements to the “log.0” state will flow in the record windings of the memory elements 18 and 19. Simultaneously with the magnetization reversal of the memory elements 18 and 19, the capacitors 8 and 9 are recharged (if the trigger device was in the “log.0” state before). After removing the reset signal from the bus 20, the RS-flip-flop 1 will be set to the “log.0” state by the signal generated at the output of the circuit composed of the resistor 16 and the capacitor 9, after the capacitor 9 is recharged. This state of the trigger device is also stable.

Восстановление состояния триггерного устройства, находящегося в режиме хранения информации, в случае его сбоя под действием помехи осуществляется импульсами с выходов соответствующих обмоток считывания в соответствии с состояниями элементов 18 и 19 памяти, а при помехах, длительность которых превышает время перемагничивания сердечников элементов 18 и 19 памяти, - за счет энергии, накопленной в конденсаторах 8 и 9. Длительность допустимой помехи в этом случае определяется постоянными времени цепей, составленных из резисторов 14 и 16 и конденсаторов 8 и 9.The restoration of the state of the trigger device, which is in the information storage mode, in the event of its malfunction under the influence of interference, is carried out by pulses from the outputs of the corresponding read windings in accordance with the states of the memory elements 18 and 19, and in case of interference whose duration exceeds the magnetization reversal time of the core elements 18 and 19 of the memory , - due to the energy stored in the capacitors 8 and 9. The duration of the permissible interference in this case is determined by the time constants of the circuits composed of resistors 14 and 16 and the condensation tori 8 and 9.

Таким образом, как следует из описания работы триггерного устройства, оно автоматически восстанавливает информацию в условиях воздействия электрических помех, длительность которых превышает время перемагничивания элементов 18 и 19 памяти, следовательно, это триггерное устройство обладает более высокой помехоустойчивостью.Thus, as follows from the description of the operation of the trigger device, it automatically restores information under the influence of electrical noise, the duration of which exceeds the magnetization reversal time of the memory elements 18 and 19, therefore, this trigger device has a higher noise immunity.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.Tests of the laboratory layout of the trigger device confirmed the feasibility and practical value of the claimed device.

Claims

A trigger device containing a first RS-trigger, a control device with at least three inputs and three outputs, while the first and second inputs of the control device are connected respectively to the direct and inverse outputs of the first RS-trigger, the third input to the input bus, and the first output is with the first inputs of the first and second coincidence elements, the second inputs of which are connected to the first terminals of the first and second resistors, respectively, the first and second capacitors, the first terminals of which are connected to a common bus, the first and second th memory elements on magnetic cores with a rectangular hysteresis loop, each of which has at least one winding, one of the terminals of the winding of the first and second memory elements is connected to the first terminal of the third and fourth resistors, respectively, the fifth and sixth resistors, characterized in that the first and second coincidence elements are made in the form of, respectively, the first and second OR-NOT elements, the first and second diodes, the third and fourth capacitors, the third and fourth OR-NOT elements, the second RS-trigger, inputs are introduced the reset and installation of which are connected respectively to the second and third outputs of the control device, and the direct and inverse outputs are connected to the cathodes of the second and first diodes, respectively, whose anodes are connected respectively to the first inputs of the fourth and third elements OR NOT, the second inputs of which are connected respectively to the first the conclusions of the sixth and fifth resistors, the second conclusions of which are connected respectively to the second conclusions of the first and second resistors, the outputs of the third and fourth elements OR NOT via However, the third and fourth capacitors are connected to the second terminals of the fifth and sixth resistors respectively, the cathode of the first diode is connected to the second terminal of the fourth resistor, to the first terminal of the sixth resistor and to the input of the winding of the first memory element, the output of which is connected to the anode of the first diode, and the midpoint output - with the first terminal of the third resistor, the cathode of the second diode is connected to the second terminal of the third resistor, with the first terminal of the fifth resistor and with the input of the winding of the second memory element, the output of which is connected to the anode m second diode, and the output mid-point - to a first terminal of the fourth resistor, the reset inputs and setting the first RS-flip-flop connected to the outputs of the first and second OR-NO elements, the second inputs of which are connected to second terminals of the first and second capacitors.