RU2248664C1

RU2248664C1 - Flip-flop device

Info

Publication number: RU2248664C1
Application number: RU2003119009/09A
Authority: RU
Inventors: Г.И. Шишкин (RU); Г.И. Шишкин; Е.И. Рыжаков (RU); Е.И. Рыжаков
Priority date: 2003-06-24
Filing date: 2003-06-24
Publication date: 2005-03-20

Abstract

FIELD: pulse engineering.

SUBSTANCE: proposed flip-flop device has RS flip-flops 3, 16, EXCLUSIVE OR gates 1, 2, NAND gates 5, 6, NOR gates 10, 11, resistors 4, 7, 12, 13, capacitors 14, 15, memory items 8, 9 built around magnetic core with rectangular hysteresis loop and single center-tapped coil, input bus 21, and common bus 22. Combining read and write coils of memory items 8, 9 makes it possible to increase turn number in read and write coils by 1.5 times, in each of half-coils of memory items 8 and 9, which reduces magnetizing current through cores of memory items 8 and 9 approximately by 1.5 times due to enhancing ratings of limiting resistors 4 and 7.

EFFECT: reduced input current from power supply.

1 cl, 1 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.The invention relates to a pulse technique and can be used in computing devices and control systems.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ: Н 03 К 3/037 "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены к входной шине и выходу RS- триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.A trigger device is known (see USSR author's certificate No. 1753919 of 05.10.90, MKI: N 03 K 3/037 “Trigger device”, authors LB Egorov, G.I. Shishkin, publ. 10.09.97, bull. No. 25), containing the first and second memory elements on magnetic cores, the outputs of the reading windings of which are connected to a common bus, the inputs of the recording windings are connected respectively to the direct and inverse outputs of the EXCLUSIVE OR element, the first and second inputs of which are connected to the input bus and RS- output flip-flop, respectively, the installation and reset inputs of which are connected via respectively, the first and second resistors with inputs of the reading windings of the first and second memory elements, respectively. The first input of the control unit is connected to the input bus, the second and third inputs of the control unit are connected respectively to the direct and inverse outputs of the EXCLUSIVE OR element, and the first and second outputs of the control unit, respectively, through the third and fourth resistors are connected to the outputs of the recording windings of the first and second memory elements, respectively .

Недостатком данного триггерного устройства является сравнительно большой ток потребления от источника питания.The disadvantage of this trigger device is the relatively large current consumption from the power source.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ: Н 03 К 3/286 "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами соответственно третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.Known trigger device (see RF patent No. 2106742 from 08.16.95, MKI: H 03 K 3/286 "Trigger device", authors E.I. Ryzhakov, G.I. Shishkin, publ. 10.03.98, bull. No. 7), which is the closest in technical essence to the claimed object and is selected as a prototype, containing an RS trigger, the installation and reset inputs of which are connected to the first terminals of the first and second resistors, respectively, and through the first and second capacitors respectively, with a common bus, and direct and inverse outputs are connected to the first inputs of the first and second respectively of the EXCLUSIVE OR elements, the second inputs of which are connected to the input bus of the trigger device, and the outputs are connected to the inputs of the recording windings of the first and second memory elements on magnetic cores, the inputs of the reading windings of which are connected to the common bus, the first and second AND-NOT elements, the third and the fourth elements are EXCLUSIVE OR, the third, fourth, fifth and sixth resistors. The RS-trigger is made on AND-NOT elements. The outputs of the first and second EXCLUSIVE OR elements are connected to the first inputs of the third and fourth EXCLUSIVE OR elements respectively, the outputs of which are connected through the third and fourth resistors to the write windings of the first and second memory elements, respectively, whose read windings are connected through the fifth and sixth resistors respectively with the first inputs of the first and second AND-NOT elements respectively, the outputs of which are connected to the second terminals of the second and first res Hur and the second inputs, respectively, third and fourth elements of the EX-OR. The second inputs of the first and second elements AND NOT combined and connected to the input bus of the trigger device.

Недостатком прототипа является сравнительно большой ток потребления от источника питания.The disadvantage of the prototype is the relatively large current consumption from the power source.

Задачей, решаемой заявляемым изобретением, является уменьшение тока потребления от источника питания.The problem solved by the claimed invention is to reduce the current consumption from the power source.

Указанный технический результат достигается тем, что триггерное устройство содержит первый RS-триггер, входы установки и сброса которого соединены соответственно с первыми выводами первого и второго резисторов и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, первый и второй элементы И-НЕ, первые входы которых соединены с первыми выводами соответственно третьего и четвертого резисторов. Новым является то, что дополнительно введены второй RS-триггер, первый и второй элементы ИЛИ-НЕ, выходы которых соединены соответственно со вторыми выводами первого и второго резисторов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены с вторыми выводами соответственно четвертого и третьего резисторов, выходы обмоток первого и второго элементов памяти соединены соответственно с первыми входами первого и второго элементов ИЛИ-НЕ и со вторыми входами первого и второго элементов И-НЕ соответственно, выходы которых соединены с входами обмоток второго и первого элементов памяти соответственно, входы установки и сброса второго RS-триггера соединены соответственно с выходами второго и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а прямой и инверсный выходы соединены с первыми входами первого и второго элементов И-НЕ соответственно, вторые входы первого и второго элементов ИЛИ-НЕ соединены с входной шиной, первый и второй RS-триггеры выполнены на элементах ИЛИ-НЕ.The specified technical result is achieved by the fact that the trigger device contains a first RS-trigger, the installation and reset inputs of which are connected respectively to the first outputs of the first and second resistors and, respectively, through the first and second capacitors to a common bus, and the direct and inverse outputs are connected to the first inputs respectively, of the first and second elements EXCLUSIVE OR, the second inputs of which are combined and connected to the input bus, the first and second memory elements on magnetic cores with a rectangular loop of hist rezisa, first and second AND-NO elements, first inputs of which are connected to first terminals of the third and fourth resistors. What is new is that a second RS-trigger is added, the first and second OR-NOT elements, the outputs of which are connected respectively to the second terminals of the first and second resistors, the first and second memory elements on magnetic cores with a rectangular hysteresis loop contain one winding, the middle the points of which are connected to the second terminals of the fourth and third resistors, respectively, the outputs of the windings of the first and second memory elements are connected respectively to the first inputs of the first and second elements OR-NOT and W the first inputs of the first and second elements AND NOT, respectively, the outputs of which are connected to the inputs of the windings of the second and first memory elements, respectively, the inputs of the installation and reset of the second RS-trigger are connected respectively to the outputs of the second and first elements EXCLUSIVE OR, and the direct and inverse outputs are connected to the first inputs of the first and second elements AND NOT, respectively, the second inputs of the first and second elements OR NOT connected to the input bus, the first and second RS-triggers are made on the elements OR NOT.

Указанная совокупность существенных признаков позволяет уменьшить ток потребления триггерного устройства от источника питания за счет возможности уменьшения тока подмагничивания сердечников путем увеличения количества витков в обмотках записи элементов памяти.The specified set of essential features allows to reduce the current consumption of the trigger device from the power source due to the possibility of reducing the bias current of the cores by increasing the number of turns in the recording windings of the memory elements.

На чертеже приведена принципиальная электрическая схема триггерного устройства. Триггерное устройство содержит элементы 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггеры 3 и 16, резисторы 4, 7, 12 и 13, элементы 5 и 6 И-НЕ, элементы 8 и 9 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса с одной обмоткой, имеющей отвод от средней точки, элементы 10 и 11 ИЛИ-НЕ, конденсаторы 14 и 15, входную шину 21 и общую шину 22. RS-триггер 3 содержит элементы 17 и 18 ИЛИ-НЕ, при этом первые входы элементов 17 и 18 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 3, выходы элементов 17 и 18 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 3, вторые входы элементов 17 и 18 ИЛИ-НЕ соединены соответственно с выходами элементов 18 и 17 ИЛИ-НЕ. RS-триггер 16 содержит элементы 19 и 20 ИЛИ-НЕ, при этом первые входы элементов 19 и 20 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 16, выходы элементов 19 и 20 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 16, вторые входы элементов 19 и 20 ИЛИ-НЕ соединены соответственно с выходами элементов 20 и 19 ИЛИ-НЕ. Выходы элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с входами сброса и установки RS-триггера 3, прямой выход которого соединен с первым входом элемента 5 И-НЕ и через резистор 4 - со средней точкой обмотки элемента 8 памяти, вход обмотки которого соединен с выходом элемента 5 И-НЕ, а выход обмотки элемента 8 памяти соединен с первым входом элемента 10 ИЛИ-НЕ и с вторым входом элемента 6 И-НЕ. Инверсный выход RS-триггера 3 соединен с первым входом элемента 6 И-НЕ и через резистор 7 - со средней точкой обмотки элемента 9 памяти, вход обмотки которого соединен с выходом элемента 6 И-НЕ, а выход обмотки элемента 9 памяти соединен с первым входом элемента 11 ИЛИ-НЕ и с вторым входом элемента 5 И-НЕ. Вход сброса RS-триггера 16 через резистор 12 подключен к выходу элемента 10 ИЛИ-НЕ и через конденсатор 14 - к общей шине 22. Вход установки RS-триггера 16 через резистор 13 подключен к выходу элемента 11 ИЛИ-НЕ и через конденсатор 15 - к общей шине 22. Прямой и инверсный выходы RS-триггера 16 соединены соответственно с первыми входами элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с вторыми входами элементов 10 и 11 ИЛИ-НЕ и с входной шиной 21.The drawing shows a circuit diagram of a trigger device. The trigger device contains elements 1 and 2 EXCLUSIVE OR, RS triggers 3 and 16, resistors 4, 7, 12 and 13, elements 5 and 6 AND NOT, memory elements 8 and 9 on magnetic cores with a rectangular hysteresis loop with one winding, having a tap from the midpoint, OR-NOT elements 10 and 11, capacitors 14 and 15, an input bus 21 and a common bus 22. The RS-trigger 3 contains OR-NOT elements 17 and 18, while the first inputs of the OR elements 17 and 18 are OR- Are NOT respectively the reset and installation inputs of the RS-trigger 3, the outputs of the elements 17 and 18 OR are NOT direct and inverse outputs, respectively RS trigger 3, the second inputs of the elements 17 and 18 OR NOT connected, respectively, with the outputs of the elements 18 and 17 OR NOT. The RS-flip-flop 16 contains the elements 19 and 20 OR-NOT, while the first inputs of the elements 19 and 20 OR-NOT are respectively the inputs of the reset and installation of the RS-flip-flop 16, the outputs of the elements 19 and 20 OR are NOT direct and inverse RS outputs -trigger 16, the second inputs of the elements 19 and 20 OR NOT connected, respectively, with the outputs of the elements 20 and 19 OR NOT. The outputs of elements 1 and 2 are EXCLUSIVE OR connected respectively to the reset and installation inputs of the RS flip-flop 3, the direct output of which is connected to the first input of element 5 AND-NOT and through resistor 4 to the mid-point of the winding of memory element 8, the winding of which is connected to the output element 5 AND-NOT, and the output of the winding element 8 memory is connected to the first input of element 10 OR NOT and with the second input of element 6 AND-NOT. The inverse output of the RS flip-flop 3 is connected to the first input of the NAND element 6 and, through the resistor 7, to the midpoint of the winding of the memory element 9, the input of the winding of which is connected to the output of the N-element 6, and the output of the winding of the memory element 9 is connected to the first input element 11 OR NOT and with the second input of element 5 AND NOT. The reset input of the RS-flip-flop 16 through the resistor 12 is connected to the output of the element 10 OR-NOT and through the capacitor 14 to the common bus 22. The input of the installation of the RS-flip-flop 16 through the resistor 13 is connected to the output of the element 11 OR-NOT and through the capacitor 15 to a common bus 22. The direct and inverse outputs of the RS flip-flop 16 are connected respectively to the first inputs of elements 1 and 2 of the EXCLUSIVE OR, the second inputs of which are combined and connected to the second inputs of the elements 10 and 11 OR-NOT and with the input bus 21.

Триггерное устройство работает следующим образом. При включении питания триггерное устройство установится в состояние, соответствующее состоянию элементов 8, 9 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы 8 и 9 памяти были намагничены в состояние логического "0", что соответствует направлению протекания тока в обмотке элемента 8 памяти от средней точки к ее входу, а в обмотке элемента 9 памяти - от входа к средней точке (входы обмоток помечены на чертеже знаком *). В отсутствие тактового сигнала на входной шине 21 присутствует сигнал логического "0". Если, например, после включения питания RS-триггер 16 установился в нулевое состояние, при котором на его прямом выходе (Q) - сигнал логического "0", на его инверсном выходе (

) - сигнал логической "1", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логического "0" и логической "1", под действием которых на прямом выходе (Q) RS-триггера 3 и на выходе элемента 6 И-НЕ установятся сигналы логической "1", а на инверсном выходе (

) и на выходе элемента 5 И-НЕ - сигналы логического "0". Направление тока, протекающего через обмотку элемента 8 памяти, совпадает с направлением его намагниченности, в этом случае на выходе обмотки элемента 8 памяти возникает короткий импульс помехи положительной полярности относительно общей шины 22, связанный с непрямоугольностью петли гистерезиса сердечника. Указанный импульс помехи не окажет влияния на состояние RS-триггера 16, так как оно определяется напряжением на заряжающемся конденсаторе интегрирующей RC-цепи, состоящей из резистора 12 и конденсатора 14. Далее на выходе элемента 8 памяти и на выходе элемента 11 ИЛИ-НЕ установятся сигналы логического "0", а на выходе элемента 9 памяти и на выходе элемента 10 ИЛИ-НЕ - сигналы логической "1", произойдет заряд конденсатора 14, конденсатор 15 при этом сохраняет разряженное состояние, RS-триггер 16 сохраняет свое нулевое состояние, таким образом, триггерное устройство приобретет устойчивое состояние логического "0".The trigger device operates as follows. When you turn on the power, the trigger device will be installed in a state corresponding to the state of the memory elements 8, 9, which they acquired in the previous cycle of work. Consider the case when the memory elements 8 and 9 were magnetized to the logical “0” state, which corresponds to the direction of the current flow in the winding of the memory element 8 from the midpoint to its input, and in the winding of the memory element 9 - from the input to the midpoint (inputs of the windings are marked with *) on the drawing. In the absence of a clock signal on the input bus 21 there is a logic signal "0". If, for example, after turning on the power, the RS-flip-flop 16 is set to a zero state, in which its direct output (Q) contains a logic “0” signal, at its inverse output (

) is a logical signal “1”, at the outputs of elements 1 and 2 EXCLUSIVE OR, signals of logical “0” and logical “1” will be set, under the action of which, on the direct output (Q) of the RS-trigger 3 and on the output of element 6 AND-NOT logical signals “1” are set, and at the inverse output (

) and at the output of element 5 AND NOT - signals of a logical "0". The direction of the current flowing through the winding of the memory element 8 coincides with the direction of its magnetization, in this case, at the output of the winding of the memory element 8, a short pulse of positive polarity interference occurs relative to the common bus 22, associated with the non-squareness of the core hysteresis loop. The indicated interference pulse will not affect the state of the RS flip-flop 16, since it is determined by the voltage at the charging capacitor of the integrating RC circuit, consisting of a resistor 12 and a capacitor 14. Further, signals are established at the output of memory element 8 and at the output of element 11 OR NOT logical "0", and at the output of memory element 9 and at the output of element 10, OR NOT - logical "1" signals, the capacitor 14 will charge, the capacitor 15 while maintaining the discharged state, the RS-trigger 16 retains its zero state, thus trigger trigger the triad will acquire a steady state of logical "0".

Если после включения питания RS-триггер 16 установился в единичное состояние, при котором на его прямом (Q) выходе - сигнал логической "1", а на инверсном выходе (

) - сигнал логического "0", то на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логической "1" и логического "0", под действием которых на прямом выходе (Q) RS-триггера 3 и на выходе элемента 6 И-НЕ установятся сигнал логического "0", а на инверсном выходе (

) и на выходе элемента 5 И-НЕ - сигнал логической "1". В обмотках элементов 8 и 9 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 8 и 9, при этом первоначально на выходе обмотки элемента 8 памяти сформируется сигнал логического "0", а на выходе обмотки элемента 9 памяти сформируется сигнал логической "1". Это объясняется тем, что значения сопротивлений резисторов 4 и 7 выбираются с таким расчетом, чтобы при перемагничивании сердечников в полуобмотках элементов памяти возникал импульс напряжения амплитудой Е/2, где Е - напряжение питания схемы. Сигнал логического "0" с выхода обмотки элемента 8 памяти переключит элементы 6 И-НЕ и 10 ИЛИ-НЕ в состояние логической "1", обмотка элемента 9 памяти будет обесточена и на ее выходе поддерживается сигнал логической "1". Под действием выходного сигнала элемента 10 ИЛИ-НЕ начинается процесс заряда конденсатора 14, конденсатор 15 при этом сохраняет разряженное состояние. После заряда конденсатора 14 до уровня логической "1" произойдет переключение RS-триггера 16 в состояние логического "0" и далее триггерное устройство полностью восстановит свое состояние в соответствии с состояниями элементов 8 и 9 памяти.If, after turning on the power, the RS-flip-flop 16 is in a single state, in which its direct (Q) output has a logical “1” signal, and at the inverse output (

) is a logic signal "0", then the outputs of elements 1 and 2 EXCLUSIVE OR will set the signals of logical "1" and logical "0", respectively, under the action of which at the direct output (Q) of the RS-trigger 3 and at the output of element 6 AND- Logical signal "0" is NOT set, but on the inverse output (

) and at the output of element 5, AND NOT - a logical "1" signal. In the windings of the memory elements 8 and 9, currents flow whose direction does not coincide with the direction of the magnetization of the cores of the memory elements 8 and 9, while initially a logical “0” signal is generated at the output of the winding of the memory element 8, and a logical signal is generated at the output of the winding of the memory element 9 "1". This is because the resistance values of resistors 4 and 7 are selected so that when the cores are magnetically reversed, a voltage pulse with an amplitude of E / 2 arises in the semi-windings of the memory elements, where E is the supply voltage of the circuit. The logic signal "0" from the output of the winding of the memory element 8 will switch the elements 6 AND-NOT and 10 OR-NOT to the state of the logical "1", the winding of the memory element 9 will be de-energized and the logical "1" signal will be supported at its output. Under the action of the output signal of the element 10, the process of charging the capacitor 14 begins, the capacitor 15 retains the discharged state. After the capacitor 14 is charged to the logical “1” level, the RS trigger 16 will switch to the logical “0” state and then the trigger device will completely restore its state in accordance with the states of the memory elements 8 and 9.

Для переключения триггерного устройства на входную шину 21 подается тактовый сигнал с уровнем логической "1". При этом, если триггерное устройство находится в состоянии логического "0", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логической "1" и логического "0", на выходах элементов 10 И 11 ИЛИ-НЕ также устанавливаются сигналы логического "0", конденсатор 14 начинает разряжаться, но это не влияет на выходные сигналы RS-триггера 16, он сохраняет нулевое состояние. Под действием выходного сигнала элемента 1 ИСКЛЮЧАЮЩЕЕ ИЛИ происходит переключение RS-триггера 3 и на его прямом выходе и на выходе элемента 6 ИЛИ-НЕ формируются сигналы логического "0", а на инверсном выходе RS-триггера 3 и на выходе элемента 5 ИЛИ-НЕ формируются сигналы логической "1". Далее происходит перемагничивание сердечников элементов 8 и 9 памяти в состояние, противоположное тому, которое они имели в предыдущем такте, причем процесс изменения состояний элементов 8 и 9 памяти происходит последовательно, поскольку в начальный момент перемагничивания элемента 8 памяти на выходе его обмотки формируется сигнал логического "0", который возвращает элемент 6 И-НЕ в состояние логической "1" и элемент 9 памяти сохраняет прежнее состояние, поскольку ток в обмотке отсутствует. После перемагничивания элемента 8 памяти на выходе его обмотки формируется сигнал логического "1", который дает разрешение на перемагничивание элемента 9 памяти. К моменту окончания тактового сигнала на входной шине 21 перемагничивание сердечников элементов 8 и 9 памяти завершается и на выходе обмотки элемента 8 памяти присутствует сигнал логической "1", на выходе обмотки элемента 9 памяти - сигнал логического "0". Указанные сигналы через элементы 10 и 11 не передаются, поскольку состояние последних определяется тактовым сигналом по входной шине 21, конденсатор 14 к этому моменту полностью разряжен. После окончания действия тактового сигнала на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логического "0", на выходе элемента 11 ИЛИ-НЕ - сигнал логической "1", начинается заряд конденсатора 15. На выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ в это время устанавливаются соответственно сигналы логического "0" и логической "1", RS-триггер 3 возвращается в первоначальное состояние, на выходе элемента 6 И-НЕ устанавливается сигнал логической "1", на выходе обмотки элемента 9 памяти сформируется сигнал логического "0", под действием которого на выходе элемента 5 И-НЕ устанавливается сигнал логической "1", обмотка элемента 8 памяти обесточена и на ее выходе присутствует сигнал логической "1". Выходные состояния элементов 10 и 11 ИЛИ-НЕ при этом сохраняются. После заряда конденсатора 15 (постоянная времени интегрирующих цепей резистор 12, конденсатор 14 и резистор 13, конденсатор 15 выбирается из расчета подавления коротких помеховых сигналов и много меньше времени перемагничивания элементов 8, 9 памяти) произойдет переключение RS-триггера 16, при этом на его прямом выходе установится сигнал логической "1", а на инверсном - сигнал логического "0". Далее на выходе элемента 1 ИСКЛЮЧАЮЩЕЕ ИЛИ, на инверсном выходе RS-триггера 3 и на выходе элемента 5 И-НЕ устанавливаются сигналы логической "1", а на выходе элемента 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, на прямом выходе RS-триггера 3 и на выходе элемента 6 И-НЕ устанавливаются сигналы логического "0". В обмотках элементов 8 и 9 памяти потекут токи, направление которых совпадает с направлением намагниченности сердечников. В обмотке элемента 8 памяти ток потечет от входа к средней точке, в обмотке элемента 9 памяти ток потечет от средней точки к входу. Таким образом, триггерное устройство приобретет новое устойчивое состояние логической "1". Аналогичным образом происходит переключение триггерного устройства из состояния логической "1" в состояние логического "0".To switch the trigger device to the input bus 21, a clock signal with a logic level of "1" is supplied. In this case, if the trigger device is in a logical "0" state, the outputs of elements 1 and 2 EXCLUSIVE OR are set to the logical "1" and logical "0" signals respectively, and the outputs of the elements 10 AND 11 OR-NOT are also set to logical "0 ", the capacitor 14 starts to discharge, but this does not affect the output signals of the RS flip-flop 16, it maintains a zero state. Under the action of the output signal of element 1 EXCLUSIVE OR, the RS-trigger 3 switches and the logical "0" signals are generated at its direct output and at the output of the element 6 OR, NOT, and at the inverse output of the RS-trigger 3 and the output of element 5 OR-NOT logical 1 signals are generated. Next, the magnetization reversal of the cores of the memory elements 8 and 9 to the state opposite to that which they had in the previous cycle, and the process of changing the states of the memory elements 8 and 9 occurs sequentially, since at the initial moment of magnetization reversal the memory element 8 at the output of its winding is a logical 0 ", which returns the element 6 AND NOT to the logical state" 1 "and the memory element 9 retains its previous state, since there is no current in the winding. After the magnetization reversal of the memory element 8 at the output of its winding, a logical "1" signal is generated, which gives permission for the magnetization reversal of the memory element 9. By the time the clock signal ends on the input bus 21, the magnetization reversal of the cores of the memory elements 8 and 9 is completed and a logical “1” signal is present at the output of the winding of the memory element 8, and a logical “0” signal is at the output of the winding of the memory element 9. These signals through the elements 10 and 11 are not transmitted, since the state of the latter is determined by the clock signal on the input bus 21, the capacitor 14 is completely discharged by this time. After the clock signal ends, the output of element 10 is OR NOT set to a logical “0” signal, at the output of element 11 OR NOT is a signal logical “1”, the capacitor 15 starts charging. At the outputs of elements 1 and 2, an EXCLUSIVE OR is set at this time accordingly, the signals of logical “0” and logical “1”, the RS-trigger 3 returns to its original state, the output of element 6 is AND NOT set to a logical “1” signal, a signal of logical “0” will be generated at the output of the winding of memory element 9, under the action whose output element 5 and AND-NOT signal is set logic "1", the memory cell 8 winding is de-energized and its output signal is present a logic "1". The output states of the elements 10 and 11 are NOT-saved at the same time. After the capacitor 15 is charged (the time constant of the integrating circuits is the resistor 12, the capacitor 14 and the resistor 13, the capacitor 15 is selected based on the suppression of short interference signals and is much shorter than the magnetization reversal time of the memory elements 8, 9), the RS trigger 16 will be switched, while on its direct the logical signal “1” is set at the output, and the logical “0” signal is set on the inverse. Further, at the output of element 1 EXCLUSIVE OR, at the inverse output of the RS flip-flop 3 and at the output of element 5 AND-NOT, the logical “1” signals are set, and at the output of element 2, EXCLUSIVE OR, at the direct output of RS-flip-flop 3 and at the output of element 6 AND-NOT set logical "0" signals. Currents will flow in the windings of memory elements 8 and 9, the direction of which coincides with the direction of core magnetization. In the winding of the memory element 8, the current will flow from the input to the midpoint; in the winding of the memory element 9, the current will flow from the midpoint to the input. Thus, the trigger device will acquire a new stable state of logical "1". Likewise, the trigger device switches from a logical “1” state to a logical “0” state.

Восстановление состояния триггерного устройства, если произойдет его сбой под действием помехи в режиме хранения информации, осуществляется в соответствии с состоянием элементов 8 и 9 памяти аналогично тому, как происходит его восстановление при включении напряжения питания.The restoration of the state of the trigger device, if it fails due to interference in the information storage mode, is carried out in accordance with the state of the memory elements 8 and 9, similar to how it is restored when the power supply is turned on.

Нормальная работа триггерного устройства обеспечивается при равенстве числа витков в полуобмотках элементов 8 и 9 памяти, при этом одна полуобмотка (между входом и средней точкой обмотки) по аналогии с прототипом выполняет роль обмотки записи, а обе включенные последовательно полуобмотки выполняют роль обмотки считывания. В схеме прототипа для ее нормального функционирования обмотка считывания должна содержать примерно в 2 раза больше витков, чем обмотка записи, следовательно, в заявляемом устройстве, с учетом совмещения обмоток записи и считывания, при выбранных размерах сердечников имеется возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания (в каждой из полуобмоток элементов 8 и 9 памяти), а значит уменьшения примерно в 1,5 раза тока намагничивания сердечников элементов памяти за счет увеличения сопротивления ограничительных резисторов 4 и 7. В результате, уменьшается ток потребления триггерного устройства от источника питания в статическом и динамическом режимах его работы.The normal operation of the trigger device is ensured when the number of turns in the half-windings of the memory elements 8 and 9 is equal, while one half-winding (between the input and the midpoint of the winding), by analogy with the prototype, acts as a write winding, and both half-windings connected in series play the role of a read winding. In the prototype circuit for its normal functioning, the read winding should contain about 2 times more turns than the write winding, therefore, in the inventive device, taking into account the combination of write and read windings, with selected core sizes, there is the possibility of increasing the number of turns by 1.5 times in the write and read windings (in each of the semi-windings of memory elements 8 and 9), which means a decrease of about 1.5 times the magnetization current of the cores of memory elements by increasing the resistance of the limiting resistors 4 and 7. As a result, the current consumption of the trigger device from the power source in the static and dynamic modes of its operation is reduced.

Таким образом, как следует из описания работы, заявляемое триггерное устройство имеет меньший ток потребления от источника питания.Thus, as follows from the description of the work, the claimed trigger device has a lower current consumption from the power source.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.Tests of the laboratory layout of the trigger device confirmed the feasibility and practical value of the claimed device.

Claims

A trigger device containing a first RS-trigger, the installation and reset inputs of which are connected respectively to the first outputs of the first and second resistors and, respectively, through the first and second capacitors with a common bus, and the direct and inverse outputs are connected to the first inputs of the first and second elements, respectively, EXCLUSIVE OR the second inputs of which are combined and connected to the input bus, the first and second memory elements on magnetic cores with a rectangular hysteresis loop, the first and second NAND elements, the first inputs to which are connected to the first terminals of the third and fourth resistors, respectively, characterized in that a second RS-flip-flop, the first and second OR-NOT elements are introduced, the outputs of which are connected respectively to the second terminals of the first and second resistors, the first and second memory elements on magnetic cores with a rectangular hysteresis loop contains one winding, the midpoints of which are connected to the second terminals of the fourth and third resistors, respectively, the outputs of the windings of the first and second memory elements are connected respectively, with the first inputs of the first and second elements OR NOT and with the second inputs of the first and second elements AND NOT, respectively, the outputs of which are connected to the inputs of the windings of the second and first memory elements, respectively, the inputs of the setting and reset of the second RS-trigger are connected respectively with the outputs of the second and the first elements EXCLUSIVE OR, and the direct and inverse outputs are connected to the first inputs of the first and second elements AND NOT, respectively, the second inputs of the first and second elements OR NOT connected to the input bus, the first and the second RS-flip-flops are made on the elements OR-NOT.