RU2250556C1

RU2250556C1 - Flip-flop device

Info

Publication number: RU2250556C1
Application number: RU2003128451/09A
Authority: RU
Inventors: Г.И. Шишкин (RU); Г.И. Шишкин; Е.И. Рыжаков (RU); Е.И. Рыжаков
Priority date: 2003-09-22
Filing date: 2003-09-22
Publication date: 2005-04-20

Abstract

FIELD: pulse engineering.

SUBSTANCE: proposed flip-flop device has flip-flops 17, 19, EXCLUSIVE OR gates 1, 2, NAND gate 9, NOR gates 10, 11, diodes 5, 6, resistors 7, 12, 13, capacitors 14, 15, memory elements 4, 8 built around rectangular hysteresis loop magnetic cores carrying single center-tapped winding connected through resistor 7, as well as input bus 21 and common bus 22. Integration of write and read windings of memory elements 4, 8 makes it possible to increase turn number of write and read windings by 1.5 times in each of their half-windings. In this way magnetizing current of cores of memory elements 4, 8 increases by 1.5 times due to enhanced rating of limiting resistor 7.

EFFECT: reduced input current from power supply.

1 cl, 1 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.The invention relates to a pulse technique and can be used in computing devices and control systems.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ Н 03 К 3/037, "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены к входной шине и выходу RS-триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.A trigger device is known (see USSR author's certificate No. 1753919 dated 05.10.90, MKI N 03 K 3/037, “Trigger device”, authors LB Egorov, G.I. Shishkin, publ. 09/10/97, bull. No. 25), containing the first and second memory elements on magnetic cores, the outputs of the reading windings of which are connected to a common bus, the inputs of the recording windings are connected respectively to the direct and inverse outputs of the EXCLUSIVE OR element, the first and second inputs of which are connected to the input bus and RS- output flip-flop, respectively, the installation and reset inputs of which are connected via responsibly first and second resistors to inputs of the read windings of the first and second memory elements, respectively. The first input of the control unit is connected to the input bus, the second and third inputs of the control unit are connected respectively to the direct and inverse outputs of the EXCLUSIVE OR element, and the first and second outputs of the control unit, respectively, through the third and fourth resistors are connected to the outputs of the recording windings of the first and second memory elements, respectively .

Недостатком данного триггерного устройства является сравнительно большой ток потребления от источника питания.The disadvantage of this trigger device is the relatively large current consumption from the power source.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ Н 03 К 3/286, "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами соответственно третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.Known trigger device (see RF patent No. 2106742 from 08.16.95, MKI N 03 K 3/286, "Trigger device", authors E.I. Ryzhakov, G.I. Shishkin, publ. 10.03.98, bull. No. 7), which is the closest in technical essence to the claimed object and is selected as a prototype, containing an RS trigger, the installation and reset inputs of which are connected to the first terminals of the first and second resistors, respectively, and through the first and second capacitors respectively, with a common bus, and direct and inverse outputs are connected to the first inputs of the first and second respectively of the EXCLUSIVE OR elements, the second inputs of which are connected to the input bus of the trigger device, and the outputs are connected to the inputs of the recording windings of the first and second memory elements on magnetic cores, the inputs of the reading windings of which are connected to the common bus, the first and second AND-NOT elements, the third and the fourth elements are EXCLUSIVE OR, the third, fourth, fifth and sixth resistors. The RS-trigger is made on AND-NOT elements. The outputs of the first and second EXCLUSIVE OR elements are connected to the first inputs of the third and fourth EXCLUSIVE OR elements respectively, the outputs of which are connected through the third and fourth resistors to the write windings of the first and second memory elements, respectively, whose read windings are connected through the fifth and sixth resistors respectively with the first inputs of the first and second AND-NOT elements respectively, the outputs of which are connected to the second terminals of the second and first res Hur and the second inputs, respectively, third and fourth elements of the EX-OR. The second inputs of the first and second elements AND NOT combined and connected to the input bus of the trigger device.

Недостатком прототипа является сравнительно большой ток потребления от источника питания.The disadvantage of the prototype is the relatively large current consumption from the power source.

Задачей, решаемой заявляемым изобретением, является уменьшение тока потребления от источника питания.The problem solved by the claimed invention is to reduce the current consumption from the power source.

Указанный технический результат достигается тем, что триггерное устройство содержит первый RS-триггер, входы установки и сброса которого соединены соответственно с первыми выводами первого и второго резисторов и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, элемент И-НЕ, третий резистор. Новым является то, что дополнительно введены второй RS-триггер, первый и второй диоды, первый и второй элементы ИЛИ-НЕ, выходы которых соединены соответственно со вторыми выводами первого и второго резисторов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены через третий резистор, выходы обмоток первого и второго элементов памяти соединены соответственно с первым и вторым входами элемента И-НЕ, выход которого соединен со вторыми входами первого и второго элементов ИЛИ-НЕ, первые входы которых соединены с входами обмоток второго и первого элементов памяти соответственно, с инверсным и прямым выходами второго RS-триггера, с анодами второго и первого диодов, катоды которых подключены к средним точкам обмоток второго и первого элементов памяти соответственно, входы установки и сброса второго RS-триггера соединены соответственно с выходами второго и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй RS-триггеры выполнены на элементах ИЛИ-НЕ.The specified technical result is achieved by the fact that the trigger device contains a first RS-trigger, the installation and reset inputs of which are connected respectively to the first outputs of the first and second resistors and, respectively, through the first and second capacitors to a common bus, and the direct and inverse outputs are connected to the first inputs respectively, of the first and second elements EXCLUSIVE OR, the second inputs of which are combined and connected to the input bus, the first and second memory elements on magnetic cores with a rectangular loop of hist rezisa, AND-NO element, the third resistor. What is new is that the second RS-trigger, the first and second diodes, the first and second OR-NOT elements are added, the outputs of which are connected respectively to the second terminals of the first and second resistors, the first and second memory elements on magnetic cores with a rectangular hysteresis loop contain one winding, the midpoints of which are connected through a third resistor, the outputs of the windings of the first and second memory elements are connected respectively to the first and second inputs of the AND-NOT element, the output of which is connected to the second inputs of the first and second elements OR NOT, the first inputs of which are connected to the inputs of the windings of the second and first memory elements, respectively, with the inverse and direct outputs of the second RS-trigger, with the anodes of the second and first diodes, the cathodes of which are connected to the midpoints of the windings of the second and first elements memory, respectively, the inputs of the installation and reset of the second RS-trigger are connected respectively to the outputs of the second and first elements EXCLUSIVE OR, the first and second RS-triggers are made on the elements OR-NOT.

Указанная совокупность существенных признаков позволяет уменьшить ток потребления триггерного устройства от источника питания за счет возможности уменьшения тока подмагничивания сердечников путем увеличения количества витков в обмотках записи элементов памяти.The specified set of essential features allows to reduce the current consumption of the trigger device from the power source due to the possibility of reducing the bias current of the cores by increasing the number of turns in the recording windings of the memory elements.

На чертеже приведена принципиальная электрическая схема триггерного устройства. Триггерное устройство содержит элементы 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггеры 3 и 16, элементы 4 и 8 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса с одной обмоткой, имеющей отвод от средней точки, диоды 5 и 6, резисторы 7, 12 и 13, элемент 9 И-НЕ, элементы 10 и 11 ИЛИ-НЕ, конденсаторы 14 и 15, входную шину 21 и общую шину 22. RS-триггер 3 содержит элементы 17 и 18 ИЛИ-НЕ, при этом первые входы элементов 17 и 18 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 3, выходы элементов 17 и 18 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 3, вторые входы элементов 17 и 18 ИЛИ-НЕ соединены соответственно с выходами элементов 18 и 17 ИЛИ-НЕ. RS-триггер 16 содержит элементы 19 и 20 ИЛИ-НЕ, при этом первые входы элементов 19 и 20 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 16, выходы элементов 19 и 20 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 16, вторые входы элементов 19 и 20 ИЛИ-НЕ соединены соответственно с выходами элементов 20 и 19 ИЛИ-НЕ. Выходы элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с входами сброса и установки RS-триггера 3, прямой выход которого соединен с первым входом элемента 10 ИЛИ-НЕ, с входом обмотки элемента 4 памяти и с анодом диода 5, катод которого соединен со средней точкой обмотки элемента 4 памяти и через резистор 7 - со средней точкой обмотки элемента 8 памяти и с катодом диода 6, анод которого соединен с входом обмотки элемента 8 памяти, с инверсным выходом RS-триггера 3 и с первым входом элемента 11 ИЛИ-НЕ. Выходы обмоток элементов 4 и 8 памяти соединены соответственно с первым и вторым входами элемента 9 И-НЕ, выход которого соединен с вторыми входами элементов 10 и 11 ИЛИ-НЕ. Вход сброса RS-триггера 16 через резистор 12 подключен к выходу элемента 10 ИЛИ-НЕ и через конденсатор 14 - к общей шине 22. Вход установки RS-триггера 16 через резистор 13 подключен к выходу элемента 11 ИЛИ-НЕ и через конденсатор 15 - к общей шине 22. Прямой и инверсный выходы RS-триггера 16 соединены соответственно с первыми входами элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной 21.The drawing shows a circuit diagram of a trigger device. The trigger device contains elements 1 and 2 EXCLUSIVE OR, RS triggers 3 and 16, memory elements 4 and 8 on magnetic cores with a rectangular hysteresis loop with one winding having a tap from the midpoint, diodes 5 and 6, resistors 7, 12 and 13 , element 9 AND-NOT, elements 10 and 11 OR, NOT, capacitors 14 and 15, input bus 21 and common bus 22. RS-trigger 3 contains elements 17 and 18 OR-NOT, while the first inputs of elements 17 and 18 OR - NOT are respectively the reset and installation inputs of the RS-trigger 3, the outputs of the elements 17 and 18 OR are NOT respectively direct and inverse to moves RS-flip-flop 3, the second inputs of elements 17 and 18 of OR-NO elements are connected respectively to the outputs of elements 18 and 17 of OR-NO. The RS-flip-flop 16 contains the elements 19 and 20 OR-NOT, while the first inputs of the elements 19 and 20 OR-NOT are respectively the inputs of the reset and installation of the RS-flip-flop 16, the outputs of the elements 19 and 20 OR are NOT direct and inverse RS outputs -trigger 16, the second inputs of the elements 19 and 20 OR NOT connected, respectively, with the outputs of the elements 20 and 19 OR NOT. The outputs of elements 1 and 2 of the EXCLUSIVE OR are connected respectively to the reset and installation inputs of the RS trigger 3, the direct output of which is connected to the first input of the element 10 OR NOT, with the input of the winding of the memory element 4 and with the anode of the diode 5, the cathode of which is connected to the midpoint the windings of the memory element 4 and through the resistor 7 with the middle point of the winding of the memory element 8 and the cathode of the diode 6, the anode of which is connected to the input of the winding of the memory element 8, with the inverse output of the RS-trigger 3 and with the first input of the element 11 OR NOT. The outputs of the windings of the memory elements 4 and 8 are connected respectively to the first and second inputs of the AND-NOT element 9, the output of which is connected to the second inputs of the OR-NOT elements 10 and 11. The reset input of the RS-flip-flop 16 through the resistor 12 is connected to the output of the element 10 OR-NOT and through the capacitor 14 to the common bus 22. The input of the installation of the RS-flip-flop 16 through the resistor 13 is connected to the output of the element 11 OR-NOT and through the capacitor 15 to a common bus 22. The direct and inverse outputs of the RS flip-flop 16 are connected respectively to the first inputs of EXCLUSIVE OR elements 1 and 2, the second inputs of which are combined and connected to the input bus 21.

Триггерное устройство работает следующим образом. При включении питания триггерное устройство установится в состояние, соответствующее состоянию элементов 4, 8 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы 4 и 8 памяти были намагничены в состояние логического "0", что соответствует направлению протекания тока в обмотке элемента 4 памяти от входа к средней точке, а в обмотке элемента 8 памяти - от средней точки к ее входу (входы обмоток помечены на чертеже знаком *). В отсутствие тактового сигнала на входной шине 21 присутствует сигнал логического "0". Если, например, после включения питания, когда конденсаторы 14 и 15 разряжены, RS-триггер 16 установился в нулевое состояние, при котором на его прямом выходе (Q) - сигнал логического "0", на его инверсном выходе (

) - сигнал логической "1", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логического "0" и логической "1", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логической "1", а на инверсном выходе (

) и на выходе элемента 10 ИЛИ-НЕ - сигнал логического "0". В полуобмотках элементов памяти 4 и 8 потечет ток направлением от прямого выхода RS-триггера 3 через резистор 7 к инверсному выходу RS-триггера 3, направление этого тока совпадает с направлением намагниченности элементов памяти 4 и 8. Амплитуда импульса напряжения на выходе обмотки элемента 4 памяти, с учетом того, что напряжение на полуобмотке, то есть между входом и средней точкой, шунтируется диодом 5, будет составлять Е-2Uд (уровень логической "1"), где Е - напряжение питания, Uд - падение напряжения на открытом диоде 5 (при равенстве числа витков в полуобмотках элементов 4 и 8 памяти, то есть при равенстве числа витков между входом и средней точкой и между средней точкой и выходом обмотки). На выходе обмотки элемента 8 памяти возникнет импульс помехи положительной полярности, который может достигать уровня логической "1" и вызван непрямоугольностью петли гистерезиса сердечника. Таким образом, во время протекания переходных процессов на выходе элемента 9 И-НЕ может кратковременно сформироваться сигнал логического "0", а на выходе элемента 11 ИЛИ-НЕ - сигнал логической "1". Однако указанный сигнал подавляется интегрирующей цепочкой, состоящей из резистора 13 и конденсатора 15 и состояние RS-триггера 16 сохраняется. После завершения переходных процессов на выходах обмоток элементов 4 и 8 памяти установятся соответственно сигналы логической "1" и логического "0", следовательно, на выходе элемента 9 И-НЕ - сигнал логической "1" и на выходе элемента 11 ИЛИ-НЕ - сигнал логического "0", конденсаторы 14 и 15 разряжены, состояние RS-триггера 16 сохраняется. Таким образом, триггерное устройство приобретет устойчивое состояние логического "0".The trigger device operates as follows. When you turn on the power, the trigger device will be installed in a state corresponding to the state of the memory elements 4, 8, which they acquired in the previous cycle of operation. Consider the case when memory elements 4 and 8 were magnetized to the logical “0” state, which corresponds to the direction of current flow in the winding of memory element 4 from the input to the midpoint, and in the winding of memory element 8, from the midpoint to its input (winding inputs are marked with *) on the drawing. In the absence of a clock signal on the input bus 21 there is a logic signal "0". If, for example, after turning on the power, when the capacitors 14 and 15 are discharged, the RS-flip-flop 16 is set to zero, in which its direct output (Q) contains a logic “0” signal, at its inverse output (

) is a logical signal “1”, at the outputs of elements 1 and 2 EXCLUSIVE OR logic signals “0” and logical “1” will be set, under the action of which a logic signal “1” will be established at the direct output (Q) of the RS-trigger 3, and at inverse output (

) and at the output of element 10, OR NOT - a logical "0" signal. In the semi-windings of memory elements 4 and 8, a current will flow from the direct output of the RS-trigger 3 through a resistor 7 to the inverse output of the RS-trigger 3, the direction of this current coincides with the direction of the magnetization of the memory elements 4 and 8. The amplitude of the voltage pulse at the output of the winding of the memory element 4 , taking into account the fact that the voltage at the half-winding, that is, between the input and the midpoint, is shunted by diode 5, it will be E-2Ud (logical level "1"), where E is the supply voltage, Ud is the voltage drop across the open diode 5 ( with equal number of turns in n windings of memory elements 4 and 8, that is, when the number of turns between the input and the midpoint and between the midpoint and the output of the winding is equal). At the output of the winding of the memory element 8, an interference pulse of positive polarity will occur, which can reach a logical level of “1” and is caused by the non-rectangularity of the core hysteresis loop. Thus, during transients, the output of element 9 AND-NOT can briefly generate a logical "0" signal, and at the output of element 11 OR-NOT - a logical "1" signal. However, this signal is suppressed by an integrating circuit consisting of a resistor 13 and a capacitor 15 and the state of the RS flip-flop 16 is maintained. After the completion of the transient processes, the outputs of the windings of the memory elements 4 and 8 are set to the logical 1 and logical 0 signals, respectively, therefore, the output of the element 9 is AND NOT the signal of the logical 1 and the output of the element 11 OR is NOT the signal logical "0", the capacitors 14 and 15 are discharged, the state of the RS-trigger 16 is saved. Thus, the trigger device will acquire a stable state of logical "0".

Если после включения питания, когда конденсаторы 14 и 15 разряжены, RS-триггер 16 установился в единичное состояние, при котором на его прямом выходе (Q) - сигнал логической "1", а на инверсном выходе (

) - сигнал логического "0", то на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логической "1" и логического "0", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логического "0", на инверсном выходе (

) - сигнал логической "1", под действием которого на выходе элемента 11 ИЛИ-НЕ установится сигнал логического "0". В полуобмотках элементов 4 и 8 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом первоначально напряжение на выходе обмотки элемента 8 памяти, с учетом шунтирующего влияния диода 6, равно Е-2Uд, а на выходе обмотки элемента 4 памяти - напряжение, близкое к Е. Последнее обстоятельство объясняется тем, что значение сопротивления резистора 7 выбирается с таким расчетом, чтобы при перемагничивании сердечников в направлении, когда диоды не оказывают шунтирующего влияния, в полуобмотках элементов памяти возникал импульс напряжения амплитудой, близкой к Е/2. В результате, на обоих входах элемента 9 И-НЕ действуют сигналы логической "1" и на его выходе устанавливается сигнал логического "0", который поступает на вторые входы элементов 10 и 11 ИЛИ-НЕ. Элемент 11 ИЛИ-НЕ закрыт по первому входу сигналом логической "1" с инверсного выхода RS-триггера 3, поэтому на его выходе сохраняется сигнал логического "0", на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логической "1", поскольку на его первом входе также действует сигнал логического "0" с прямого выхода RS-триггера 3. После заряда конденсатора 14 RS-триггер 16 переключается в состояние, при котором на его прямом выходе установится сигнал логического "0", на инверсном выходе - сигнал логической "1". На выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логического "0" и логической "1", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логической "1", на инверсном выходе (

) - сигнал логического "0". В полуобмотках элементов 4 и 8 памяти потекут токи, направление которых совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом на выходе обмотки элемента 4 памяти устанавливается сигнал логической "1", на выходе обмотки элемента 8 памяти - сигнал логического "0" и соответственно на выходе элемента 9 И-НЕ устанавливается сигнал логической "1", под действием которого на выходах элементов 10 и 11 ИЛИ-НЕ устанавливается сигнал логического "0", конденсатор 14 разряжается и триггерное устройство приобретает устойчивое состояние логического "0" в соответствии с направлением намагниченности сердечников элементов памяти 4 и 8.If, after turning on the power, when the capacitors 14 and 15 are discharged, the RS-flip-flop 16 is set to a single state, in which its direct output (Q) contains a logical “1” signal, and at the inverse output (

) is a logical “0” signal, then the outputs of elements 1 and 2 EXCLUSIVE OR will set the logical “1” and logical “0” signals, under the action of which the logical “0" signal will be established on the direct output (Q) of the RS-trigger 3, at inverse output (

) - a logical signal "1", under the action of which the logical "0" signal is established at the output of element 11. In the semi-windings of memory elements 4 and 8, currents flow whose direction does not coincide with the direction of magnetization of the cores of memory elements 4 and 8, while the initial voltage at the output of the winding of memory element 8, taking into account the shunt effect of diode 6, is E-2Ud, and the output windings of memory element 4 - voltage close to E. The last circumstance is explained by the fact that the resistance value of resistor 7 is selected so that when magnetization reversal of the cores in the direction when the diodes do not have a shunt effect , a voltage pulse with an amplitude close to E / 2 arose in the semi-windings of the memory elements. As a result, the logical “1” signals act on both inputs of the element 9 AND NOT, and the logical signal “0” is set at its output, which goes to the second inputs of the elements 10 and 11 OR. Element 11 is OR NOT closed at the first input by a logical “1” signal from the inverse output of the RS flip-flop 3, therefore, a logical “0” signal is stored at its output, and a logical “1” signal is set at the output of element 10 OR-NOT, since the first input also has a logic signal “0” from the direct output of the RS-trigger 3. After charging the capacitor 14, the RS-trigger 16 switches to a state in which a logical “0” signal is set at its direct output, and a logical signal “1” at the inverse output " At the outputs of elements 1 and 2, the EXCLUSIVE OR signals of logical "0" and logical "1" are set, respectively, under the action of which a logical "1" signal is set at the direct output (Q) of the RS-trigger 3, at the inverse output (

) is a logical "0" signal. In the semi-windings of the memory elements 4 and 8, currents flow whose direction coincides with the direction of the magnetization of the cores of the memory elements 4 and 8, while at the output of the winding of the memory element 4 a logical signal “1” is set, at the output of the winding of the memory element 8 a logical signal “0” and accordingly, at the output of element 9 AND-NOT, a logical "1" signal is set, under the action of which the logic "0" signal is established at the outputs of elements 10 and 11, the capacitor 14 is discharged and the trigger device acquires a stable state of logical "0" in accordance with the direction of magnetization of the memory core elements 4 and 8.

Для переключения триггерного устройства на входную шину 21 подается тактовый сигнал с уровнем логической "1". При этом, если триггерное устройство находится в состоянии логического "0", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логической "1" и логического "0", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логического "0", на инверсном выходе (

) - сигнал логической "1", под действием которого на выходе элемента 11 ИЛИ-НЕ установится сигнал логического "0". В полуобмотках элементов 4 и 8 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом первоначально, во время протекания переходных процессов, на выходах обмоток элементов 4 и 8 памяти устанавливаются сигналы с уровнем логической "1", на выходе элемента 9 И-НЕ соответственно формируется сигнал логического "0", на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логической "1", под действием которого заряжается конденсатор 14 и происходит подтверждение нулевого состояния RS-триггера 16. После перемагничивания сердечников напряжение на выходе обмотки элемента 4 памяти снижается до уровня логического "0", на выходе элемента 9 И-НЕ устанавливается сигнал логической "1", на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логического "0", под действием которого конденсатор 14 разряжается, однако это не влияет на состояние RS-триггера 16, он по-прежнему сохраняет нулевое состояние. К моменту окончания тактового сигнала на входной шине 21 перемагничивание сердечников элементов 4 и 8 памяти завершается и на выходе обмотки элемента 4 памяти присутствует сигнал логического "0", на выходе обмотки элемента 8 памяти - сигнал логической "1", остальные элементы сохраняют свои состояния. После окончания действия тактового сигнала на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логического "0" и логической "1", RS-триггер 3 возвращается в состояние, при котором на его прямом выходе устанавливается сигнал логической "1", на инверсном - сигнал логического "0" и в полуобмотках элементов 4 и 8 памяти потекут токи направлением от прямого выхода RS-триггера 3 к инверсному. Направление указанных токов не совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом на выходах обмоток элементов 4 и 8 памяти устанавливаются сигналы с уровнем логической "1" и на выходе элемента 9 И-НЕ соответственно формируется сигнал логического "0". Элемент 10 ИЛИ-НЕ в это время закрыт сигналом логической "1" с прямого выхода RS-триггера 3, а на выходе элемента 11 ИЛИ-НЕ устанавливается сигнал логической "1", под действием которого происходит заряд конденсатора 15 до уровня логической "1", и далее RS-триггер 16 переключается в состояние, при котором на его прямом выходе устанавливается сигнал логической "1", на инверсном - сигнал логического "0". На выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логической "1" и логического "0", RS-триггер 3 переключается в состояние, при котором на его прямом выходе устанавливается сигнал логического "0", на инверсном - сигнал логической "1" и в полуобмотках элементов 4 и 8 памяти потекут токи, направлением от инверсного выхода RS-триггера 3 к его прямому выходу. Направление указанных токов совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом на выходах обмоток элементов 4 и 8 памяти устанавливаются соответственно сигналы логического "0" и логической "1", на выходе элемента 9 И-НЕ соответственно формируется сигнал логической "1", на выходах элементов 10 и 11 ИЛИ-НЕ устанавливаются сигналы логического "0". Происходит разряд конденсатора 15, однако, это не влияет на состояние RS-триггера 16. Таким образом, триггерное устройство приобретет новое устойчивое состояние логической "1". Аналогичным образом происходит переключение триггерного устройства из состояния логической "1" в состояние логического "0".To switch the trigger device to the input bus 21, a clock signal with a logic level of "1" is supplied. In this case, if the trigger device is in a logical “0” state, the outputs of elements 1 and 2 EXCLUSIVE OR set the logical “1” and logical “0” signals, under the action of which, at the direct output (Q) of the RS-trigger 3, a signal is established logical "0", on the inverse output (

) - a logical signal "1", under the action of which the logical "0" signal is established at the output of element 11. Currents will flow in the semi-windings of memory elements 4 and 8, the direction of which does not coincide with the direction of magnetization of the cores of memory elements 4 and 8, while initially, during transient processes, signals with logic level “1” are set at the outputs of the windings of memory elements 4 and 8 , at the output of element 9 AND-NOT, a logical "0" signal is formed accordingly, at the output of element 10 OR-NOT a logical "1" signal is set, under the action of which the capacitor 14 is charged and RS-zero state is confirmed trigger 16. After the magnetization reversal of the cores, the voltage at the output of the winding of the memory element 4 decreases to the level of logical "0", the output of the element 9 AND-NOT sets the logic signal "1", the output of the element 10 OR-NOT sets the logic signal "0", under the action of which the capacitor 14 is discharged, however, this does not affect the state of the RS-trigger 16, it still maintains a zero state. By the time the clock signal ends on the input bus 21, the magnetization reversal of the cores of the memory elements 4 and 8 is completed and a logical “0” signal is present at the output of the winding of the memory element 4, a logical “1” signal is at the output of the winding of the memory element 8, the remaining elements retain their state. After the action of the clock signal at the outputs of elements 1 and 2, EXCLUSIVE OR, the logical “0” and logical “1” signals are set, the RS-trigger 3 returns to the state in which the logical “1” signal is set at its direct output, on the inverse - a logical "0" signal and in the semi-windings of memory elements 4 and 8, currents will flow in the direction from the direct output of the RS-trigger 3 to the inverse. The direction of the indicated currents does not coincide with the direction of the magnetization of the cores of the memory elements 4 and 8, while at the outputs of the windings of the memory elements 4 and 8, signals with a logic level of “1” are set and a logical “0” signal is generated at the output of the 9 AND-NOT element. The OR-NOT element 10 at this time is closed by a logical “1” signal from the direct output of the RS-flip-flop 3, and the logical “1” signal is set at the output of the 11 OR-NOT signal, under the action of which the capacitor 15 is charged to the logical “1” level , and then the RS flip-flop 16 switches to a state in which a logical “1” signal is set at its direct output, and a logical “0” signal is set at inverse. At the outputs of elements 1 and 2, the EXCLUSIVE OR signals of logical "1" and logical "0" are set respectively, the RS-trigger 3 switches to a state in which a logical "0" signal is set at its direct output, and a logical "1" signal is set at inverse and in the semi-windings of memory elements 4 and 8, currents will flow, the direction from the inverse output of the RS-trigger 3 to its direct output. The direction of the indicated currents coincides with the direction of the magnetization of the cores of the memory elements 4 and 8, while the outputs of the windings of the memory elements 4 and 8 are set to logic “0” and logic “1”, respectively, and a logical “1” signal is generated at the output of element 9 AND-NOT ", at the outputs of elements 10 and 11, OR signals are NOT set to logical" 0 ". There is a discharge of the capacitor 15, however, this does not affect the state of the RS-trigger 16. Thus, the trigger device will acquire a new stable state of logical "1". Likewise, the trigger device switches from a logical “1” state to a logical “0” state.

Восстановление состояния триггерного устройства, если произойдет его сбой под действием помехи в режиме хранения информации, осуществляется в соответствии с состоянием элементов 4 и 8 памяти аналогично тому, как происходит его восстановление при включении напряжения питания.The restoration of the state of the trigger device, if it fails due to interference in the information storage mode, is carried out in accordance with the state of the memory elements 4 and 8, similar to how it is restored when the supply voltage is turned on.

Нормальная работа триггерного устройства обеспечивается при равенстве числа витков в полуобмотках элементов 4 и 8 памяти, при этом одна полуобмотка (между входом и средней точкой обмотки) по аналогии с прототипом выполняет роль обмотки записи, а обе включенные последовательно полуобмотки выполняют роль обмотки считывания. В схеме прототипа для ее нормального функционирования обмотка считывания должна содержать примерно в 2 раза больше витков, чем обмотка записи, следовательно, в заявляемом устройстве, с учетом совмещения обмоток записи и считывания, при выбранных размерах сердечников имеется возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания (в каждой из полуобмоток элементов 4 и 8 памяти), а значит, уменьшения примерно в 1,5 раза тока намагничивания сердечников элементов памяти, за счет увеличения сопротивления ограничительного резистора 7. В результате уменьшается ток потребления триггерного устройства от источника питания в статическом и динамическом режимах его работы.The normal operation of the trigger device is ensured when the number of turns in the half-windings of the memory elements 4 and 8 is equal, while one half-winding (between the input and the midpoint of the winding), by analogy with the prototype, acts as a write winding, and both half-windings connected in series act as a read winding. In the prototype circuit for its normal functioning, the read winding should contain about 2 times more turns than the write winding, therefore, in the inventive device, taking into account the combination of write and read windings, with selected core sizes, there is the possibility of increasing the number of turns by 1.5 times in the write and read windings (in each of the half-windings of memory elements 4 and 8), which means that the magnetization current of the cores of the memory elements is reduced by about 1.5 times due to an increase in the resistance th resistor 7. As a result, the current consumption of the trigger device from the power source in the static and dynamic modes of its operation decreases.

Таким образом, как следует из описания работы, заявляемое триггерное устройство имеет меньший ток потребления от источника питания.Thus, as follows from the description of the work, the claimed trigger device has a lower current consumption from the power source.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.Tests of the laboratory layout of the trigger device confirmed the feasibility and practical value of the claimed device.

Claims

A trigger device containing a first RS-trigger, the installation and reset inputs of which are connected respectively to the first outputs of the first and second resistors and, respectively, through the first and second capacitors with a common bus, and the direct and inverse outputs are connected to the first inputs of the first and second elements, respectively, EXCLUSIVE OR the second inputs of which are combined and connected to the input bus, the first and second memory elements on magnetic cores with a rectangular hysteresis loop, an NAND element, a third resistor, characterized Ie, that a second RS-trigger, first and second diodes, first and second elements OR-NOT are introduced, the outputs of which are connected respectively to the second terminals of the first and second resistors, the first and second memory elements on magnetic cores with a rectangular hysteresis loop contain one winding , the midpoints of which are connected through a third resistor, the outputs of the windings of the first and second memory elements are connected respectively to the first and second inputs of the AND-NOT element, the output of which is connected to the second inputs of the first and second AND elements LIE, the first inputs of which are connected to the inputs of the windings of the second and first memory elements, respectively, with the inverse and direct outputs of the second RS-trigger, with the anodes of the second and first diodes, the cathodes of which are connected to the midpoints of the windings of the second and first memory elements, respectively, the inputs setting and reset of the second RS-trigger are connected respectively to the outputs of the second and first elements EXCLUSIVE OR, the first and second RS-triggers are made on the elements OR-NOT.