RU2092891C1

RU2092891C1 - Adder

Info

Publication number: RU2092891C1
Application number: RU94040075A
Authority: RU
Inventors: П.А. Ким
Original assignee: Вычислительный центр СО РАН
Priority date: 1994-10-27
Filing date: 1994-10-27
Publication date: 1997-10-10
Also published as: RU94040075A

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has converter 1 from binary to compressed code, AND gates group 2, halving unit 3 which uses compressed code and outputs position code, delay gates group 4, encoder 12. Next bit of sum is generated at device output 10. Result is calculated for n cock cycles where n is bit length of terms. EFFECT: increased speed. 1 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки информации при реализации технических средств цифровых вычислительных машин и дискретной автоматики. The invention relates to automation and computer technology and can be used in information processing systems when implementing technical means of digital computers and discrete automation.

Известно суммирующее устройство [1] выполняющее сложение m чисел, содержащее ассоциативный запоминающий блок, первую и вторую группы элементов И, первую и вторую группы элементов задержки, первый и второй преобразователи двоичного кода в уплотненный код и блок деления на два в уплотненном коде, причем входы первого преобразователя двоичного кода в уплотненный код соединены со входами слагаемых устройства, первые входы элементов И первой группы соединены с первым входом синхронизации устройства, вторые входы с соответствующими выходами первого преобразователя двоичного кода в уплотненный код, а выходы ко входам блока деления на два в уплотненном коде, выход первого разряда ассоциативного запоминающего блока соединен с выходом результата устройства, а выходы остальных разрядов со входами элементов задержки первой группы, выходы целой части результата блока деления на два в уплотненном коде соединены со входами элементов задержки второй группы, выходы элементов задержки первой и второй групп и выход остатка блока деления на два в уплотненном коде соединены со входами второго преобразователя двоичного кода в уплотненный код, первый входы элементов И второй группы соединены со вторым входом синхронизации устройства, вторые входы с соответствующими выходами второго преобразователя двоичного кода в уплотненный код, а выходы со входами ассоциативного запоминающего блока, при этом блок деления на два в уплотненном коде содержит группу элементов И, группу элементов ЗАПРЕТ и элемент ИЛИ, выход которого является выходом остатка блока, а входы подключены к выходам элементов ЗАПРЕТ группы, информационные входы которых соединены с первыми входами соответствующих элементов И группы блока и подключены к соответствующим нечетным входам блока, управляющие входы элементов ЗАПРЕТ группы блока соединены со вторыми входами соответствующих элементов И группы блока и подключены к соответствующим четным входам блока, выходы элементов И группы блока являются выходами целой части результата блока. Known adder [1] performing the addition of m numbers containing an associative storage unit, the first and second groups of elements And, the first and second groups of delay elements, the first and second converters of binary code into a compressed code and block division into two in a compressed code, and the inputs the first converter of the binary code into the compressed code is connected to the inputs of the components of the device, the first inputs of the elements And the first group are connected to the first synchronization input of the device, the second inputs with the corresponding outputs the first converter of the binary code into a compressed code, and the outputs to the inputs of the division unit by two in the compressed code, the output of the first bit of the associative storage unit is connected to the output of the device result, and the outputs of the remaining bits with the inputs of the delay elements of the first group, the outputs of the integer part of the result of the division unit by two in the compressed code are connected to the inputs of the delay elements of the second group, the outputs of the delay elements of the first and second groups and the output of the remainder of the division unit by two in the compressed code are connected to the inputs in of the second binary code to compressed code converter, the first inputs of AND elements of the second group are connected to the second synchronization input of the device, the second inputs to the corresponding outputs of the second binary code to compressed code, and the outputs to the inputs of the associative storage unit, while the division into two is compressed the code contains a group of AND elements, a group of FORBID elements and an OR element, the output of which is the output of the remainder of the block, and the inputs are connected to the outputs of the elements of the FORBID group, information input which are connected to the first inputs of the corresponding elements AND groups of the block and connected to the corresponding odd inputs of the block, the control inputs of the elements FORBID block groups are connected to the second inputs of the corresponding elements AND groups of the block and connected to the corresponding even inputs of the block, the outputs of the elements AND groups of the block are the outputs of the whole part block result.

Недостаткам этого устройства является время, требующееся для сложения чисел, равное t=n+log(m), где n разрядность складываемых чисел, m - количество складываемых чисел. The disadvantages of this device is the time required to add numbers, equal to t = n + log (m), where n is the capacity of the added numbers, m is the number of added numbers.

Наиболее близким по технической сущности к предлагаемому решению является суммирующее устройство [2] содержащее преобразователь двоичного кода в уплотненный код, группу элементов И, блок деления на два в уплотненном коде, группу элементов задержки. Блок деления на два в уплотненном коде состоит из группы элементов И, группы элементов ЗАПРЕТ, элементов ИЛИ. Устройство имеет входы слагаемых, вход синхронизации, выход суммы. Первая группа входов преобразователя двоичного кода в уплотненный код соединена с входами устройства. Первые входы элементов И соединены с входом синхронизации, а вторые входы с соответствующими выходами преобразователя двоичного кода в уплотненный код. Выходы элементов И соединены с соответствующими входами блока деления на два в уплотненном коде. В блоке деления на два в уплотненном коде выход элемента ИЛИ является выходом остатка блока и соединен с выходом устройства, входы элемента ИЛИ соединены с выходами соответствующих элементов ЗАПРЕТ, выходы элементов И соединены с входами соответствующих элементов задержки, информационные входы элементов ЗАПРЕТ соединены с первыми входами соответствующих элементов И и подключены к соответствующим нечетным входам блока деления на два в уплотненном коде, управляющие входы элементов ЗАПРЕТ соединены со вторыми входами соответствующих элементов И и подключены к соответствующим четным входам блока деления на два в уплотненном коде. The closest in technical essence to the proposed solution is a summing device [2] containing a binary code to a compressed code converter, a group of AND elements, a division block into two in a compressed code, a group of delay elements. The block of division into two in the summarized code consists of a group of AND elements, a group of FORBID elements, OR elements. The device has inputs of terms, synchronization input, output sum. The first group of inputs of the converter of the binary code into the compressed code is connected to the inputs of the device. The first inputs of AND elements are connected to the synchronization input, and the second inputs are with the corresponding outputs of the binary code converter to the compressed code. The outputs of the elements And are connected to the corresponding inputs of the block of division into two in a compressed code. In a block divided by two in a compressed code, the output of the OR element is the output of the remainder of the block and is connected to the output of the device, the inputs of the OR element are connected to the outputs of the corresponding BAN elements, the outputs of the elements AND are connected to the inputs of the corresponding delay elements, the information inputs of the BAN elements are connected to the first inputs of the corresponding elements And and are connected to the corresponding odd inputs of the block of division into two in a compressed code, the control inputs of the elements are FORBID connected to the second inputs of the corresponding e And ementov and are connected to respective inputs of even division into two blocks in a compressed code.

Недостатком этого устройства является большое количество тактов, требующихся для выработки суммы, равное t=n+log(m)+1, где n разрядность складываемых чисел, m количество складываемых чисел. The disadvantage of this device is the large number of clock cycles required to generate a sum equal to t = n + log (m) +1, where n is the width of the numbers added, m is the number of numbers added.

Цель изобретения увеличение быстродействия устройства. The purpose of the invention is the increase in speed of the device.

Поставленная цель достигается тем, что дополнительно вводится шифратор и группа элементов ЗАПРЕТ, которые позволяют после подачи на шифратор старших разрядов складываемых кодов получить результат непосредственно путем преобразования позиционного кода в соответствующий двоичный код. This goal is achieved by the fact that an encoder and a group of FORBID elements are additionally introduced, which, after applying the senior bits of the added codes to the encoder, get the result directly by converting the position code to the corresponding binary code.

На чертеже представлена структурная схема суммирующего устройства. The drawing shows a structural diagram of a summing device.

Устройство содержит преобразователь 1 двоичного кода в уплотненный код, группу элементов И 2, блок 3 деления на два в уплотненном коде и выдачи позиционного кода, группу элементов 4 задержки, шифратор 12. Блок 3 деления на два в уплотненном коде и выдачи позиционного кода состоит из группы элементов И 5, группы элементов ЗАПРЕТ 6, элемента ИЛИ 7 и дополнительной группы элементов ЗАПРЕТ 11. Устройство имеет входы 8 слагаемых, вход 9 синхронизации, последовательный выход 10 младших разрядов суммы и параллельный выход 13 старших разрядов суммы. Первая группа входов преобразователя 1 двоичного кода в уплотненный код соединена с входами 8 устройства. Первые входы элементов И 2 соединены с входом синхронизации, а вторые входы с соответствующими выходами преобразователя 1 двоичного кода в уплотненный код. Выходы элементов И 2 соединены с соответствующими входами блока 3 деления на два в уплотненном коде и выдачи позиционного кода. В блоке 3 деления на два в уплотненном коде и выдачи позиционного кода выход элемента ИЛИ 7 является выходом остатка блока 3 и соединен с выходом 10 младших разрядов суммы устройства, входы элемента ИЛИ 7 соединены с выходами соответствующих элементов ЗАПРЕТ 6 и с нечетными выходами выдачи позиционного кода блока 3, выхода элементов И 5 соединены с входами соответствующих элементов 4 задержки, выходы которых соединены со второй группой входов преобразователя двоичного кода в уплотненный код, информационные входы элементов ЗАПРЕТ 6 соединены с первыми входами соответствующих элементов И 5 и, начиная со второго элемента ЗАПРЕТ 6, с управляющими входами соответствующих элементов ЗАПРЕТ 11 и подключены к соответствующим нечетным входам блока 3, управляющие входы элементов ЗАПРЕТ 6 соединены со вторыми входами соответствующих элементов И 5 и с информационными входами соответствующих элементов ЗАПРЕТ 11 и подключены к соответствующим четным входам блока 3, на управляющий вход последнего элемента группы ЗАПРЕТ 11 подается постоянно нулевой сигнал, выходы соответствующих элементов ЗАПРЕТ 11 соединены с четными выходами выдачи позиционного кода блока 3. Выходы позиционного кода блока 3 соединены со входами шифратора 12, выходы которого являются выходами 13 старших разрядов суммы. The device comprises a binary code converter 1 into a compressed code, a group of elements AND 2, a block 3 of dividing by two in a compressed code and issuing a position code, a group of delay elements 4, an encoder 12. Block 3 of dividing by two in a compressed code and issuing a position code consists of group of elements AND 5, group of elements FORBID 6, element OR 7 and an additional group of elements FORBID 11. The device has inputs of 8 terms, input 9 synchronization, serial output 10 low order bits of the sum and parallel output 13 high order bits of the sum. The first group of inputs of the Converter 1 binary code to the compressed code is connected to the inputs 8 of the device. The first inputs of the And 2 elements are connected to the synchronization input, and the second inputs with the corresponding outputs of the binary code converter 1 to the compressed code. The outputs of the elements And 2 are connected to the corresponding inputs of the block 3 dividing into two in a compressed code and issuing a position code. In block 3, dividing by two in a compressed code and issuing a positional code, the output of the OR element 7 is the output of the remainder of block 3 and is connected to the output of the 10 least significant bits of the sum of the device, the inputs of the element OR 7 are connected to the outputs of the corresponding elements BAN 6 and with odd outputs of the position code unit 3, the output of the elements And 5 are connected to the inputs of the corresponding delay elements 4, the outputs of which are connected to the second group of inputs of the binary code converter into the compressed code, the information inputs of the BAN 6 elements are connected to the first inputs of the corresponding elements AND 5 and, starting from the second element, FORBID 6, with the control inputs of the corresponding elements, FORBID 11 and connected to the corresponding odd inputs of the block 3, the control inputs of the elements FORBID 6, are connected to the second inputs of the corresponding elements AND 5 and with the information inputs of the corresponding elements The ban is 11 and connected to the corresponding even inputs of block 3, the control input of the last element of the group is prohibited 11 is constantly a zero signal, the outputs of the corresponding elements of the ZAP PET 11 is connected to the even outputs of the position code of the block 3. The outputs of the position code of the block 3 are connected to the inputs of the encoder 12, the outputs of which are the outputs 13 of the highest bits of the sum.

Устройство работает следующим образом. На входы 8 поступают одноименные разряды всех слагаемых, начиная с младших разрядов. Преобразователь 1 преобразует поступающий на его входы двоичный код в уплотненный код, который через элементы И 2 поступает на входы блока 3 деления на две в уплотненном коде и выдачи позиционного кода в течение тактового импульса по входу 9. Полученное частное через элементы задержки 4 поступает на вторую группу входов преобразователя 1 двоичного кода в уплотненный код вместе со следующими разрядами поступающих слагаемых. На выходе 10 формируется очередной разряд суммы. Общее число тактов вычисления суммы равно t=n, где n разрядность слагаемых. The device operates as follows. Inputs 8 receive the same name bits of all terms, starting with the least significant bits. The Converter 1 converts the binary code arriving at its inputs into a compressed code, which, through the And 2 elements, enters the inputs of the block 3 by dividing into two into a compressed code and issuing a position code during the clock pulse at input 9. The resulting quotient through delay elements 4 is fed to the second the group of inputs of the converter 1 of the binary code into the compressed code along with the following bits of the incoming terms. At output 10, another discharge of the amount is formed. The total number of clocks for calculating the sum is t = n, where n is the width of the terms.

Пусть необходимо просуммировать следующие семь слагаемых 010110; 101011; 011011; 111111; 101110; 110011; 101010. Обрабатываемые срезы на входах 8 имеют вид 0111010; 1111111; 1001100; 0111101; 1011010; 0101111. На входе преобразователя 1 образуемые срезы имеют вид 1111000; 1111111; 1110000; 1111100; 1111000; 11111100. В течение первого тактового импульса, поданного на вход 9 синхронизации, на вход блока 3 деления на два в уплотненном коде и выдачи позиционного кода подаются младшие разряды слагаемых, т.е. 1111000. В результате преобразования этого кода блоком 3 порождается частное 1100, которое через элементы 4 задержки поступает на вторую группу входов преобразователя 1, а остаток, равный "0", без задержки подается на выход 10. В течение второго импульса, поданного на вход 9 синхронизации, на входе преобразователя 1 оказывается код, равный 11001111111, составленный из частного 1100 и второго разрядного среза слагаемых, т.е. кода 1111111. Он преобразуется в код 11111111100, который, поступив на вход блока 3 деления на два и выдачи позиционного кода, преобразуется в частное, равное 111100. И остаток, равный "1", поступает на выход 10, формируя второй разряд искомой суммы. В течение третьего импульса, данного на вход 9 синхронизации, на вход преобразователя 1 подается составной срез из полученного частного и третьего обрабатываемого среза 1111001001100. Преобразователь кода в уплотненный код преобразовывает его в слово 1111111000000, которое поступает на вход блока 3 деления на два в уплотненном коде и выдачи позиционного кода, соответственно на выходе блока -1110000, остаток которого "1" является третьим разрядом искомой суммы. Let it be necessary to summarize the following seven terms 010110; 101011; 011011; 111111; 101110; 110011; 101010. The processed sections at the inputs 8 are of the form 0111010; 1111111; 1001100; 0111101; 1,011,010; 0101111. At the input of the converter 1, the formed slices have the form 1111000; 1111111; 1110000; 1,111,100; 1,111,000; 11111100. During the first clock pulse supplied to the synchronization input 9, the least significant bits of the terms are sent to the input of block 3 of dividing by two in the compressed code and issuing the position code, i.e. 1111000. As a result of converting this code by block 3, a quotient 1100 is generated, which, through delay elements 4, enters the second group of inputs of converter 1, and the remainder equal to "0" is immediately output 10. During the second pulse applied to input 9 synchronization, at the input of the converter 1 is a code equal to 11001111111, composed of private 1100 and the second bit cut of the terms, i.e. code 1111111. It is converted to code 11111111100, which, entering the input of block 3 dividing by two and issuing a position code, is converted to a quotient equal to 111100. And the remainder equal to "1" goes to output 10, forming the second bit of the desired amount. During the third pulse given to synchronization input 9, a composite slice from the obtained private and third processed slice 1111001001100 is fed to the input of converter 1. The code converter into a compressed code converts it into a word 1111111000000, which is fed to the input of block 2 by two in a compressed code and issuing a positional code, respectively, at the output of the -1110000 block, the remainder of which is “1” is the third bit of the desired amount.

Аналогичным образом предлагаемое устройство продолжает работу до получения пятого разряда суммы. При подаче шестого, последнего разряда суммы на вход блока деления на два в уплотненном коде и выдачи позиционного кода поступает слово 11111111100000, а на выходах выдачи позиционного кода слово 00000000100000, которое порождает на выходах шифратора 12 код 1001, соответствующий номеру позиции 9. Таким образом, результативный код суммы составляется из последнего полученного на пяти тактах кода 00110 и параллельного кода 1001, что дает код 100100110. Similarly, the proposed device continues to work until the fifth digit of the amount. When the sixth, last digit of the sum is applied to the input of the division by two block in the compressed code and the position code is issued, the word 11111111100000 is received, and at the outputs of the position code output the word 00000000100000, which generates code 1001 at the outputs of the encoder 12, corresponding to position number 9. Thus, The resultant sum code is made up of the last code 00110 received on five clock cycles and the parallel code 1001, which gives the code 100100110.

Следовательно, предлагаемое устройство реализует ту же функцию, что и прототип, но результат достигается за меньшее число тактов. Therefore, the proposed device implements the same function as the prototype, but the result is achieved in fewer cycles.

Существенными отличиями заявляемого устройства от имеющихся аналогов являются: введение дополнительных элементов, позволяющее получать сумму в результате клейки младших разрядов суммы, получаемых последовательным способом, и старших разрядов суммы, получаемых параллельным способом. Significant differences of the claimed device from existing analogues are: the introduction of additional elements, which allows to obtain the sum as a result of gluing the lower order bits of the sum obtained in a sequential way, and the higher bits of the sum obtained in a parallel way.

Технико-экономический эффект предлагаемого устройства заключается в том, что достигается ускорение работы устройства более чем на log(m) тактов, где m число операндов. The technical and economic effect of the proposed device is that it accelerates the operation of the device by more than log (m) clock cycles, where m is the number of operands.

Список литературы:
1. Авторское свидетельство СССР N 1495784, кл. G 06 F 7/50, 1987.List of references:
1. USSR author's certificate N 1495784, cl. G 06 F 7/50, 1987.

2. Авторское свидетельство СССР n 1591004, G 06 F 7/50, 1990. 2. USSR author's certificate n 1591004, G 06 F 7/50, 1990.

Claims

A summing device containing a binary code to compressed code converter, a group of AND elements, a group of delay elements, a two-division block in a compressed code, consisting of a group of AND elements, a group of FORBID elements, an OR element, and the first group of binary to converter inputs the code is connected to the inputs of the components of the device, the first inputs of the elements AND groups are connected to the synchronization input of the device, the second inputs to the outputs of the binary code converter into a compressed code, and the outputs to the inputs of the unit two in a compressed code, the outputs of the group of elements AND the block of dividing into two in a compressed code are connected to the inputs of the delay elements of the group, the outputs of which are connected to the second group of inputs of the binary code converter into the compressed code, the output of the OR element is connected to the output of the least significant bits of the sum of the device, the inputs of the OR element are connected to the outputs of the corresponding elements of the PROHIBITED group, the information inputs of the elements of the PROHIBITED group are connected to the first inputs of the corresponding elements AND the group of the block of dividing into two in the code, the control inputs of the elements of the PROHIBITION group are connected to the second inputs of the corresponding elements AND the group of the division unit by two in a compressed code, characterized in that it contains an encoder and an additional group of elements of the PROHIBITION, while the information inputs of the elements of PROHIBITION of the additional group are connected to the even inputs of the division unit into two in the summarized code, and the control to the odd inputs of the division unit into two in the summarized code, starting from the third, the control input of the last element BAN the additional group It is accessed by the logical zero input of the device, the odd inputs of the encoder are connected to the outputs of the elements of the PROHIBITION group, the even inputs of the encoder are connected to the outputs of the elements 3APET of the additional group, the outputs of the encoder are the outputs of the upper digits of the sum of the device.