RU2059286C1

RU2059286C1 - Adding unit

Info

Publication number: RU2059286C1
Application number: RU93007424A
Authority: RU
Inventors: Ш.-М.А. Исмаилов; Э.Н. Курбанов
Original assignee: Дагестанский Политехнический Институт
Priority date: 1993-02-04
Filing date: 1993-02-04
Publication date: 1996-04-27

Abstract

FIELD: computer engineering. SUBSTANCE: device has memory units 1 and 2, group of memory units 3.1-3.n, serial adder 4, adding units 5 and 6, group of adding units 7.1-7.n, which has adders 8 and registers 9. Device may be used for processing numerical data flows and for specialized processors for computation of functions. Device decomposes additives into groups. EFFECT: simplified hardware design. 1 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки потоков числовой информации и спецпроцессорах для вычисления функций. The invention relates to computer technology and can be used in devices for processing streams of numerical information and special processors for calculating functions.

Наиболее близким к предлагаемому является суммирующие устройство [1] содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, первую и вторую группы элементов задержки, первую, вторую и третью группы элементов И и элемент И, причем первый разрядный выход ассоциативного запоминающего блока является выходом суммы устройства, остальные разрядные выходы ассоциативного запоминающего блока через соответствующие элементы задержки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы к соответствующим входам опроса первой группы ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами соответствующих элементов И второй группы, первые входы которых соответственно соединены с входами слагаемых устройств, а вторые входы с второй шиной синхронизации устройства, первый разрядный выход постоянного запоминающего блока соединен с первым входом элемента И, второй вход которого подключен к первой шине синхронизации устройства, а выход соединен с входом опроса второй группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через соответствующие элементы задержки второй группы соединены с первыми входами элементов И третьей группы, вторые входы которых подключены к первой шине синхронизации устройства, а выходы соединены с соответствующими входами опроса третьей группы ассоциативного запоминающего блока. Closest to the proposed is a summing device [1] containing a permanent storage unit, an associative storage unit, a first and second group of delay elements, a first, second and third group of elements And and an element And, the first bit output of the associative storage unit is the output of the sum of the device, the remaining bit outputs of the associative storage unit through the corresponding delay elements of the first group are connected to the first inputs of the corresponding elements And of the first group, the second the passages of which are connected to the first synchronization bus of the device, and the outputs to the corresponding polling inputs of the first group of the associative storage unit, the address inputs of the permanent storage unit are connected to the outputs of the corresponding elements of the second group, the first inputs of which are respectively connected to the inputs of the components of the devices, and the second inputs to the second device synchronization bus, the first bit output of the permanent storage unit is connected to the first input of the And element, the second input of which is connected to the first bus with synchronization of the device, and the output is connected to the polling input of the second group of the associative storage unit, the remaining bit outputs of the permanent storage unit through the corresponding delay elements of the second group are connected to the first inputs of the elements of the third group, the second inputs of which are connected to the first synchronization bus of the device, and the outputs are connected to the corresponding inputs of the survey of the third group of the associative storage unit.

Однако для этого устройства характерны большие аппаратурные затраты, резко возрастающие при увеличении количества слагаемых. However, this device is characterized by large hardware costs, which increase sharply with an increase in the number of terms.

Целью изобретения является сокращение аппаратурных затрат суммирующего устройства за счет разбиения слагаемых по группам. The aim of the invention is to reduce the hardware costs of the summing device by splitting the terms into groups.

Поставленная цель достигается тем, что в суммирующее устройство, содержащее первый и второй запоминающие блоки, введены группа запоминающих блоков, последовательный сумматор, первый и второй блоки суммирования и группа блоков суммирования, причем блоки суммирования состоят из сумматора и регистра, входы которого подсоединены к выходам, включая выход переноса сумматора, выход младшего разряда регистра, определяемый сумматором, подключен к адресному входу второго запоминающего блока, остальные выходы регистра соединены с входами первого слагаемого сумматора, входы второго слагаемого которого являются входами блоков суммирования, на входы первого блока суммирования поданы старшие разряды первого запоминающего блока, младший выходной разряд которого соединен с первым входом последовательного сумматора, на второй вход которого подан выход младшего разряда второго запоминающего блока, старшие разряды которого соединены с входами второго блока суммирования, выход последовательного сумматора является выходом устройства, на входы блоков суммирования группы поданы выходные разряды, кроме младшего запоминающих блоков группы, младшие разряды которых соединены с адресными входами первого запоминающего блока, стробирующие входы последовательного сумматора и всех регистров объединены и являются входом тактовых импульсов устройства. This goal is achieved by the fact that in the adder containing the first and second storage blocks, a group of storage blocks, a serial adder, the first and second summing blocks and a group of summing blocks are introduced, and the summing blocks consist of an adder and a register, the inputs of which are connected to the outputs, including the adder transfer output, the low-order register output determined by the adder is connected to the address input of the second storage unit, the remaining outputs of the register are connected to the inputs of the first of the adder summand, the inputs of the second term of which are the inputs of the summing blocks, the highest bits of the first memory block are fed to the inputs of the first summing block, the least significant bit of which is connected to the first input of the sequential adder, the second input of which is the least significant bit of the second memory block, the highest bits which is connected to the inputs of the second summing unit, the output of the sequential adder is the output of the device, the outputs of the summing units of the group are fed single digits, except for the junior memory blocks of the group, the least significant bits of which are connected to the address inputs of the first memory block, the gate inputs of the sequential adder and all registers are combined and are the input of the device's clock pulses.

Сопоставительный анализ предлагаемого устройства с прототипом показывает, что предлагаемое устройство отличается наличием группы запоминающих блоков, последовательного сумматора, первого и второго блоков суммирования, группы блоков суммирования и новыми связями между элементами. A comparative analysis of the proposed device with the prototype shows that the proposed device is characterized by the presence of a group of storage blocks, a sequential adder, the first and second summation blocks, a group of summation blocks and new connections between the elements.

Таким образом, предлагаемое устройство соответствует критерию изобретения "новизна". Thus, the proposed device meets the criteria of the invention of "novelty."

Сравнение предлагаемого устройства с другими техническими решениями показывает, что блоки, входящие в структуру устройства, известны, но связи между ними создают новые свойства, обеспечивающие сокращение аппаратурных затрат устройства за счет разбиения слагаемых по группам, что позволяет сделать вывод о соответствии технического решения критерию "существенные отличия". Comparison of the proposed device with other technical solutions shows that the blocks included in the structure of the device are known, but the connections between them create new properties that reduce the hardware costs of the device by splitting the terms into groups, which allows us to conclude that the technical solution meets the criterion of "substantial differences. "

На чертеже представлена структура суммирующего устройства. The drawing shows the structure of the summing device.

Устройство содержит запоминающие блоки 1 и 2, группу запоминающих блоков 3.1-3.n, последовательный сумматор 4, блоки суммирования 5 и 6, группу блоков суммирования 7.1-7,n, которые состоят из сумматоров 8 и регистров 9. The device contains memory blocks 1 and 2, a group of memory blocks 3.1-3.n, a sequential adder 4, adder 5 and 6, a group of adder 7.1-7, n, which consist of adders 8 and registers 9.

На чертеже указаны информационные входы 10.1-10.n слагаемых устройства, шина 11 синхронизации и выход 12 результата. The drawing shows the information inputs 10.1-10.n of the terms of the device, bus 11 synchronization and output 12 of the result.

Все запоминающие блоки устройства содержат информацию в двоичном коде о количестве единиц на адресных входах. Разрядные срезы слагаемых подаются на входы 10,1-10. n последовательно и синхронно с фронтом тактового импульса, поступающего на вход 11. Каждый из запоминающих блоков 3.1-3.n группы формирует сумму по модулю два (младший разряд выходного слова) и количество единиц переноса (старшие разряды выходного слова) разрядного среза соответствующей группы слагаемых. Младшие разряды подаются для дальнейшего суммирования на запоминающий блок 1, где также формируются сумма по модулю два и переносы в старшие разряды. Таким образом, младший разряд выходного слова запоминающего блока 1 является суммой по модулю всех разрядных срезов, подаваемых на входы 10.1-10.n, и подается на один из входов последовательного сумматора 4 для формирования выходного разряда суммы. All storage blocks of the device contain information in binary code about the number of units at the address inputs. Bit sections of the terms are fed to the inputs 10.1-10. n sequentially and synchronously with the front of the clock pulse entering input 11. Each of the memory blocks 3.1-3.n of the group forms a sum modulo two (the least significant bit of the output word) and the number of transfer units (the highest bits of the output word) of the bit cut of the corresponding group of terms . The lower digits are fed for further summation to the storage unit 1, where a sum modulo two and transfers to the higher digits are also generated. Thus, the least significant bit of the output word of the storage unit 1 is the sum modulo of all bit slices supplied to the inputs 10.1-10.n, and is fed to one of the inputs of the sequential adder 4 to form the output bit of the sum.

Блоки суммирования 5,6,7.1-7.n предназначены для накопления переносов в старшие разряды и выдачи в каждом такте работы устройства младших разрядов всех переносов. Накопление происходит путем сложения сумматором 8 очередного переноса и старших разрядов регистра 9 и записи результата сложения в регистр 9. Запись в регистр 9 осуществляется по срезам тактовых импульсов шины 11, т. е. в конце каждого такта работы устройства, так как скважность импульсов шины 11 должна быть близкой к единице. Младший разряд регистра 9 не участвует в суммировании, но в него производится запись соответствующего разряда накопленного переноса с выходов сумматора 8. Поэтому младший разряд регистра 9 в каждом такте вытесняется из блока суммирования для обработки в запоминающем блоке 2, который, как и другие запоминающие блоки устройства, но такт позже, формирует сумму по модулю два и переносы в старшие разряды, которые накапливаются в блоке суммирования 5. Младший разряд (сумма по модулю два) выходного слова запоминающего блока 2 подается на второй вход последовательного сумматора 8 для формирования следующего разряда суммы. Последовательный сумматор 8 работает также по сразу тактового импульса шины 11. The summation blocks 5,6,7.1-7.n are designed to accumulate transfers to the higher digits and to issue the least significant bits of all transfers in each clock cycle. Accumulation takes place by adding the next transfer and high-order bits of register 9 by the adder 8 and writing the result of the addition into register 9. Writing to the register 9 is carried out according to the cuts of the clock pulses of the bus 11, i.e., at the end of each clock cycle of the device, since the duty cycle of the bus pulses 11 should be close to one. The low-order bit of the register 9 is not involved in the summation, but the corresponding bit of the accumulated transfer from the outputs of the adder 8 is recorded in it. Therefore, the low-order bit of the register 9 is pushed out of the summing unit for processing in the storage unit 2, which, like other storage units of the device, in each cycle , but a beat later, forms a sum modulo two and transfers to the higher digits, which are accumulated in the summing unit 5. The low-order bit (sum modulo two) of the output word of the storage unit 2 is fed to the second input Serial adder 8 for forming the next discharge amount. Serial adder 8 also works on the immediate clock pulse of the bus 11.

Положительный эффект предлагаемого устройства состоит в сокращении аппаратурных затрат, которое достигается разбиением слагаемых по группам. Так, при количестве слагаемых, равном 25, и разбиением на группы по 5 слагаемых, затраты устройства составляют 1088 бит, в то время как прототип предлагаемого устройства содержит 469777980 бит памяти. A positive effect of the proposed device is to reduce hardware costs, which is achieved by dividing the terms into groups. So, with the number of terms equal to 25, and the division into groups of 5 terms, the cost of the device is 1088 bits, while the prototype of the proposed device contains 469777980 bits of memory.

Claims

A TOTAL DEVICE containing the first and second storage units, characterized in that a group of n storage units (where n
the number of terms), a sequential adder, the first and second summation blocks and a group of summation blocks, and all the summation blocks of the group consist of an adder and a register, the information inputs of which are connected to the outputs of the adder, including the adder transfer output, the low-order output of the register of the i-th summation block groups connected to the i-th (where i 1,2, n) address input of the second storage unit, the remaining outputs of the register are connected to the inputs of the first term of the adder, the inputs of the second term of the i-th adder are the inputs of the i-th group summing unit, the inputs of the first summing unit are connected to the high-order outputs of the first storage unit, the low-order output of which is connected to the first input of the sequential adder, the second input of which is connected to the low-order output of the second storage unit, the high-order outputs of which are connected to the inputs of the second summing unit, the output of the sequential adder is the output of the device, the inputs of the i-th summing unit of the group are connected to the outputs of the bits, except junior , i-th memory blocks of the group, the outputs of the least significant bits of which are connected to the address inputs of the first memory block, the gate inputs of the sequential adder and all registers are connected to the input clock pulses of the device, the outputs of the first and second summing blocks are connected to (n + 1) (n + 2) -th address inputs, respectively, of the second storage unit.