Claims (5)
ных элементов последней строки матрицы 5, а его вторые информационные входы поразр дно св заны с выходами переносов вычислительных элевходом одноразр дного сумматора 18, к двум другим входам которого подведены выходы триггеров 15 и 16. Выходы поразр дной суммы и переноса одноразрадного сумматора 18, также как и выходы первого 13 и второго 14 триггеров, вл ютс одноименными выходами вычислительного элемента. Все вычислительные элементы первой строки матрицы 5, кроме двух старших вычислительных элементов этой строки, могут не содержать одноразр дного сумматора 18, а также триггеров 16 и 15 переноса и поразр дной суммы, при этом выход элемента И I7 вл етс выходом попоразр дной суммы вычислительного элемента. Все вычислительные элементы второй строки матрицы 5, кроме двух старших вычислительных элементов этой строки, могут не содержать триггера 16 переноса, а вместо одноразр дного сумматора 18 содержать полусумматор 18. Каждьй управл ющий элемент 6 из |Группы 7 содержит первый 19, второй 20, третий 21, четвертый 22 триггеры и триггер 23 переноса, причем информационные входы этих триггеров вл ютс одноименными входами управл ющего элемента. Инверсный выход триггера 19 и выход триггера 21 соединены с входами первого элемента И 25. ;Выходы элементов И 24 и 25 соединены с входами одноразр дного сумматора 26 к третьему входу которого подключен выход триггера 23. Выходы суммы и переноса одноразр дного сумматора 26 вл ютс соответственно кoppeктиpyюшJ м выходом и выходом переноса управл ющего элемента, а первым и вторым выходами управл ющего элемента вл ютс соответственно выходы третьего 21 и четвертого 22 триггеров. Устройство по первому варианту дополнительного содержит накапливающий сумматор 27 (фиг.1), первые информационные входы которого поразр дно соединены с выходами пор&зр дсумм (п-1) старших вычислительсумматора 27 подключен к корректирующему выходу последнего управл юще го элемента 6 в группе 7. Управл ющий вход накапливающего сумматора 27 подключен к шине установки в О 28, а его выходы соединены с выходной щиной устройства 29. Накапливающий сумматор 27 содержит п-разр дный первый регистр 30 (п-1) младших информационных входов которого вл ютс первыми информационными входами накапливающего сумматора , а старший информационный вход вл етс входом коррекции накап ливающего сумматора, (п+1)-разр дный второй регистр 31, п младших информа ционных входов которого вл ютс вторыми информационными входами накапливающего сумматора, а старший и формационный вход вл етс входом Знак произведени накапливающего сумматора, (n+.)-paзp дный третий регистр 32 (где N - размерность обрабатываемых векторов), выходы которого поразр дно соединены с пер выми входами log N+n старших однора р дных сумматоров из первой группы одноразр дных сумматоров 33, включа щей в себ log N+n+l одноразр дных сумматоров. При этом первый вход младщего одноразр дного сумматора из группы одноразр дных сумматоров 33 соединен с О. Вторые и третьи входы п младших одноразр дных сумма торов из группы 33 поразр дно соеди нены соответственно с выходами п младших разр дов регистра 31 и выхо дами регистра 30. Вторые и третьи входы logiN+l старших одноразр дных сумматоров из группы 33 св заны соответственно с выходом старшего разр да 31 и с О. Выходы пор з р дных сумм одноразр дных сумматоров из группы 33 поразр дно св заны с первыми входами одноразр дных сум маторов из группы 34, включающей в себ l.ogj N+n+1 одноразр дных сумма торов. Выходы переносов log.N+n младших одноразр дных сумматоров из группы 33 поразр дно св заны с вторыми входами log N-i-n стар ших одноразр дных сумматоров из гру пы 34, а второй вход младшего одноразр дного сумматора в группе 34 соединен с О. К третьим входам одноразр дных сумматоров из группы 34 поразр дно подведены выходы (1ор,,К+п+1)-разр дного четвертого регистра 35, управл ющий вход которого вл етс управл ющим входом накапливающего сумматора. Одноразр дные сумматоры,.вход пще в группу 33 или ЗА и имеющие св зь с О, могут быть заменены на полусумматоры. Выходы поразр дных сумм одноразр дных сумматоров из группы 34 и выходы переносов младших одноразр дных сумматоров из этой же группы поразр дно соединены соответственно с информационными входами регистра 35 и с.информационными входами регистра 32, при этом выходы поразр дных сумм одноразр дных сумматоров из группы 34 вл ютс также выходами накапливающего сумматора. Устройство по второму варианту дополнительно содержит блок 36 распространени - переносов (фиг.2), корректирующий вход которого св зан с корректирующим выходом,последнего управл ющего элемента 6 в группе 7. Вход Знак пpoизвeдeн блока 36 распространени переносов св зан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Первые информационные входы блока 36 распространени переносов поразр дно соединены с выходами поразр дных сумм (п-1) старших вычислительных элементов последней строки матрицы 5. Вторые информационные входы блока 36 распространени переносов поразр дно св заны с выходами переносов вычислительных элементов последней строки матрицы 5. Выходы блока 36 распрогстранени переносов соединены с выходной шиной устройства 29. Блок 36 распространени переносов содержит сдвиговой регистр знаков произведений 37 (фиг,6), информационный вход которого вл етс входом Знак произведени блока распространени переносов, а также матрицу 38 элементов 39 распространени переноса , содержащую п строк, перва строка имеет п элементов 39 распространени переноса, а кажда последующа строка матрицы 38 имеет на один элемент 39 меньше. Первый вход старшего элемента 39 распространени переноса первой строки матрицы 39 вл етс корректирующим входом блока распространени переносов. Первые входы остальных элементов 39 первой строки матрицы 38 вл ютс первыми информационными входами блока распространени переносов. Вторые входы .элементов 39 первой строки матрицы 38 вл ютс вторыми информационными входами блока распространени переносов. Выходы поразр дной суммы и переноса каждого элемента 39 св заны соответственно с первым входом элемента 39 того же веса сле дующей строки матрицы 38 и вторын входом элемента 39 следующей строки матрицы 38, имеющего вес на единицу больше. Выходы поразр дных сум младших элементов 39 всех строк матрицы 38 за исключением двух последних строк матрицы 38 поочередно св заны с информационными входаМи сдвиговых регистров 40 значений произведений из группы АI сдвиговых регистров значений произведений, содержащей (п-2) сдвиговых регистров 40, первьш сдвиговый регистр 40 в группе 41 имеет (п-1) разр дов, а каждый последующий регистр 40 в группе 41 имеет разр дность на единицу меньшую, чем предыдущий ре гистр), начина с младшего элемента 39 первой строки матрицы 38 и первого регистра 40 в группе 41. . Выход поразр дной суммы младшего элемента 39 предпоследней строки матрицы 38 соединен с информационным входом триггера 42, выход которого , также как и выходы сдвиговы регистров 40, выход сдвигового регистра 37 и выход поразр дной суммы элемента 39 распространени переноса последней строки матрицы 38, вл ютс выходами блока распространени переносов. Каждый элемент 39 содержит первы 43 и второй 44 триггеры, информационные входы которых вл ютс одноименными входами элемента распространени переноса, а выходы этих три геров соединены с входами полусумматора 45, выходы поразр дной суммы и переноса которого вл ютс одноименными выходами элемента распрост ранени переноса. Кроме того, устройство по первому и второму вариантам содержит шину тактовых импульсов 46, св занную с управл ющими входами все регистров и триггеров устройства. Устройство по пербому варианту работает следующим образом. В первом такте на входы регистэа 2 первого операнда и на входы ре 89 .8 гистра 4 второго операнда принимаетс перва пара элементов обрабатываемых векторов, представленна дополнительным двоичным кодом (А а,,. . .а„, В Ь, Ь, Ь, . , . Ь ) . - HffCi a., . . D- U, и, Uj Bo втором такте содержимое указанных регистров передаетс на триггеры 13 и 14 первой строки матрицы 5 вычислительных элементов и на первый дополнительный регистр 10 из группы 11 дополнительных регистров, причем благодар имеьэщимс св з м между регистрами 2 и 4 с одной стороны и матрицей 5 вычислительных элементСГв и первым регистром 10 из группы II, с другой стороны, в триггеры 13 первой строки матрицы 5 вычислительных элементов передаетс код . aiA/2j+2 + aLn/2j+3 а,Вп, в триггеры 14 -код а i.n/2jMb.n/2jt; aiiV2j+2 btn/2j 2 ..., a в первый дополнительный регистр 10 из группы 11 - код .. .aL,,2J BLn/tJ Д новременно с этим на регистры 2 и 4 заноситс нова пара элементов обрабатываемых векторов. Формирование произведени пары элементов обрабатываемых векторов осуществл етс в матрице вычислительных элементов 5 в результате передачи информации с вычислительных элементов i-й строки матрицы 5 на вычислительные элементы (1+)-й строки этой матрицы. При этом i-e частичное произведение формируетс в виде поразр дных конъюнкций содержимого триггеров 13 и 14 вычислительных элемен- тов i-й строки матрицы 5, а накопление суммы частичных произведений осуществл етс в триггерах 15 поразр дных сумм и триггерах 16 переносов вычислительных элементов этой же строки. Наличие дополнительных регистров 10 обеспечивает возможность формировани произведени при noMouui матрицы вычислительных элементов 5 размеом п хп. Через триггер 15 старшего вычислительного элемента всех строк матрицы 5, кроме первой, а также через триггеры 15 и 16 старшего вычислительного элемента первой строки матрицы 5 и корректирующий вход накапливающего сумматора 27 осуществл етс введение коррекции результата умножени , формируемой в соответствии с таблицей . Примечание, Часть коррекции, вводимой через триггеры 15 старшего вычислительного элемента всех строк матрицы 5, кроме первой, а также через корректи рующий вход накапливающего сумматора формируетс при помощи управл ющих элементов 6. Наличие элемента 1СКЛЮЧА}ОЩЕЕ ИЛИ 9 и элемента НЕ 8 в схеме устройства обеспечивает возможность округлени результата умножени в процессе его формировани . На (п-1-2)-м такте с выходом вычислительных элементов последней строки матрицы 5 значаща часть округленно го результата умножени пары элементов обрабатьгааемых векторов, представленна поразр дными суммами и переносами, поступает на входы накапливающего сумматора 27, а знак этого произведени поступает на одноименный вход накапливающего сумма тора 27 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Вместе с этим на коррек тирующий вход накапливающего сумматора 27 с одноименного выхода пос.г леднего управл ющего элемента 6 в группе 7 поступает старший разр д коррекции. В каждом последующем такте на входы накапливающего сумматора 27 поступает результат перемножени повой пары элементов обрабатываемых вектор.)в. В накапливающем сумматоре При А О и В О на выходах матрицы 5 вычислительных элементов результат без коррекции-| А|-.1 В1+|А|1в1 , так как единица представл ет собой переносы, выход щие за пределы матрицы 5, 27 эти результаты последовательно суммируютс , образу скал рное произведение векторов. Элементы новых векторов могут приприниматьс на входы устройства по истечении n+fog N тактов после пода-г чи последней пары элементов предыдущих векторов. В течение n+log N холостых тактов на входы устройства должны подаватьс нулевые операнды, что необходимо дл распространени переносов в накапливающем сумматрре 27. В устройстве по -второму варианту формирование произведени двух со- , множителей в виде поразр дных сумм и переносов осуществл етс также, как в устройстве по первому варианту . Применение блока 36 распространени переносов вместо накапливающего сумматора 27 позвол ет существенно повысить быстродействие устройства при вычислении поэлементного произведени векторов, так как при зтом в работе устройства отсутствуют холостые такты и, следовательно , в каждом такте на входы устройства может приниматьс нова пара элементов обрабатьшаемых векторов. Формула изобретени 1 . Устройство дл вычислёни произведени векторов, содержащее матрицу-nxn вычислительных элементов (где п - количество значащих разр дов операндов; п - нечетное), регистры -первого и второго операндов и накапливающий сумматор, причем перва входна шина устройства соединена с информационными входами рггистра первого операнда, втора вход на шина устройства соединена с информационными входами регистра второго операнда, первые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразр дно соединены соответственно- с выходами регистра второго операнда и выходами регистра первого операнда начина с младших разр дов регистров и с младших вычислительных элементов, вторые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразр дно св заны начина с младших вычислительных элементов с выходами соответственно регистра первого операнда, начина t- « , с младшего разр да регистра и регистра второго операнда начина с разр да , последующего за младшим, информационные входы первой группы на . « I- t-j капливающего сумматора поразр дно со „.„ . .единены с выходами поразр дных сумм (п-1) старших вычислительных элемен;тов последней строки матрицы, информационньш входы второй группы накаПливан цего сумматора поразр дно соедиi-i- нены с выходами переносов вычислитель ных элементов последней строки мат . . рицы, управл ющий вход накапливающего V - сумматора подключен к шине установки ;в ноль устройства, выходы накапливаю1щего сумматора соединены с выходной шиной устройства, шина тактовых импульсов устройства соединена с управл ющими входами регистров, о т л и чающеес тем, что, с целью. уменьшени аппаратурных затрат при вычислении скал рного произведени векторов устройство содержит элемент НЕ, первьй и второй элементы ИСКЛЮЧАКЩЕЁ ИЛИ, группу управл ющих элемент тов и группу регистров, причем входы переноса и поразр дной суммы старшего вычислительного элемента первой строки матрицы соединены с вькодом знакового разр да одного из регистров операндов, выход знакового разр да другого регистра операндов соединен с (рходом переноса первого управл ющего элемента группы, входы переноса и поразр дной сум(ы вычислительного элемента послед тощего за старшим в первой строке матрицы, соединены с выходом элемента НЕ, вход которого соединен с выходом первого элемента ИСКЛЮЧАЮО ЕЕ ЮШ, соединенного своими входами с выходами знаковых разр дов регистров операндов, выход переноса каждого вычислительного элемента матрицы соединен с входом переноса последующего вычисли- тельного элемента в столбце матрицы, выход поразр дной суммы каждого (i,j)-ro (,..,,п; ,,,,,n) выЧислительного элемента матрицы соединен с входом поразр дной суммы (, j + l)-ro вычислительного элемента матрицы, первый выход каждого (i,j)-ro вычислительного элемента матрицы, номер которого не равен ( fn/21-bk, l+2k) или (fn/Zl+k, 2-f2k), где k 0,1,2, .. . , п-Гп/21-1, соединен с первым входом (i+1, j)-ro вычислительного элемента матрицы, „/- -ч первый вход каждого (i, i)-ro вычис„„ ельного элемента матрицы, номер которого равен (Гп-ь21+1+и, l+2k) (Гп/21 + l-bk, 2+2k), соединен с ,. , /,о, j ч вторым выходом (i-l, ()mod п)-го вычислительного элемента матрицы, второй выход каждого (i,j)-ro вычислительного элемента матрицы св зан с вторым входом (i+I, j+2)-ro вычислительного элемента матрицы, . „/ при этом второй вход каждого (i,i)го вычислительного элемента матрицы, /г i номер которого равен (I 1) или rt р о о /. г /от . I, , где I - z,-,+,...,, со единен соответственно с выходом второго или первого младшего разр да ()po регистра группы, второй од каждого вычислительного элемен матрицы, номер которого равен (т, 1) или (т,2), где т Гп/21- -1, ,,, . . ,п соединен соответственно с вторым выходом (т-1, п-1)-го или (ш-1, п)-го вычислитель bix элементов матрицы, вход поразр дной суммы вычислительного лемента старшего столбца матрицы i-й строки матрицы соединен с корректирую- щим выходом (i-l)-ro управл ющего элемента группы, первый и второй входы которого соединены соответственно с вторыми выходами (i-2, п-1)го и (i-2, п-2)-го вычислительных элементов матрицы, третий и четвертый входы и вход переноса (i-l)-ro управл ющего элемента группы соедийены соответственно с первым и вторым выходами и выходом переноса (i-2)-ro управл ющего элемента группы , первый и четвертый входы первого управл ющего элемента группы соединены соответственно с выходами младшего и знакового разр дов регист ра второго операнда, второй и третий входы первого управл ющего элемента группы соединены соответственно с выходами младшего и знако.вого разр дов регистра первого операнда, первый и второй выходы последнего управл ющего элемента группы соединены с входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к входу Знак произведени накапливающего сумматора, корректирующий выход последнего управл ющего элемента группы соединен с корректирующим входом накапливающего .суммато ра, выходы Ln/2j старших разр дов ре гистров первого и второго операндов соединены с информационными вхс5дами первого регистра группы, причем соединение вьшолнено таким образом, что старший разр д регистра первого операнда соединен со старшим разр дом первого регистра группы, а все выходы каждого из регистров группы за исключением выходов двух младших разр дов регистров поразр дно соединены с входами последующего дополнительного регистра группы. Elements of the last row of the matrix 5, and its second information inputs are bitwise connected with the outputs of the transfers of the computational single input of the one-bit adder 18, the outputs of the flip-flops 15 and 16 are connected to two other inputs. The outputs of the bitwise sum and the transfer of the one-bit adder 18, as well as the outputs of the first 13 and second 14 triggers, are the same outputs of the computational element. All the computational elements of the first row of the matrix 5, except for the two most senior computational elements of this row, may not contain a single-digit adder 18, as well as transfer triggers 16 and 15 and a bitwise sum, while the output of the AND I7 element is the output of the partial sum of the computational element . All the computational elements of the second row of the matrix 5, except for the two most senior computational elements of this row, may not contain the transfer trigger 16, and instead of the one-bit adder 18 contain the half-adder 18. Each control element 6 of | Group 7 contains the first 19, second 20, third 21, fourth 22 flip-flops and transfer flip-flop 23, and the information inputs of these flip-flops are of the same name as the controls. The inverse output of the trigger 19 and the output of the trigger 21 is connected to the inputs of the first element And 25. The outputs of the elements 24 and 25 are connected to the inputs of the one-bit adder 26 to the third input of which the output of the trigger 23 is connected. The sum and carry outputs of the one-bit adder 26 are respectively the corresponding output and the carry output of the control element, and the first and second outputs of the control element are respectively the outputs of the third 21 and fourth 22 triggers. The device in the first embodiment, the additional contains accumulating adder 27 (Fig. 1), the first information inputs of which, bitwise, are connected to the outputs of the pores & sp dsum (n-1) of the older computeresources 27 is connected to the correction output of the last control element 6 in group 7. The control input of the accumulating adder 27 is connected to the installation bus in O 28, and its outputs are connected to the output thickness of the device 29. The accumulating adder 27 contains the n-bit first register 30 (p-1) of the lower information inputs of which are the first information inputs of the accumulating adder, and the senior information input is the correction accumulator input of the accumulating adder, (n + 1) -discharge second register 31, the junior informational inputs of which are the second informational inputs of the accumulating adder, and the major and formational input is the input of the product of the accumulating adder, (n +. ) - third third register 32 (where N is the dimension of the processed vectors), the outputs of which are bit-wise connected to the first log N + n inputs of the highest single-row adders from the first group of single-bit adders 33, including log N + n + l one-bit adders. At the same time, the first input of the younger one-bit adder from the group of one-digit adders 33 is connected to O. The second and third inputs of the lower single bit sum of the tori from group 33 are bitwise connected respectively with the outputs of the lower register bits 31 and the outputs of register 30. The second and third logiN + l inputs of the highest one-bit adders from group 33 are connected respectively with the output of the higher bit 31 and with O. The outputs of the random sum of one-bit adders from group 33 are bitwise connected with the first inputs of one-bit summers from group 34, which includes l. ogj N + n + 1 one-bit sum of tori. Log outputs. N + n lower single-bit adders from group 33 are bit-wise connected to the second log N-i-n inputs of the old single-bit adders from group 34, and the second input of the younger single-bit adder in group 34 is connected to O. To the third inputs of one-bit adders from group 34, the outputs (1or ,, K + n + 1) of the fourth fourth register 35, the control input of which is the control input of the accumulating adder, are bitwise connected. One-bit adders. An entry into group 33 or behind and having a connection with O can be replaced with half adders. The outputs of one-bit adders of group 34 and the outputs of lower single-digit adders from the same group of bits and bit are connected respectively to the information inputs of the register 35 and c. the information inputs of register 32, while the outputs of the bitwise sum of one-bit adders from group 34 are also outputs of the accumulating adder. The device according to the second embodiment further comprises a transfer-36 block (FIG. 2), the correction input of which is associated with the correction output of the last control element 6 in group 7. Input A sign produced by the block 36 of the distribution of hyphenation is associated with the output of the element EXCLUSIVE OR 12. The first information inputs of the block 36 for transferring bitwise interconnections are connected to the outputs of bitwise sums (p-1) of the highest computing elements of the last row of the matrix 5. The second information inputs of the carry distribution unit 36 are alternately associated with the outputs of the computing elements of the last row of the matrix 5. The outputs of the block 36 spreading transfers are connected to the output bus of the device 29. The hyphenation unit 36 contains a shift register of product marks 37 (FIG. 6), the information input of which is an input. The multiplication symbol of the hyphenation unit and the matrix 38 of the transfer distribution elements 39 containing n lines, the first line has n transfer elements 39, and each subsequent row of matrix 38 has one less element 39. The first input of the superior transfer unit 39 of the first row of the matrix 39 is the correction input of the hyphenation unit. The first inputs of the remaining elements 39 of the first row of the matrix 38 are the first information inputs of the hyphenation unit. The second entrances. the elements 39 of the first row of the matrix 38 are the second information inputs of the hyphenation unit. The outputs of the same amount and transfer of each element 39 are associated respectively with the first input of the element 39 of the same weight of the next row of the matrix 38 and the second input of the element 39 of the next row of the matrix 38, having a weight one unit more. The outputs of the bit sum of the lowest elements of 39 all rows of the matrix 38 with the exception of the last two rows of the matrix 38 are alternately connected to informational inputs and shift registers 40 values of products from the AI group of shift registers of the values of works containing (n-2) shift registers 40, the first shift register 40 in group 41 has (n-1) bits, and each subsequent register 40 in group 41 has a unit width less than the previous register), starting with the lowest element 39 of the first row of matrix 38 and the first register 40 in group 41 . The output of the bit sum of the low element 39 of the last but one row of the matrix 38 is connected to the information input of the trigger 42, the output of which, as well as the outputs of the shift registers 40, the output of the shift register 37 and the output of the bit sum of the transfer propagation element 39 of the last row of the matrix 38, are outputs transfer unit transfers. Each element 39 contains the first 43 and second 44 triggers, the information inputs of which are the same names as the inputs of the transfer distribution element, and the outputs of these three headers are connected to the inputs of the half adder 45, the outputs of the bit sum and the transfer of the transfer extension element. In addition, the device in accordance with the first and second variants contains a clock pulse bus 46 associated with the control inputs of all the registers and triggers of the device. The device according to the option works as follows. In the first clock cycle to the inputs of registra 2 of the first operand and to the inputs of pe 89. 8, the second operand 4 of the operand is taken as the first pair of elements of the processed vectors, represented by an additional binary code (A a ,,. . . a „, b, b, b,. , B) - HffCi a. , . D-U and Uj Bo in the second cycle the contents of the specified registers are transmitted to the triggers 13 and 14 of the first row of the matrix 5 of the computational elements and to the first additional register 10 of the group 11 additional registers, and due to the existing connections between registers 2 and 4 with one hand and matrix 5 of the computational elements of the HSG and the first register 10 of group II, on the other hand, the code is sent to the triggers 13 of the first row of the matrix of the 5 computational elements. aiA / 2j + 2 + aLn / 2j + 3 a, Bn, in triggers 14-code a i. n / 2jMb. n / 2jt; aiiV2j + 2 btn / 2j 2. . . , a in the first additional register 10 of group 11 is a code. . . aL ,, 2J BLn / tJ With this, a new pair of elements of the processed vectors is entered into registers 2 and 4. The formation of the product of a pair of elements of the processed vectors is carried out in the matrix of computational elements 5 as a result of transferring information from the computational elements of the i-th row of the matrix 5 to the computational elements of the (1 +) -th row of this matrix. In this case, the i-e partial product is formed as bitwise conjunctions of the contents of the triggers 13 and 14 computational elements of the i-th row of the matrix 5, and the sum of partial products is accumulated in the triggers 15 of one-by-one sum and the triggers 16 transfers of the computational elements of the same line. The presence of additional registers 10 provides the ability to form a product with noMouui matrix of computing elements 5 of size n hp. The trigger 15 of the senior computational element of all rows of the matrix 5, except the first one, as well as the triggers 15 and 16 of the senior computational element of the first row of the matrix 5 and the correction input of the accumulating adder 27, introduce correction for the multiplication result, which is formed in accordance with the table. Note, The part of the correction entered through the triggers 15 of the senior computational element of all rows of the matrix 5, except for the first one, as well as through the correction input of the accumulating adder is formed using the control elements 6. The presence of the 1SCLUTE Element} SEE OR 9 and the element NOT 8 in the device circuit provides the possibility of rounding the result of the multiplication in the process of its formation. At (p-1-2) -th cycle with the output of the computational elements of the last row of the matrix 5, the significant part of the rounded result of multiplying a pair of elements of processing vectors, represented by one-bit sums and transfers, goes to the inputs of accumulating adder 27, and the sign of this product goes to the entrance of the same name accumulating the sum of the torus 27 from the output of the element EXCLUSIVE OR 12. At the same time, the correction input of the accumulating adder 27 from the same output of pos. The last control element in group 7 receives the most significant correction bit. In each subsequent cycle, the inputs of the accumulating adder 27 receive the result of multiplying a new pair of elements processed by the vector. )at. In the accumulating adder At AO and BO at the outputs of the matrix 5 of the computational elements, the result without correction is | A | -. 1 B1 + | A | 1in1, since the unit is the translations that go beyond the limits of the matrix 5, 27 these results are successively summed to form the scalar product of vectors. The elements of the new vectors can be applied to the inputs of the device after the n + fog N cycles after the submission of the last pair of elements of the previous vectors. During n + log N idle cycles, zero operands must be supplied to the device inputs, which is necessary for propagation of hyphenation in the accumulating sum 27. In the device in the second embodiment, the formation of the product of two co-factors in the form of bit sums and transfers is carried out in the same way as in the device in the first embodiment. The use of transfer unit 36 instead of accumulating adder 27 allows to significantly increase the device speed in computing the element-wise product of vectors, since in this device there are no idle cycles and, therefore, a new pair of processed vectors can be received at each input to the device inputs. Claim 1. A device for calculating the product of vectors containing a matrix of nxn computational elements (where n is the number of significant bits of operands; n is odd), registers are the first and second operands and an accumulator, and the first input bus of the device is connected to the information inputs of the first operand of the first operand, the second input to the device bus is connected to the information inputs of the register of the second operand, the first inputs of the computational elements of the odd and even columns of the first row of the matrix are bitwise connected respectively - with the outputs of the second operand register and the outputs of the first operand register starting with the low bits of the registers and with the low computing elements, the second inputs of the computing elements of the odd and even columns of the first row of the matrix are associated with the low computing elements with the outputs of the first operand register, respectively , starting t- «, with the low order of the register and the register of the second operand starting with the bit following the younger one, the information inputs of the first group on. "I-t-j dripping adder bitwise with". “. . are united with the outputs of bitwise sums (n-1) of the highest computing elements; the last row of the matrix, the information inputs of the second group of the accumulator of the adder are bitwise connected — i-ny with the outputs of transfers of the computing elements of the last row of the mat. . The control input of the accumulating V - adder is connected to the installation bus; to the device zero, the outputs of the accumulating adder are connected to the output bus of the device, the bus clock of the device is connected to the control inputs of the registers, which are for the purpose. reduce hardware costs when calculating the scalar product of vectors, the device contains the element NOT, the first and second elements EXCLUSIVE OR, the group of control elements and the group of registers, and the transfer inputs and bitwise sum of the most senior computing element of the first row of the matrix are connected to the code of the one digit from the operand registers, the output of the sign bit of the other operand register is connected to (transfer of the first control element of the group, transfer inputs and bit memory (s) The first element of the matrix is connected to the output of a NOT element whose input is connected to the output of the first element EXCLUSIVE OF HER, connected by its inputs to the outputs of the sign bits of the operand registers, the transfer output of each computational matrix element is connected to the transfer input of the next computing element in the column of the matrix, the output of the bit sum of each (i, j) -ro (,. . ,,P; ,,,,, n) of the computational matrix element is connected to the input of the bit sum (, j + l) -ro of the computational matrix element, the first output of each (i, j) -ro computational matrix element whose number is not equal to (fn / 21 -bk, l + 2k) or (fn / Zl + k, 2-f2k), where k 0,1,2,. . . , p-Гп / 21-1, is connected to the first input (i + 1, j) -ro of the computing element of the matrix, „/ - -h the first input of each (i, i) -ro calculation of the„ „matrix element, the number of which is equal to (Гп-Ь21 + 1 + and, l + 2k) (Гп / 21 + l-bk, 2 + 2k), is connected to,. , /, o, jh by the second output (il, () mod p) of the computational element of the matrix, the second output of each (i, j) -ro of the computational element of the matrix is connected to the second input (i + I, j + 2) -ro computational matrix element,. “/ With the second input of each (i, i) th computing element of the matrix, / г i whose number is equal to (I 1) or rt р о о /. g / from. I, where I - z, -, + ,. . . ,, is connected respectively with the output of the second or first low-order () po register of the group, the second one of each computational matrix element, whose number is (t, 1) or (t, 2), where t Гп / 21 -1, ,,,. . , p is connected respectively to the second output (t-1, p-1) of the th or (w-1, p) -th calculator of bix elements of the matrix, the input of the one-half sum of the computational element of the senior column of the matrix of the i-th row of the matrix is connected with corrective - the output (il) -ro of the control element of the group, the first and second inputs of which are connected respectively to the second outputs (i-2, p-1) of the first and (i-2, p-2) -th computing elements of the matrix, the third and the fourth inputs and the transfer input (il) -ro of the control element of the group are connected respectively to the first and second outputs and the output is transferred The sa (i-2) -ro control element of the group, the first and fourth inputs of the first control element of the group are connected respectively to the outputs of the low and sign bits of the second operand register, the second and third inputs of the first control element of the group are connected respectively to the outputs of the lower and familiar. The first and second outputs of the last control element of the group are connected to the inputs of the second element EXCLUSIVE OR, the output of which is connected to the input. The product of the accumulating adder, the correction output of the last control element of the group is connected to the correcting input of the accumulating. The totalizer, the Ln / 2j outputs of the upper bits of the registers of the first and second operands are connected to the information records of the first group register, and the connection is executed so that the high register bit of the first operand is connected to the high bit of the first group register, and all the outputs of each from the group registers except for the outputs of the two lower bits of the registers, bitwise are connected to the inputs of the subsequent additional group register.
2. Устройство по п. 1, о т л и ч ающе е.с тем, что управл ющий элемент содержит одноразр дный сумматор, первый и второй элементы И, первый, второй, третий, четвертый триггеры и триггер переноса, пр чем информационные входы первого, второго, третьего, четвертого тригг ров и триггера переноса вл ютс соответственно первым, вторым, трет им, четвертым входами и входом пере носа управл ющего элемента, инверсный выход первого триггера и пр мой выход третьего триггера соединены с входами первого элемента И, инверсный выход триггера и пр мой выход четвертого триггера соединены с вхо дами второго элемента И, выходы пер вого и второго элементов И соединес входами одноразр дного суммат ны ра, к третьему входу которого подкл чен выход триггера переноса, вьтоды суммы и переноса одноразр дного сум матора вл ютс соответственно корректирующим выходом и выходом, парено са управл ющего элемента, первый и второй выходы управл ющего элемента соединены соответственно с пр мыми выходами третьего и четвертого триггеров . 2. The device according to claim 1, that is, that the control element contains a one-bit adder, the first and second elements are And, the first, second, third, fourth triggers and transfer trigger, than the information inputs the first, second, third, fourth trigger and transfer trigger are respectively the first, second, third, fourth and transfer inputs of the control element, the inverse output of the first trigger and the direct output of the third trigger are inverse trigger output and direct output the fourth trigger is connected to the inputs of the second element I, the outputs of the first and second elements I connected to the inputs of a one-bit summer, to the third input of which the output of the transfer trigger is connected, the sum and transfer of the one-bit sum matrix are respectively a correction output and output The control element parentage, the first and second outputs of the control element are connected respectively to the direct outputs of the third and fourth triggers.
3. Устройство дл вычислени произведени векторов, содержащее матрицу п X п вычислительных элементов (где п - количество значащих разр дов операндов; п - нечетное), регистры первого и второго операндов, причем перва входна шина устройства соединена с информационными входами регистров первого операнда, втора входна шина устройства соединена с информационными входами регистра второго операнда, первые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразр дно соединены соответственно с выходами регистра второго операнда и выходами регистра первого операнда начина с младших разр дов регистров и младших вычислительных элементов матрицы, вторые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразр дно соединены начина с младших вычислительных элементов матрицы с выходами соответственно регистра первого операнда начина с младшего разр да и регистра второго операнда начина с разр да последующего за младшим, шина тактовых импульсов устройства соединена с управл ющими входами регистров устройства , отличающеес тем, что, с целью уменьшени аппаратурных затрат и увеличени быстродействи при вычислении поэлементного произведени векторов, оно содержит блок распространени переносов, элемент НЕ, первый и второй элементы ИСКШО ,ЧАЮЩЕЕ ИЛИ, группу управл ющих элементов и группу регистров, причем входы переноса и поразр дной суммы старшего вычислительного элемента первой строки матрицы соединены с выходом знакового разр да одного из регистров операндов, выход знакового разр да другого регистра операндов соединен с входом переноса первого управл ющего элемента групfj входы переноса и поразр дной суммы вычислительного элемента, последующего за старшим в первой стро-i ке матрицы, соединены с выходом элемента НЕ, вход которого соединен с 15 выходом первого элемента ИСКЛОЧАЮ|ЦЕЕ ИЛИ, соединенного своими входа с выходами знаковых разр дов регис ров опед андов, выход переноса кажд го вычислительного элемента матрицы соединен с входом переноса последующего вычислительного элемента в столбце матрицы, выход поразр дной суммы каждого (i,j)-ro вычис лительного элемента матрицы соедине с входом поразр дной суммы (i+1, j+l)-ro вычислительного элемента матрицы, первый выход каждого (i,j) го вычислительного элемента матрицы , номер которого не равен (fn/21+ +k, l+2k) или (Гп/21+k, 2+2k), где k О,1,2,,,.,n-fп/2 -1, соединен с первым входом (i+1, j)-ro вычислительного элемента матрицы, первый вход каждого (i,j)-ro вычислительного элемента матрицы, номер которого равен (Гп/2j + l+k, l+2k) или (fn/2l+l+k, 2+2k), соединен с вторым выходом (i-l, (j+2k) mod п)вычислительного элемента матрицы, второй выход каждого (i,j)-ro вычислительного элемента матрицы соединен с вторым входом (i+i, j+2)-ro вычислительного элемента матрицы, второй вход каждого (i,j)-ro вычислительного элемента матрицы, номер которого равен I, 1 или Е, 2 (где I 2,3,4,...,Гп/21), соединен соответственно с выходом второго или первого младшего разр да (E-l)-ro регистра группы, второй вход каждого вычислительного элемента матрицы номер которого равен (т,1) или (т,2 где т Гп/21+1,Гп/21+2,Гп/2|+3,. .. ,п соединен соответственно с вторым выходом (т-1, п-1)то или (т-1,п)-г вычислительных элементов матрицы, вход поразр дной суммы вычислительных элементов старшего столбца матрицы каждой 1-й строки соединен с корректирующим выходом (i-l)-ro управл ющего элемента группы, первый второй входы которого соединены соответственно с вторыми выходами (i-2, п-1)-го и (i-2, п-2)-го вычислительных элементов матрицы,, тре тий и четвертый входы и вход перено са (i-l)-ro управл ющего элемента группы соединены соответственно с и вторым выходами и выходом переноса (i-2)-го управл ющего элемента группы, первый и четвертый вх ды первого управл ющего элемента группы соединены соответственно с вых 9 дами младшего и знакового разр дов регистра второго операнда, второй и третий входы первого управл ющего элемента группы соединены соответственно с выходами младшего и знакового разр дов регистра первого операнда , первьй и второй выходы последнего управл ющего элемента группы соединены с входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к входу Знак произведени блока распространени переносов, кор-ректирующий выход последнего управл ющего элемента группы соединен с корректирующим входом блока распространени переносов, входы поразр дных сумм (п-1) старших вычислительных элементов последней строки матрицы поразр дно соединены с информационными входами первой группы блока распространени переносов, выходы переносов вычислительных элементов последней строки матрицы поразр дно соединены с информационными входами второй группы блока распространени переносов , выходы .блока распространени переносов св заны с выходной шиной устройства, выходы Ln/2J старших разр дов регистров первого и второго операндов соединены с информационными входами первого регистра группы , причем соединение вьшолнено таким- образом, что старший разр д регистра первого операнда соединен со старшим разр дом первого регистра, а все выходы каждого из регистров группы за исключением выходов двух младших разр дов регистра поразр дно соединены с входами последующего регистра группы. 3. A device for calculating the product of vectors containing a matrix n X n computational elements (where n is the number of significant bits of the operands; n is odd), registers of the first and second operands, the first input bus of the device connected to the information inputs of the registers of the first operand, second the device input bus is connected to the information inputs of the second operand register, the first inputs of the computational elements of odd and even columns of the first row of the matrix are bitwise connected respectively to the outputs of the second Istra of the second operand and outputs of the register of the first operand starting with the lower bits of the registers and the lower computing elements of the matrix; the second inputs of the computing elements of the odd and even columns of the first row of the matrix are bitwise connected starting with the lower computing elements of the matrix with the outputs of the register of the first operand beginning with the lower order Yes, and the second operand register, starting with the bit following the younger one, the device clock bus is connected to the control inputs of the register Arrangements, characterized in that, in order to reduce hardware costs and increase speed in the calculation of the elementwise product of vectors, it contains a block of propagation of transfers, the element NOT, the first and second elements of the ISKHO, the TRAINER OR, a group of control elements and a group of registers, the transfer inputs and the bit sum of the highest computing element of the first row of the matrix is connected to the output of the sign bit of one of the operand registers, the output of the sign bit of the other register of operands is connected to the input The transfer of the first control element of the group fj the transfer inputs and the bit amount of the computational element following the senior one in the first row of the matrix are connected to the output of the NOT element whose input is connected to the 15th output of the first element SPARE CE connected to its input the outputs of the sign bits of the registers of the options and the transfer output of each computational element of the matrix are connected to the transfer input of the subsequent computational element in the matrix column, the output of the bit by bit of each (i, j) -ro computational element the matrix element is connected to the input of the bit sum (i + 1, j + l) -ro of the computational element of the matrix, the first output of each (i, j) of the computational element of the matrix whose number is not equal to (fn / 21 + + k, l + 2k) or (Гп / 21 + k, 2 + 2k), where k О, 1,2 ,,,., N-fп / 2 -1, is connected to the first input (i + 1, j) -ro of the computing element matrices, the first input of each (i, j) -ro computational element of the matrix, whose number is (Гп / 2j + l + k, l + 2k) or (fn / 2l + l + k, 2 + 2k), is connected to the second output (il, (j + 2k) mod p) of the computational element of the matrix, the second output of each (i, j) -ro computational element of the matrix is connected to the second eye input (i + i, j + 2) -ro computing element of the matrix, the second input of each (i, j) -ro computing element of the matrix, whose number is equal to I, 1 or E, 2 (where I 2,3,4, ..., Gp / 21), is connected respectively to the output of the second or first low-order (El) -ro register of the group, the second input of each computing element of the matrix whose number is (t, 1) or (t, 2 where t Gp / 21 + 1, Gp / 21 + 2, Gp / 2 | +3 ,. .., p is connected respectively to the second output (t-1, p-1) or (t-1, p) of the computing elements of the matrix, the input of the sum of the computational elements of the senior column of the matrix of each 1st row is connected to the corrective output (il) -ro of the control element of the group, the first second inputs of which are connected respectively to the second outputs of the (i-2, n-1) -th and (i-2, n-2) -th computing elements of the matrix, third and the fourth inputs and the transfer input (il) -ro of the control element of the group are connected respectively to the second output and the transfer output of the (i-2) -th the control element of the group, the first and fourth inputs of the first control element of the group are connected respectively to the outputs 9 of the low and sign bits of the second operand register; the second and third inputs of the first control element of the group are connected respectively to the outputs of the low and sign bits of the first register the operand, first and second outputs of the last control element of the group are connected to the inputs of the second element EXCLUSIVE OR, the output of which is connected to the input the nose, correcting the output of the last control element of the group, is connected to the correction input of the transfer distribution unit, the inputs of bit sums (p-1) of the senior computational elements of the last row of the matrix are connected to the information inputs of the first group of the transfer distribution unit The last row of the matrix, bitwise, is connected to the information inputs of the second group of the transfer distribution unit, the outputs of the transfer distribution unit are connected to you the device bus, the Ln / 2J outputs of the upper bits of the first and second operand registers are connected to the information inputs of the first group register, and the connection is executed in such a way that the high register bit of the first operand is connected to the high bit of the first register, and all the outputs of each from the group registers with the exception of the outputs of the two lower bits of the register, bitwise are connected to the inputs of the subsequent register of the group.
4. Устройство по п. 3, о тличающеес тем, что управл ющий элемент содержит одноразр дный сумматор, первый и второй элементы И, первый, второй, третий, четвертый триггеры и триггер переноса, причем информационные входы первого , зторого, третьего, четвертого триггеров и триггера переноса вл ютс соответственно первым, вторым , третьим, четвертым входами и входом переноса управл ющего элемента , инверсный выход первого триггера и пр мой выход третьего триггера соединены с входами первого элемента И, инверсный выход второго триггера и пр мой выход четвертого триггера соединены с входами второго элемента И, выходы первого и вто рого элементов И соединены с входами одноразр дного сумматора, к трет ему входу которого подключен выход триггера переноса, выходы суммы и переноса одноразр дного сумматора вл ютс соответственно корректирую щим выходом и выходом переноса управл ющего элемента, первый и второ выходы управл ющего элемента соединены соответственно с пр мыми выходами третьего и четвертого триггеров . 4. The device according to claim 3, differing in that the control element contains a one-bit adder, the first and second elements are AND, the first, second, third, fourth triggers and transfer trigger, with the information inputs of the first, third, third, fourth triggers and the transfer trigger are respectively the first, second, third, fourth inputs and the control input of the control element, the inverse output of the first trigger and the direct output of the third trigger are connected to the inputs of the first element, And the inverse output of the second trigger and direct the output of the fourth trigger is connected to the inputs of the second element I, the outputs of the first and second elements I are connected to the inputs of a one-bit adder, to the third input of which the transfer trigger output is connected, the output of the sum and transfer of a one-bit adder are respectively a correcting output and a transfer output control element, the first and second outputs of the control element are connected respectively to the direct outputs of the third and fourth triggers.
5. Устройство по н. 4, о т л ичающеес тем, что блок распространени переносов содержит сдвиговый регистр, триггер., группу сдвиговых регистров и матрицу элементов распространени переноса, причем вход Знак произведени бло ка распространени переносов соединен с входом сдвигового регистра, выход которого и выход поразр дной суммы элемента распространени пере носа последней строки матрицы, выхо триггера и выходы всех сдвиговых ре гистров группы вл ютс выходами бл блока распространени переносов, первый вход старшего элемента распространени переноса первой строки матрицы вл етс корректирующим блока распространени переноса, первые входы остальных элементов распространени переноса первой строки матрицы вл ютс информационными входами первой группы блока распространени переносов, вто рые входы элементов распространен ни переноса первой строки матрицы вл ютс информационными входами второй группы блока распространени переносов , выходы поразр дной суммы и переноса каждого элемента распространени переноса матрицы соединены соответственно с первым входом элемента распространени переноса того же веса следующей строки матрицы и вторым входом элемента распространени переноса следующей строки матрицы , имеющего вес на единицу больший, выходы поразр дных сумм младших элементов распространени переноса всех строк матриць: за исключением двух последних строк матрицы соединены с информационными входами сдвиговых регистров значений произведений начина с младшего элемента распространени переноса первой строки матрицы и первого сдвигового регистра-группы, выход поразр дной суммы младшего элемента распространени переноса предпоследней строки матрицы соединен с информационным входом триггера, причем каждый элемент распространени переноса содержит полусумматор первый и второй триггеры, причем информационные входы первого и второго триггеров вл ютс одноименными входами элемента распространени переноса , выходы триггеров соединены с входами полусумматора, выходы поразр дной суммы и переноса которого вл ютс одноименными выходами элемента распространени переноса. С дЗ Ш- А У1 / Y1T /TfT Arf o,ai,a2,a...a5. Device by n. 4, the fact that the transfer propagation unit contains a shift register, a trigger., A group of shift registers and a matrix of transfer distribution elements, and the input is the sign of the product of the transfer distribution unit connected to the input of the shift register, the output of which and the equivalent sum of the element the spread of the last row of the matrix, the trigger output and the outputs of all the shift registers of the group are the outputs of the block of the block of the distribution of transfers, the first input of the higher element of the distribution of the transfer the first row of the matrix is the correction block of the transfer distribution block, the first inputs of the remaining spread distribution elements of the first row of the matrix are information inputs of the first group of the transfer distribution block, the second inputs of the spread distribution elements of the first row of the matrix are the information inputs of the second group of the transfer distribution block, outputs bitwise sum and transfer of each element of the matrix transfer are connected respectively to the first input of the element spreading the same weight of the next row of the matrix and the second input of the spreading unit of the next row of the matrix, which has a weight per unit greater, outputs the bit sums of the lowest propagation spreads of all the rows of the matrix: starting with the lowest element of the propagation of the transfer of the first row of the matrix and the first shift register-group, the output of the bit sum of the lowest element This transfer propagation of the second to last row of the matrix is connected to the information input of the trigger, each transfer distribution element contains a half-adder first and second triggers, the information inputs of the first and second trigger are the same-name inputs of the transfer distribution element, the trigger outputs are connected to the inputs of the half-adder, and outputs of the proportional sum and the transport of which are the same outputs of the transfer distribution element. С ДЗ Ш-А У1 / Y1T / TfT Arf o, ai, a2, a ... a
Фиг.1 28 Уст.О -45 /д J Z JU /rif УЩ/ o,bi,b2,b...bnFigure 1 28 Set.O.-45 / d J Z JU / rif USh / o, bi, b2, b ... bn
JHffICJhffic
Коррекци Correction
XM/tSeiXM / tSei
, npoutSeicHtai, npoutSeicHtai
Змеек про- Кориз9ввений рещилSnakes of Koriz
Значение лроиз1еден1 Фиг.8Value of Productivity 1 Fig. 8
33