Селектор импульсных последовательностей, содержащий первый счетчик импульсов, счетный вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом первого элемента НЕ, а также второй и третий счетчики импульсов, причем счетный вход третьего счетчика импульсов соединен с тактовой шиной, первый и второй регистры, информационную, тактовую и первую выходную шины, первую шину установки кода, второй элемент НЕ, блок вычитания, коммутатор, блок памяти, первый и второй дешифраторы, причем выход второго дешифратора соединен с первой выходной шиной, а информационные входы - поразрядно с выходами второго счетчика импульсов, счетный вход которого соединен с выходом блока памяти, информационный вход которого соединен с информационной шиной и входами сброса первого и второго счетчиков импульсов, причем выходы первого счетчика импульсов поразрядно соединены с информационными входами первого дешифратора, выход которого соединен с входом первого элемента НЕ, входом управления коммутатора и входом управления блока памяти, адресные входы которого поразрядно соединены с выходами коммутатора и также поразрядно с информационными входами первого регистра, вход записи которого соединен с выходом второго элемента НЕ, а выходы - поразрядно с информационными входами второго регистра, вход записи которого соединен с вторым входом первого элемента И, входом второго элемента НЕ и тактовой шиной, а выходы - поразрядно с входами группы входов уменьшаемого блока вычитания, входы группы входов вычитаемого которого образуют первую шину установки кода, а выходы - поразрядно с выходами первой группы вхо�A pulse sequence selector comprising a first pulse counter, the counting input of which is connected to the output of the first AND element, the first input of which is connected to the output of the first NOT element, and also the second and third pulse counters, the counting input of the third pulse counter being connected to the clock bus, the first and second registers, information, clock and first output bus, first code setting bus, second element NOT, subtraction block, switch, memory block, first and second decoders, the output of the second decoder connected to the first output bus, and the information inputs are bitwise with the outputs of the second pulse counter, the counting input of which is connected to the output of the memory unit, the information input of which is connected to the information bus and the reset inputs of the first and second pulse counters, and the outputs of the first pulse counter are bitwise connected to information inputs of the first decoder, the output of which is connected to the input of the first element NOT, the control input of the switch and the control input of the memory unit, the address inputs of which are broken core connected to the outputs of the switch and also bitwise with the information inputs of the first register, the recording input of which is connected to the output of the second element NOT, and the outputs are bitwise with the information inputs of the second register, the recording input of which is connected to the second input of the first AND element, the input of the second element NOT and a clock bus, and the outputs are bitwise with the inputs of the group of inputs of the reduced unit of subtraction, the inputs of the group of inputs of the subtracted unit form the first bus for setting the code, and the outputs are bitwise with the outputs of the first group of inputs