Claims (1)
Формула изобретенияClaim
Селектор импульсных последовательностей, содержащий первый счетчик импульсов, вход записи которого соединен с входом элемента НЕ, вычитающим входом второго счетч чо импульсов и тактовой ши ной, суммирующий вход ~ с выходом перво го элемента И, а информационные входы - 25 поразрядно с выходами блока памяти, информационные входы которого поразрядно соединены с входами первых групп входов первого и второго блоков сравнения, •’ход записи - с выходом элемента НЕ, а адресные входы - поразрядно с выходами второго счетчика импульсов, информационные входы которого образуют первую установочную шину, а выход заема соединен с входом записи этого же счетчика импульсов и счетным входом третьего счетчика импульсов, выходы которого поразрядно соединены с входами дешифратора, а вход сброса - с выходной шиной и выходом второго элемента И, первый вход которого соединен с входной шиной, отличающийся тем, что. с целью повышения точности селекции за счет уменьшения искажений длительности импульсов на выходной шине, в него введены третий элемент И, первый и второй элементы ИЛИ. с первого по третий триггеры, первый и второй регистры памяти, коммутатор и вторая установочная шина, которая образована входами первой группы входов 10 коммутатора, входы второй группы входов котопого поразрядно соединены с выходами первого счетчика импульсов, вход управления - с выходом дешифратора и первыми входами первого и второго элементов ИЛИ, 15 а вы; оды - поразрядно с информационными сходами блока памяти и первого и второго регистров памяти, входы записи которых соединены с выходами соответственно первого и второго элементов ИЛИ, вторые вхо2С ды которых соединены с первыми выходами соответственно первого и второго блоков сравнения, входы вторых групп вхедоп которых поразрядно соединены с выходами соответственно первого и второго регистров памяти, а вторые выходы - соответственно с S- и R-входами второго триггера выход которого соединен с вторым входом второго элемента И, причем С-вхор первого триггера соединен 30 с С-входом третьего триггера и выходом элемента НЕ, инверсный и прямой выходы с первыми входами первого и третьего элементов И, вторые входы которых соединены соответственно с инверсным и прямым 35 выходами третьего триггера, D-вход которого соединен с входной шиной, причем выход третьего элемента И соединен с вычитающим входом первого счетчика импульсов. D-вход первого триггера - с 40 прямым выходом третьего триггера.A pulse sequence selector containing a first pulse counter, the recording input of which is connected to the input of the element NOT, subtracting the input of the second counter of pulses and the clock bus, summing the input ~ with the output of the first element And, and the information inputs - 25 bits with the outputs of the memory unit, the information inputs of which are bitwise connected to the inputs of the first groups of inputs of the first and second comparison blocks, • the recording progress is with the output of the element NOT, and the address inputs are bitwise with the outputs of the second pulse counter, information whose inputs form the first installation bus, and the loan output is connected to the recording input of the same pulse counter and the counting input of the third pulse counter, the outputs of which are bitwise connected to the inputs of the decoder, and the reset input is connected to the output bus and the output of the second element And, the first input of which connected to the input bus, characterized in that. in order to increase the accuracy of selection by reducing the distortion of the pulse duration on the output bus, the third AND element, the first and second OR elements, are introduced into it. from the first to the third triggers, the first and second memory registers, the switch and the second installation bus, which is formed by the inputs of the first group of inputs 10 of the switch, the inputs of the second group of inputs are bitwise connected to the outputs of the first pulse counter, the control input to the output of the decoder and the first inputs of the first and the second element OR, 15 and you; odes - bitwise with information gatherings of the memory block and the first and second memory registers, the recording inputs of which are connected to the outputs of the first and second OR elements, respectively, the second inputs of which are connected to the first outputs of the first and second comparison blocks respectively, the inputs of the second groups of which are bitwise connected with the outputs of the first and second memory registers, respectively, and the second outputs, respectively, with the S- and R-inputs of the second trigger, the output of which is connected to the second input of the second And element, with C-input the first trigger is connected 30 to the C-input of the third trigger and the output of the element NOT, inverse and direct outputs with the first inputs of the first and third elements And, the second inputs of which are connected respectively to the inverse and direct 35 outputs of the third trigger, the D-input of which is connected to the input bus moreover, the output of the third element And is connected to the subtracting input of the first pulse counter. D-input of the first trigger - with 40 direct outputs of the third trigger.