RU2065206C1

RU2065206C1 - Device for generation of tv picture with change of scale of controlled piece

Info

Publication number: RU2065206C1
Application number: RU93035752A
Authority: RU
Inventors: Владислав Федорович Жирков; Башир Али Арнос
Original assignee: Владислав Федорович Жирков; Башир Али Арнос
Priority date: 1993-07-08
Filing date: 1993-07-08
Publication date: 1996-08-10

Abstract

FIELD: computer engineering, TV devices. SUBSTANCE: registers for 21 and 22 for change of scale rates by line and column respectively, four registers 23-26 for storing boundary of fragment, two dividers 27 and 28, registers 36 and 35 for storage of reading step in columns and lines respectively, six subtracters 29-34, two halving dividers 37-38, four multipliers 39-42 and eight adders are introduced to accomplish the goal of invention. Device may be used for generation of complex TV picture which contains background where controlled fragment is inserted and may be change in size. Device implements algorithm which scales only for two points of boundary. Then, run-time address of each element for decomposition is generated as sum of address of background elements to that of reading step. EFFECT: increased speed. 1 dwg

Description

Изобретение относится к вычислительной и телевизионной технике, предназначено для формирования сложного телевизионного изображения, содержащего фон с "врезанным" в него управляемым фрагментом, имеющим возможность масштабирования. The invention relates to computing and television technology, is intended for the formation of a complex television image containing a background with a “embedded” managed fragment that has the ability to scale.

На чертеже приведена функциональная схема устройства. The drawing shows a functional diagram of the device.

Позицией 1 обозначен вход координаты границы фрагмента и значение коэффициента масштабирования по Х и Y. Position 1 denotes the input of the coordinate of the fragment boundary and the value of the scaling factor in X and Y.

Устройство содержит генератор 2 тактовых импульсов, регистр 3 состояний, дешифратор 4. Позицией 5 обозначен управляющий выход устройства. Устройство также содержит регистр 6 центрирования, первый триггер 7, первый 8 и второй 9 элементы И, счетчик 10 центрирования по столбцам, второй триггер 11, третий элемент И 12, счетчик 13 адреса столбца, третий триггер 14, четвертый 15 и пятый 16 элементы И, счетчик 17 центрирования по строкам, четвертый триггер 18, шестой элемент И 19, счетчик адреса 20 по строке, регистр 21 коэффициента масштаба по строке, регистр 22 коэффициента масштаба по столбцу, с первого по четвертый 23, 24, 25 и 26 регистры значений границ фрагмента (значения координаты верхней левой границы фрагмента по Х, значения координаты нижней правой границы фрагмента по Х, значения координаты верхней левой границы фрагмента по Y и значения координаты нижней правой границы фрагмента по Y соответственно), первый 27 и второй 28 делители (соответственно для получения обратного значения коэффициента масштабирования по Х и по Y), с первого по шестой вычитатели 29, 30, 31, 32, 33 и 34, регистр 35 шага чтения по строке, регистр 36 шага чтения по столбцу, первый 37 и второй 38 делители на два, первый 39, второй 40, третий 41 и четвертый 42 умножители, первый 43, второй 44, третий 45, четвертый 46, пятый 47, шестой 48, седьмой 49 и восьмой 50 сумматоры, мультиплексор 51 адреса, блок 52 видеопамяти, блок 53 памяти маски и констант, мультиплексор 54 данных, цифроаналоговый 55 преобразователь. Позицией 56 обозначен информационный выход устройства. The device contains a clock generator 2, a register of 3 states, a decoder 4. Position 5 indicates the control output of the device. The device also contains a centering register 6, a first trigger 7, a first 8 and a second 9 AND elements, a column centering counter 10, a second trigger 11, a third And 12 element, a column address counter 13, a third trigger 14, a fourth 15 and a fifth 16 And elements , line centering counter 17, fourth trigger 18, sixth element AND 19, address counter 20 per line, register 21 scale factor per line, register 22 scale factor column, first to fourth 23, 24, 25 and 26 registers of border values fragment (coordinate values of the upper left gran fragment eggs by X, coordinate values of the lower right border of the fragment by X, coordinate values of the upper left border of the fragment by Y and coordinate values of the lower right border of the fragment by Y, respectively), the first 27 and second 28 dividers (respectively, to obtain the inverse value of the scaling factor along X and Y), the first to the sixth subtractors 29, 30, 31, 32, 33 and 34, register 35 of the step of reading in a row, register 36 of the step of reading in a column, the first 37 and second 38 dividers by two, the first 39, the second 40 , third 41 and fourth 42 multipliers, first 43, second 44, third 45, fourth 46, fifth 47, sixth 48, seventh 49 and eighth 50 adders, address multiplexer 51, video block 52, mask and constant memory unit 53, data multiplexer 54, digital-to-analog 55 converter. Position 56 denotes the information output of the device.

Устройство работает следующим образом. The device operates as follows.

В подготовительном режиме последовательно загружается блок 53 кодами элементов разложения фонового изображения, блок 53 памяти маски и констант кодами элементов разложения фрагментов изображения и маски каждого элемента разложения. In the preparatory mode, a block 53 is sequentially loaded with codes for decomposing elements of the background image, a block 53 for the mask and constants memory with codes for decomposing elements of image fragments and masks for each decomposition element.

По входу 1 записываются в регистры 23, 24, 25, 26 значения координаты границы фрагмента верхнего левого угла и нижнего правого угла соответственно Х1, Х2, Y1, Y2. Так же задается значение коэффициента масштабирования по Х и Y в регистрах 21, 22. Далее вычисляем новое значение границы масштабируемого фрагмента, которые будут служить как маркировочные знаки для мультиплексора 54 данных. Вычисление происходит по известной математической формуле масштабирования:
Х Х1 ХМ Y Y1 YM
Х Х х КМХ Y Y х КМY
X X + XM Y Y + YM
где Х1, Y1 координаты масштабируемой точки
КМХ, КМY коэффициенты масштабирования по Х и Y
КМ, YM точки, относительно которых производится масштабирование Координаты точки ХМ, YM вычисляются:
XM Xm₂ + (Xm₂-Xm₁/2
YM Ym₁ + (Ym₂-Ym₁/2
где Хm₁, Ym₁ координаты верхнего левого угла фрагмента,
Xm₂, Ym₂ координаты нижнего правого угла фрагмента.At input 1, values of the coordinate of the boundary of the fragment of the upper left corner and lower right corner are recorded in registers 23, 24, 25, 26, respectively, X1, X2, Y1, Y2. The value of the scaling factor for X and Y in the registers 21, 22 is also set. Next, we calculate the new value of the border of the scalable fragment, which will serve as markers for the data multiplexer 54. The calculation takes place according to the well-known mathematical formula for scaling:
X X1 XM Y Y1 YM
X X x KMX YY x KMY
XX + XM YY + YM
where X1, Y1 are the coordinates of the scalable point
KMX, KMY scaling factors for X and Y
KM, YM points with respect to which scaling is performed The coordinates of the points XM, YM are calculated:
XM Xm ₂ + (Xm ₂ -Xm _1/2
YM Ym ₁ + (Ym ₂ -Ym _1/2
where Xm ₁ , Ym ₁ coordinates of the upper left corner of the fragment,
Xm ₂ , Ym ₂ coordinates of the lower right corner of the fragment.

Также мы вычисляем значение шагов чтения по строке и по столбцу блока 53, содержащего значения констант, полученных от обратного значения коэффициентов масштабирования и будут храниться в регистрах 35, 36. Они будут использованы для вычисления исполнительного адреса блока 53 памяти маски и констант. We also calculate the value of the reading steps along the row and column of block 53, which contains the values of the constants obtained from the inverse of the scaling factors and will be stored in registers 35, 36. They will be used to calculate the executive address of the mask and constant memory block 53.

Предложенный алгоритм имеет выигрыш по времени во много раз больше, чем классический метод масштабирования, т.к. в этом алгоритме операция масштабирования производится только на две точки границы, а дальше формируется исполнительный адрес каждого элемента разложения фрагмента изображения как сумма адреса элементов фона с кодом шага чтения, полученных от обратного значения коэффициента масштабирования, когда в классическом методе производятся вышеупомянутые операции для каждой точки фрагмента. The proposed algorithm has a time gain many times greater than the classical scaling method, because in this algorithm, the scaling operation is performed only at two border points, and then the executive address of each decomposition element of the image fragment is formed as the sum of the address of the background elements with the code of the reading step obtained from the inverse of the scaling factor when the above operations are performed for each fragment point in the classical method .

При установке разрешающего значения сигнала "пуск" в регистре 3 состояния по входу 1 координат и приоритета, блокирующий сигнал управляющего выхода снимается с первого выхода генератора 2 тактовых импульсов (КСИ), и кадровые синхроимпульсы начинают поступать в устройство. Отрицательной амплитудой КСИ устанавливают счетчик 13 в исходное нулевое состояние. Положительным фронтом КСИ, определяющим начало кадровой развертки, в регистр 6 и счетчик 10 по входу координат записываются центрирующие коды формируемого изображения на телевизионном растре. Значения кодов представляют собой дополнения регистра 6 и счетчика 10 по числу строк и элементов разложения вдоль строки с начала кадрового и каждого строчного синхроимпульсов. Установленный положительным фронтом КСИ триггер 7 открывает элемент И 8 и разрешает прохождение строчных синхроимпульсов (ССИ) со второго выхода генератора 2 тактовых импульсов через открытый инверсный выход триггера 11, установленным в нуль, элемент И 9 на инкрементный вход счетчика 10. Дальнейшее прохождение ССИ в устройство заблокировано закрытым прямым выходом триггера 11 элементом И 9. В этом состоянии (до появления импульса переполнения счетчика 10) в устройстве отрабатывается смещение формируемого изображения по вертикали от верхней границы растра на заданное по входу 1 координат число строк. Импульсом переполнения счетчика 10 триггера 11 устанавливается в единичное состояние, открывая элемент И 12 и закрывая элемент И 9. Теперь ССИ через элемент И 12 поступают на вход триггера 14, определяющего начало развертки по строке, и инкрементный вход счетчика 13. Код последнего задают старшие разряды адреса блока 26 памяти видеоизображений в рабочем режиме, а также определяют число элементов разложения формируемого изображения по вертикали (по числу строк, отводимых под изображение в телевизионном растре). Импульсом переполнения счетчика 13 триггера 7 и 11 устанавливается в исходное нулевое состояние, заканчивая тем самым процесс формирования изображения. Элемент И 8 запирается прямым выходом триггера 7, и работа устройства блокируется, переходя в режим ожидания до прихода следующего ССИ. When setting the enable value of the start signal in the state register 3 at the input 1 of the coordinate and priority, the blocking signal of the control output is removed from the first output of the clock generator 2 (CSI), and the frame clock starts to arrive at the device. The negative amplitude of the CSI set the counter 13 to the initial zero state. The positive front of the CSI, which determines the beginning of a frame scan, records the centering codes of the generated image on the television raster in register 6 and counter 10 at the coordinate input. The values of the codes are additions to the register 6 and counter 10 according to the number of lines and decomposition elements along the line from the beginning of the frame and each horizontal sync pulses. The trigger 7 set by the positive edge of the CSI opens the And 8 element and allows the passage of horizontal sync pulses (SSI) from the second output of the clock generator 2 through the open inverse output of the trigger 11, set to zero, the And 9 element to the incremental input of the counter 10. Further passage of the SSI to the device blocked by the direct direct output of the trigger 11 element And 9. In this state (until the impulse overflow counter 10) in the device is processed offset the generated image vertically from the top g raster borders on the number of lines specified by the input of 1 coordinates. The overflow pulse of the counter 10 of the trigger 11 is set to a single state, opening the And 12 element and closing the And 9 element. Now the SSI through the And 12 element is fed to the input of the trigger 14, which determines the beginning of the sweep along the line, and the incremental input of the counter 13. The last bits are set by the senior bits the addresses of the video memory block 26 in the operating mode, and also determine the number of vertical decomposition elements of the generated image (by the number of lines allocated to the image in the television raster). The overflow pulse of the counter 13 of the trigger 7 and 11 is set to the initial zero state, thereby ending the image formation process. The And 8 element is locked by the direct output of the trigger 7, and the operation of the device is blocked, going into standby mode until the next SSI arrives.

Каждый ССИ, поступающий на вход триггера 14, устанавливает его в единичное состояние, фиксируя начало процесса развертки по строке. Элемент И 15 открывается разрешающим потенциалом триггера 14, и тактирующие импульсы (ТСИ) через открытый инверсным выходом триггера 18 элемент И 16 поступают на инкрементный вход счетчика 17 и не поступают на вход счетчика 20, т.к. элемент И 19 заперт прямым выходом триггера 18, находящегося в исходном нулевом состоянии. Во время обратного хода луча отрицательная амплитуда ССИ счетчика 20 устанавливается в исходное нулевое состояние, положительным фронтом ССИ в счетчик 17 переписывается из регистра 6 код смещения изображения по горизонтали (вдоль строки). Частота ТСИ с третьего выхода генератора 2 тактовых импульсов определена длительностью прямого хода строчной развертки. Число элементов разложения изображения по строке и число элементов разложения, определяющих границы формируемого изображения по горизонтали между началом и концом растра. Импульсом переполнения счетчика 17 триггер 18 устанавливается в единичное состояние, фиксируя окончание смещения данного изображения от начала строчной развертки, закрывая элемент И 16 и открывая элемент И 19. Each SSI arriving at the input of the trigger 14, sets it to a single state, fixing the beginning of the scanning process along the line. The AND element 15 opens with the enable potential of the trigger 14, and the clock pulses (TSI) through the open by the inverse output of the trigger 18 element And 16 are fed to the incremental input of the counter 17 and do not go to the input of the counter 20, because the element And 19 is locked by the direct output of the trigger 18, which is in the initial zero state. During the return stroke, the negative amplitude of the SID of counter 20 is set to the initial zero state, and the positive horizontal edge of the image (horizontal along the line) from the register 6 is written from the register 6 to the positive amplitude of the SIS. The TSI frequency from the third output of the 2 clock pulse generator is determined by the duration of the forward horizontal scan. The number of elements of the decomposition of the image along the line and the number of decomposition elements that define the boundaries of the generated image horizontally between the beginning and end of the raster. The counter overflow pulse 17 trigger 18 is set to a single state, fixing the end of the displacement of this image from the beginning of the horizontal scan, closing the And 16 element and opening the And 19 element.

ТСИ через открытые элементы И 16 и 19 поступает с третьего выхода генератора тактовых импульсов на инкрементный вход счетчика 20, выходной код которого задают младшие разряды адреса блока 52 памяти видеоизображений в рабочем режиме, а также определяют число элементов разложения данного формируемого изображения по горизонтали (по каждой строке). Импульсом переполнения счетчика 20 триггеры 14 и 18 устанавливаются в нулевое исходное состояние, заканчивая процесс развертки данного формируемого изображения на данной строке. Элемент И 15 запирается прямым выходом триггера 14, блокируя прохождение ТСИ. В результате устройство переходит в режим ожидания до появления следующего ССИ при условии, что процесс развертки формируемого изображения по вертикали не завершен. Старшие и младшие разряды адреса с выходов числа счетчиков 13 и 20 соответственно через мультиплексор 51 адреса поступают на адресный вход блока памяти 52 видеоизображений и на вторые входы сумматоров 43 и 44, кроме нулевых разрядов. В сумматоре 43 вычисляются значения старших pазрядов исполнительного адреса блока 53 как сумма кодов старших разрядов базового адреса с мультиплексора 51 адреса и шага чтения с регистра 36. TSI through the open elements And 16 and 19 comes from the third output of the clock pulse generator to the incremental input of the counter 20, the output code of which is set by the lower bits of the address of the video memory block 52 in the operating mode, and also determine the number of horizontal decomposition elements of this generated image (for each line). The counter overflow pulse 20 triggers 14 and 18 are set to zero initial state, ending the scanning process of this generated image on this line. Element And 15 is locked by the direct output of the trigger 14, blocking the passage of TSI. As a result, the device goes into standby mode until the next SSI appears, provided that the process of scanning the generated image vertically is not completed. The upper and lower bits of the address from the outputs of the number of counters 13 and 20, respectively, through the multiplexer 51 of the address go to the address input of the video memory block 52 and to the second inputs of the adders 43 and 44, except for zero bits. In the adder 43, the high-order bits of the executive address of the block 53 are calculated as the sum of the high-order codes of the base address from the address multiplexer 51 and the reading step from register 36.

В сумматоре 44 аналогично вычисляются значения младших разрядов исполнительного адреса блока 53 как сумма кодов младших разрядов базового адреса с мультиплексора 25 адреса и шага чтения с регистра 36. Старшие и младшие разряды исполнительного адреса с выходов сумматоров 43 и 44, кроме нулевых разрядов, подаются на соответствующие разряды адресного входа блока 53, нулевые разряды сумматоров 43 и 44 фиксируют моменты выхода элементов разложения данного фрагмента изображения за пределы границ, выделенных на растре для формирования изображения, по вертикали и горизонтали соответственно значения нулевых разрядов сумматоров 43 и 44 совместно со значением выхода данных модуля маски блока 53 памяти маски и констант, и со значениями выходов регистров 47, 48, 49, 50 управляют работой селектора-мультиплексора 54 данных коммутирующего на вход цифро-аналогового преобразователя 55 либо код элемента разложения фонового изображения из блока 53 памяти видеоизображения, либо код элемента разложения фрагмента из блока 53 памяти маски и констант. In the adder 44, the least significant bits of the executive address of the block 53 are calculated as the sum of the least significant codes of the base address from the address multiplexer 25 and the reading step from the register 36. The higher and lower bits of the executive address from the outputs of the adders 43 and 44, except for zero bits, are supplied to the corresponding bits of the address input of block 53, zero bits of adders 43 and 44 fix the moments of the output of the decomposition elements of this image fragment beyond the boundaries selected on the raster for image formation, vertical and horizontal, respectively, the values of the zero bits of the adders 43 and 44, together with the value of the data output of the mask module of the mask 53 of the mask and constants, and with the values of the outputs of the registers 47, 48, 49, 50 control the operation of the selector-multiplexer 54 of the data switching the digital-analog input the converter 55 is either the code of the decomposition element of the background image from the video memory unit 53, or the code of the fragment decomposition element from the mask and constants memory unit 53.

Напряжение цифро-аналогового преобразователя 55, характеризующее уровень яркости текущего элемента разложения формируемого изображения, является информационным выходом 30 устройства. Изменение кода на входе 1 коэффициентов масштабирования устройства производится в паузах между кадрами формируемого изображения по значению единичного выхода триггера 7. The voltage of the digital-to-analog converter 55, which characterizes the brightness level of the current decomposition element of the generated image, is the information output 30 of the device. The code at input 1 of the device scaling factors is changed in the pauses between the frames of the generated image by the value of the single output of trigger 7.

Claims

A device for generating a television image with a change in the scale of the controlled fragment, containing a clock pulse generator, a state register, the input of which is the information input of the device, and the output is connected to the input of the decoder, the first output of which is connected to the input of the chip selection of the video memory unit, the second output of the decoder is connected to the input address multiplexer control, centering register, first to fourth triggers, first to sixth elements AND, column centering counter, count column address IR, line centering counter, line address counter and digital-to-analog converter, the output of which is the information output of the device, the first output of the clock generator is connected to the installation input of the first trigger and the reset input of the column address counter, the second output of the clock generator is connected to the first input the first element And and the input reset the counter of the address of the line, the third output of the clock generator is connected to the first input of the fourth element And, the output of the first trigger Gera is the output of the "Frame sync pulse" of the device and is connected to the second input of the first element And, the output of which is connected to the first inputs of the second and third elements And, the output of the second element And is connected to the counting input of the centering counter in columns, the information input of the centering register is the signal input centering along the lines of the device, the output of the centering register is connected to the installation input of the centering counter by rows, the installation input of the centering counter by columns is by the centering signal signal across the device columns, the output of the column centering counter overflow is connected to the installation input of the second trigger, the first output of which is connected to the second input of the third element And the second output of the second trigger is connected to the second input of the second element And, the output of the third element And is connected to the counting the column address counter input and the installation input of the third trigger, the column address counter overflow output is connected to the reset inputs of the first and second triggers, the output of the third trigger connected to the second input of the fourth element And, the output of which is connected to the first inputs of the fifth and sixth elements And, the output of the fifth element And is connected to the counting input of the centering counter in rows, the output of which is connected to the installation input of the fourth trigger, the direct output of which is connected to the second input of the sixth element And, and the inverse output with the second input of the fifth element And, the output of the sixth element And is connected to the counting input of the line address counter, the overflow output of which is connected to the reset inputs of the third and fourth about triggers, the outputs of the line address counter and the column address counter are connected to the first information input of the address multiplexer, the second information input of which is the address input of the device, the information input of which is connected to the information input of the video memory unit, characterized in that a mask and constant memory block is introduced into the device , data multiplexer, register of scale factor by line, register of scale factor by column, four register of fragment border values, two dividers, step register lines, column of reading step by column, six subtractors, two divisors by two, four multipliers, eight adders, information inputs of the register of scale by line, register of scale by column and four registers of values of fragment boundaries are connected to the information input of the device, the output of the coefficient register scale by line is connected to the input of the first divider, the output of which is connected to the input of the register of the reading step by line, the output of the scale factor register by column is connected to the input of the second divider, the output of which connected to the input of the read step register by column, the output of the read step register by line is connected to the first input of the first adder, the output of the read step register by column is connected to the first input of the second adder, the output of the address multiplexer is connected to the second inputs of the first and second adders, the first outputs of the first and the second adders are connected to the address input of the mask and constants memory block, the second output of the first adder is connected to the first control input of the data multiplexer, the second input of the second adder is connected to the second the control input of the data multiplexer, the output of the first register of fragment border values is connected to the first input of the first subtracter, the output of the second register of fragment border values is connected to the second input of the first subtracter, the output of the third register of fragment border values is connected to the first input of the second subtracter, the output of the fourth register of fragment border values connected to the second input of the second subtractor, the output of the first subtractor is connected to the input of the first divider by two, the output of the second subtractor is connected to the input of the second second divider, the output of the first divider in two is connected to the second input of the third adder, the output of the first register of fragment border values is connected to the first input of the third adder, the output of the second divider in two is connected to the first input of the fourth adder, the output of the third register of fragment border values is connected to the first input of the fourth adder, the output of the first register of fragment boundary values is connected to the first input of the third subtracter, the output of the third adder is connected to the second input of the third subtractor, the output is second the first register of fragment boundary values is connected to the first input of the fourth subtracter, the output of the third adder is connected to the second input of the fourth subtracter, the output of the third register of fragment border values is connected to the first input of the fifth subtracter, the output of the fourth register of fragment border values is connected to the first input of the sixth subtracter, the fourth output the adder is connected to the second inputs of the fifth and sixth subtractors, the output of the third subtractor is connected to the first input of the first multiplier, the output of the fourth subtractor it is single with the first input of the second multiplier, the output of the scale factor register is connected in line with the second inputs of the first and second multipliers, the output of the fifth subtractor is connected to the first input of the third multiplier, the output of the sixth subtractor is connected to the first input of the fourth multiplier, the output of the scale factor register in the column is connected to the second inputs of the third and fourth multipliers, the output of the first multiplier is connected to the first input of the fifth adder, the output of the second multiplier is connected to the first input of the sixth adder, the output of the third adder is connected to the second inputs of the fifth and sixth adders, the output of the third multiplier is connected to the first input of the seventh adder, the output of the fourth multiplier is connected to the first input of the eighth adder, the output of the fourth adder is connected to the second inputs of the seventh and eighth adders, the outputs of the fifth, sixth, seventh and the eighth adders are connected respectively to the third, fourth, fifth and sixth control inputs of the data multiplexer, the data input of the mask memory unit and the constants is connected to the information m of the device’s input, the third decoder output is connected to the control input of the mask and constant memory block, the output of which is connected to the first information input of the data multiplexer, the video memory block output is connected to the second information input of the data multiplexer, the output of which is connected to the input of the digital-to-analog converter.