RU2058603C1

RU2058603C1 - Memory unit

Info

Publication number: RU2058603C1
Application number: RU94009963A
Authority: RU
Inventors: В.Н. Савенков; С.М. Игнатьев; Ю.Х. Сахин; А.П. Лизоркин; А.В. Подлесный; Ю.К. Кушнер; В.В. Васильев; О.А. Кострыкин; А.А. Никитов; А.П. Кузьменков
Original assignee: Институт точной механики и вычислительной техники им. С.А.Лебедева РАН
Priority date: 1994-03-30
Filing date: 1994-03-30
Publication date: 1996-04-20
Also published as: RU94009963A

Abstract

FIELD: computer engineering. SUBSTANCE: device has matrix of memory gates, writing decoder, reading decoder, reading amplifier, unit of flip-flops which code address for writing, flip-flop which permit writing, unit of flip-flops which holds data, writing strobe generator, output amplifier, control signal generator, additional unit of flip-flops which code address for reading, first and second address comparison units, corresponding first and second commutators. EFFECT: increased functional capabilities. 2 cl, 3 dwg

Description

Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных системах и устройствах для построения быстродействующей памяти (например, типа регистровый файл или кэш), имеющей один порт записи и один порт считывания и позволяющей одновременно (в одном такте) осуществлять запись и считывание информации. The invention relates to computer technology and can be used in electronic computing systems and devices for constructing high-speed memory (for example, a register file or cache type) that has one write port and one read port and allows you to simultaneously write and read information (in one clock cycle) .

Известно запоминающее устройство, содержащее первый и второй блоки памяти, первый и второй элементы сравнения, первый и второй коммутаторы, причем информационный вход устройства соединен с информационными входами первого и второго блоков памяти и с вторыми информационными входами первого и второго коммутаторов, первый адресный вход устройства соединен с первым входом первого элемента сравнения и с входом адреса считывания первого блока памяти, второй адресный вход устройства соединен с первым входом второго элемента сравнения и с входом адреса считывания второго блока памяти, третий адресный вход устройства соединен с вторыми входами первого и второго элементов сравнения и с входами адреса записи первого и второго блоков памяти, вход управления записью устройства подключен к одноименным входам первого и второго блоков памяти, выходы первого и второго блоков памяти подключены соответственно к первым входам первого и второго коммутаторов, выходы которых являются соответственно первым и вторым информационными выходами устройства (см. авт. св. СССР N 1695321, кл. G 11 C 11/00, 1989). A memory device is known that contains the first and second memory blocks, the first and second comparison elements, the first and second switches, the information input of the device being connected to the information inputs of the first and second memory blocks and to the second information inputs of the first and second switches, the first address input of the device is connected with the first input of the first comparison element and with the input of the read address of the first memory block, the second address input of the device is connected to the first input of the second comparison element and with the input read address house of the second memory block, the third address input of the device is connected to the second inputs of the first and second comparison elements and with the write address inputs of the first and second memory blocks, the write control input of the device is connected to the inputs of the first and second memory blocks of the same name, the outputs of the first and second blocks memory are connected respectively to the first inputs of the first and second switches, the outputs of which are respectively the first and second information outputs of the device (see author St. USSR N 1695321, class G 11 C 11/00, 1989).

Однако известное запоминающее устройство обладает следующими недостатками: наличие двух блоков памяти с одинаковым адресным пространством приводит к удвоению оборудования; отсутствие внутренней системы синхронизации накладывает существенные ограничения на входные сигналы; функциональные параметры определяют узкую область применения. However, the known storage device has the following disadvantages: the presence of two memory blocks with the same address space leads to a doubling of equipment; the lack of an internal synchronization system imposes significant restrictions on the input signals; functional parameters define a narrow scope.

Наиболее близким к предлагаемому устройству является запоминающее устройство, содержащее матрицу запоминающих элементов, к входам выборки по считыванию и записи которой через соответствующие блоки дешифрации считывания и записи подключены выходы блока триггеров адреса считывания и блока триггеров адреса записи, входы которых подключены к входным шинам адреса считывания и адреса записи устройства соответственно, информационный выход матрицы элементов памяти соединен с входом усилителя считывания, триггер разрешения записи, вход которого соединен с входом разрешения записи устройства, выход триггера разрешения записи соединен с управляющим входом формирователя строба записи, выход которого подключен к управляющему входу дешифратора записи, вход данных которого соединен с выходом блока триггеров данных, вход которого подключен к входной информационной шине устройства, и выходной усилитель, выход которого является выходной информационной шиной устройства (см. IEEE TRANSACTIONS OF SOLID-STATE CIRCUITS, VOL.24, N, 4, AUGUST 1989, стр. 859-867). Closest to the proposed device is a storage device containing a matrix of storage elements, to the inputs of a sample for reading and writing through the corresponding decryption units of reading and writing, the outputs of the block of triggers for the read address and the block of triggers for the write address, the inputs of which are connected to the input bus of the read address and write addresses of the device, respectively, the information output of the matrix of memory elements is connected to the input of the read amplifier, a write enable trigger, input to It is connected to the recording permission input of the device, the output of the recording permission trigger is connected to the control input of the recording strobe driver, the output of which is connected to the control input of the recording decoder, the data input of which is connected to the output of the data trigger block, the input of which is connected to the input information bus of the device, and the output an amplifier whose output is the output information bus of the device (see IEEE TRANSACTIONS OF SOLID-STATE CIRCUITS, VOL.24, N, 4, AUGUST 1989, pp. 859-867).

Основными недостатками данного устройства являются существенное увеличение времени записи-считывания при совпадении адресов записи и считывания; отсутствие настройки устройства на функционирование в системах с разноудаленными объектами; сложность отладки систем, построенных с использованием данного типа памяти. The main disadvantages of this device are a significant increase in the time of write-read with the coincidence of the write and read addresses; the lack of configuration of the device to function in systems with different objects; the complexity of debugging systems built using this type of memory.

Целью изобретения является улучшение эксплуатационных и функциональных характеристик устройства; сокращение времени записи-считывания; возможность гибкого использования памяти при работе с разноудаленными устройствами; введение дополнительных возможностей для отладки систем, построенных с использованием данного типа памяти. The aim of the invention is to improve the operational and functional characteristics of the device; write-read time reduction; the possibility of flexible use of memory when working with multi-remote devices; introducing additional features for debugging systems built using this type of memory.

Это достигается тем, что в запоминающее устройство, содержащее матрицу запоминающих элементов, к входам выборки по считыванию и записи которой через соответствующие блоки дешифрации считывания и записи подключены выходы блока триггеров адреса считывания и блока триггеров адреса записи, входы которых подключены к входным шинам адреса считывания и адреса записи устройства, соответственно, информационный выход матрицы элементов памяти соединен с входом усилителя считывания, триггер разрешения записи, вход которого соединен с входом разрешения записи устройства, выход триггера разрешения записи соединен с управляющим входом формирователя строба записи, выход которого подключен к управляющему входу дешифратора записи, вход данных которого соединен с выходом блока триггеров данных, вход которого подключен к входной информационной шине устройства, и выходной усилитель, выход которого является выходной информационной шиной устройства, введены формирователь сигналов управления, дополнительный блок триггеров адреса считывания, первый и второй блоки сравнения адресов, первый коммутатор, регистр и второй коммутатор, причем первый вход первого блока сравнения адресов соединен с выходом блока триггеров адреса записи, а второй вход с выходом блока триггеров адреса считывания, который подключен к входу дополнительного блока триггеров адреса считывания, выход которого соединен с первым входом второго блока сравнения адресов, второй вход которого соединен с входной шиной адреса записи, выход первого блока сравнения адресов подключен к второму управляющему входу совпадения адресов формирователя сигналов управления, первый управляющий вход совпадения адресов которого соединен с выходом второго блока сравнения адресов, второй управляющий вход разрешения записи формирователя сигналов управления подключен к выходу триггера разрешения записи, первый управляющий вход разрешения записи формирователя сигналов управления к входу разрешения записи устройства, первый, второй и третий управляющие входы выбора режима формирователя сигналов управления являются управляющими входами устройства, первый управляющий выход формирователя сигналов управления соединен с входом установки в "прозрачность" блока триггеров адреса считывания, второй управляющий выход формирователя сигналов управления подключен к входу выбора канала первого коммутатора, первый информационный вход которого соединен с выходом усилителя считывания, второй информационный вход соединен с выходом блока триггеров данных, выход первого коммутатора соединен с информационным входом регистра, управляющий вход которого подключен к третьему управляющему выходу формирователя сигналов управления, информационные входы второго коммутатора соединены соответственно с выходами усилителя считывания, регистра, блока триггеров данных и с входной информационной шиной устройства, управляющие входы выбора первого, второго и третьего каналов с низким приоритетом и выбора третьего и четвертого каналов с высоким приоритетом второго коммутатора подключены к группе управляющих выходов формирователя сигналов управления, а выход второго коммутатора соединен с входом выходного усилителя. This is achieved by the fact that the outputs of the read address trigger block and the write address trigger block, whose inputs are connected to the read address input buses and are connected to the readout and write matrix of the readout and write samples of which are connected to the read and write decryption blocks write addresses of the device, respectively, the information output of the matrix of memory elements is connected to the input of the read amplifier, a write enable trigger, the input of which is connected to the input once a solution for recording the device, the output of the trigger for recording permission is connected to the control input of the shaper of the recording strobe, the output of which is connected to the control input of the recorder, the data input of which is connected to the output of the data trigger block, the input of which is connected to the input information bus of the device, and the output amplifier, the output of which is the output information bus of the device, the driver of control signals, an additional block of triggers for read addresses, the first and second blocks of address comparison, p the first switch, the register and the second switch, the first input of the first block comparing the addresses connected to the output of the block of triggers of the write address, and the second input with the output of the block of triggers of the read address, which is connected to the input of the additional block of triggers of the read address, the output of which is connected to the first input of the second the address comparison unit, the second input of which is connected to the input bus of the recording address, the output of the first address comparison unit is connected to the second control input of the address matching of the signal driver a control, the first control address matching address input is connected to the output of the second address comparison unit, the second control input for recording permission of the shaper of control signals is connected to the output of the trigger for recording permission, the first control input for recording permission of the shaper of control signals to the input of recording permission of the device, the first, second and third the control inputs of the mode selection of the shaper of control signals are the control inputs of the device, the first control output of the shaper The link is connected to the “transparency” setting of the read address trigger unit, the second control output of the control signal generator is connected to the channel select input of the first switch, the first information input of which is connected to the output of the read amplifier, the second information input is connected to the output of the data trigger block, the output of the first the switch is connected to the information input of the register, the control input of which is connected to the third control output of the driver of control signals, information in The odes of the second switch are connected respectively to the outputs of the reading amplifier, register, data trigger block and the input information bus of the device, the control inputs for selecting the first, second, and third channels with low priority and for the selection of the third and fourth channels with high priority for the second switch are connected to the group of control outputs driver control signals, and the output of the second switch is connected to the input of the output amplifier.

Кроме того, формирователь сигналов управления содержит первый, второй и третий усилители, с первого по шестой элементы 2И, элемент 4И, элемент 2ИЛИ, первый и второй D-триггеры, причем вход первого усилителя является первым управляющим входом выбора режима формирователя сигналов управления, инверсный выход первого усилителя является первым управляющим выходом формирователя сигналов управления, прямой выход подключен к первому входу второго элемента 2И и к прямому входу третьего элемента 2И, второй вход второго элемента 2И, инверсный вход третьего элемента 2И и первый вход элемента 4И подключены к второму управляющему входу выбора режима формирователя сигналов управления, выходы второго и третьего элементов 2И являются пятым и четвертым выходами из группы управляющих выходов формирователя сигналов управления, второй и третий входы элемента 4И являются первым управляющим входом совпадения адресов и первым управляющим входом разрешения записи формирователя сигналов управления соответственно, первый и второй входы первого элемента 2И являются вторым управляющим входом совпадения адресов и вторым управляющим входом разрешения записи формирователя сигналов управления соответственно, выход первого элемента 2И подключен к второму управляющему выходу формирователя сигналов управления, к прямому входу четвертого элемента 2И и первому инверсному входу пятого элемента 2И. In addition, the control signal generator comprises first, second and third amplifiers, from the first to the sixth elements 2I, element 4I, element 2OR, first and second D-flip-flops, the input of the first amplifier being the first control input for selecting the mode of the signal generator, inverse output the first amplifier is the first control output of the control signal generator, the direct output is connected to the first input of the second element 2I and to the direct input of the third element 2I, the second input of the second element 2I, inverse input of the second element 2I and the first input of the element 4I are connected to the second control input of the mode selection of the signal generator, the outputs of the second and third elements 2I are the fifth and fourth outputs from the group of control outputs of the signal generator, the second and third inputs of the element 4I are the first control input of address matching and the first control input of the recording permission of the driver of control signals, respectively, the first and second inputs of the first element 2I are the second control input coincides address and the second control input of the recording permission of the driver of control signals, respectively, the output of the first element 2I is connected to the second control output of the driver of the control signals, to the direct input of the fourth element 2I and the first inverse input of the fifth element 2I.

Вход второго усилителя является третьим управляющим входом выбора режима формирователя сигналов управления, его первый выход является третьим управляющим выходом формирователя сигналов управления, второй выход соединен с инверсным входом четвертого элемента 2И, с вторым инверсным входом пятого элемента 2И, с входом третьего усилителя и с четвертым входом элемента 4И, выход пятого элемента 2И является третьим выходом из группы управляющих выходов формирователя сигналов управления, прямой выход элемента 4И и инверсный выход третьего усилителя подключены соответственно к первому и второму входам элемента 2ИЛИ, к первым входам D-триггеров подключен инверсный выход элемента 4И, к вторым входам выход элемента 2ИЛИ, а к третьим входам прямой выход третьего усилителя, выход первого D-триггера является первым выходом из группы управляющих выходов формирователя сигналов управления, первый вход шестого элемента 2И подключен к выходу четвертого элемента 2И, второй вход соединен с выходом второго D-триггера, а выход шестого элемента 2И является вторым выходом из группы управляющих выходов формирователя сигналов управления. The input of the second amplifier is the third control input of the control signal generator mode selection, its first output is the third control output of the control signal generator, the second output is connected to the inverse input of the fourth element 2I, with the second inverse input of the fifth element 2I, with the input of the third amplifier and with the fourth input element 4I, the output of the fifth element 2I is the third output from the group of control outputs of the driver of control signals, the direct output of element 4I and the inverse output of the third The amplifiers are connected respectively to the first and second inputs of the 2 OR element, the inverse output of the 4I element is connected to the first inputs of the D-flip-flops, the output of the 2-OR element is connected to the second inputs, and the direct output of the third amplifier is the third inputs, the output of the first D-trigger is the first output from the control group the outputs of the control signal driver, the first input of the sixth element 2I is connected to the output of the fourth element 2I, the second input is connected to the output of the second D-trigger, and the output of the sixth element 2I is the second output from the control group odov driver control signals.

Сущность изобретения заключается в том, что введение формирователя сигналов управления, дополнительного блока триггеров адреса считывания, первого и второго блоков сравнения адресов, первого коммутатора, регистра и второго коммутатора и организация соответствующих связей позволило улучшить эксплуатационные и функциональные характеристики устройства. Наличие обходной цепи и сравнение адресов записи и считывания позволяет сократить время записи-считывания. Наличие управляемого регистра дает возможность более гибко использовать память при работе с разноудаленными устройствами, причем при задержке считываемой информации на такт существует возможность учитывать или не учитывать записываемую в следующем такте информацию. Диагностические режимы (асинхронное считывание информации и индикация шины) позволяют иметь дополнительные средства для отладки систем, построенных с использованием данного типа памяти. Использование дополнительных входных коммутаторов данных позволяет принимать информацию независимо с нескольких направлений, а также осуществлять стирание информации путем только перебора адреса записи. The essence of the invention lies in the fact that the introduction of a control signal generator, an additional block of read address triggers, first and second address comparison blocks, a first switch, a register and a second switch and the organization of the corresponding communications made it possible to improve the operational and functional characteristics of the device. Having a bypass circuit and comparing write and read addresses reduces write-read times. The presence of a controllable register makes it possible to use the memory more flexibly when working with devices with different distances, and when there is a delay in the read information per cycle, it is possible to take into account or not take into account the information recorded in the next cycle. Diagnostic modes (asynchronous information reading and bus indication) allow you to have additional tools for debugging systems built using this type of memory. The use of additional input data switches allows you to receive information independently from several directions, as well as erase information by only sorting through the recording address.

Сравнение предлагаемого устройства с известными позволило судить о его соответствии критерию "новизна", а отсутствие в аналогах отличительных признаков говоpит о соответствии критерию "изобретательский уровень". Макетные испытания подтверждают возможность промышленного применения. Comparison of the proposed device with the known ones made it possible to judge its compliance with the criterion of "novelty," and the absence of distinctive features in the analogues indicates compliance with the criterion of "inventive step". Dummy tests confirm the possibility of industrial application.

На фиг. 1 представлена функциональная структурная схема устройства; на фиг. 2 функциональная схема формирователя сигналов управления; на фиг. 3 функциональная схема блока входных коммутаторов данных. In FIG. 1 shows a functional block diagram of a device; in FIG. 2 is a functional diagram of a driver of control signals; in FIG. 3 is a functional block diagram of the input data switches.

Устройство содержит матрицу 1 запоминающих элементов, дешифратор 2 записи, дешифратор 3 считывания, усилитель 4 считывания, блок 5 триггеров адреса считывания, блок 6 триггеров адреса записи, триггер 7 разрешения записи, блок 8 триггеров данных, формирователь 9 строба записи, выходной усилитель 10, формирователь 11 сигналов управления, дополнительный блок 12 триггеров адреса считывания, первый и второй блоки 13 и 14 сравнения адресов соответственно, первый коммутатор 15, регистр 16, второй коммутатор 17. The device contains a matrix 1 of storage elements, a decoder 2 records, a decoder 3 reads, an amplifier 4 reads, a block 5 of triggers for a read address, a block 6 of triggers for a write address, a trigger 7 for write permission, a block 8 for data triggers, a shaper 9 of the write gate, an output amplifier 10, driver of control signals 11, additional block 12 of triggers for read addresses, first and second blocks 13 and 14 for comparing addresses, respectively, the first switch 15, register 16, and the second switch 17.

Входная шина 18 адреса считывания, входная шина 19 адреса записи, вход 20 разрешения записи, входная информационная шина 21 подключены к входам блока 5 триггеров адреса считывания, блока 6 триггеров адреса записи, триггера 7 разрешения записи и блока 8 триггеров данных соответственно, причем вход 20 разрешения записи является первым управляющим входом разрешения записи формирователя 11. Вход формирователя 9 строба записи подключен к выходу триггера 7 разрешения записи, его выход соединен с управляющим входом дешифратора 2 записи, вход данных которого подключен к выходу блока 8 триггеров данных, а адресный вход к выходу блока 6 триггеров адреса записи. Вход дешифратора 3 считывания подключен к выходу блока 5 триггеров адреса считывания. Выходы дешифраторов 2 и 3 записи и считывания подключены соответственно к входам выборки по записи и считыванию матрицы 1 запоминающих элементов, информационный выход которой соединен с входом усилителя 4 считывания. Выход усилителя 10 является информационным выходом 22 устройства. The input bus 18 is the read address, the input bus 19 is the write address, the input 20 is write enable, the input information bus 21 is connected to the inputs of the block 5 of the triggers of the read address, the block 6 of the triggers of the write address, the trigger 7 of the write permission and the block 8 of the data triggers, respectively, the input 20 recording permission is the first control input of the recording permission of the shaper 11. The input of the shaper 9 of the recording strobe is connected to the output of the trigger 7 recording permission, its output is connected to the control input of the decoder 2 records, data input th connected to the output unit 8 triggers the data and address input to the output 6 triggers the write address block. The input of the read decoder 3 is connected to the output of the read address trigger block 5. The outputs of the decoders 2 and 3 of the recording and reading are connected respectively to the inputs of the sample by writing and reading the matrix 1 of the storage elements, the information output of which is connected to the input of the amplifier 4 reading. The output of the amplifier 10 is the information output 22 of the device.

Первый и второй входы первого блока 13 сравнения адресов подключены к выходу блока 6 триггеров адреса записи и к выходу блока 5 триггеров адреса считывания, к выходу которого через дополнительный блок 12 триггеров адреса считывания подключен первый вход второго блока 14 сравнения адресов, второй вход которого соединен с входной шиной 19 адреса записи. Выход второго блока 14 сравнения адресов подключен к первому управляющему входу 23 совпадения адресов формирователя 11, второй управляющий вход 24 совпадения адресов которого соединен с выходом первого блока 13 сравнения адресов, а второй управляющий вход 25 разрешения записи подключен к выходу триггера 7 разрешения записи. Первый, второй и третий управляющие входы 26, 27 и 28 выбора режимов формирователя 11 являются соответственно одноименными входами устройства. Первый управляющий выход 29 формирователя 11 соединен с входом установки в "прозрачность" блока 5 триггеров адреса считывания, второй управляющий выход 30 формирователя 11 подключен к входу выбора канала первого коммутатора 15, первый информационный вход которого соединен с выходом усилителя 4 считывания, второй информационный вход с выходом блока 8 триггеров данных, выход первого коммутатора 15 соединен с информационным входом регистра 16, управляющий вход которого подключен к третьему управляющему выходу 31 формирователя 11 сигналов управления. Первый, второй, третий и четвертый информационные входы второго коммутатора 17 соединены соответственно с выходами усилителя 4 считывания, регистра 16, блока 8 триггеров данных и с информационной шиной 21 устройства, управляющие входы выбора первого, второго и третьего каналов с низким приоритетом и выбора третьего и четвертого каналов с высоким приоритетом второго коммутатора 17 подключены к группе управляющих выходов 32-1 +32-4 формирователя 11 сигналов управления, а выход второго коммутатора 17 соединен с входом выходного усилителя 10. The first and second inputs of the first block 13 address comparison are connected to the output of the block 6 triggers the write address and to the output of the block 5 triggers the read address, to the output of which through the additional block 12 triggers the read address is connected the first input of the second block 14 address comparison, the second input of which is connected to input bus 19 record address. The output of the second address comparison unit 14 is connected to the first control input 23 of the address match of the driver 11, the second control input 24 of the address match of which is connected to the output of the first address comparison unit 13, and the second control input 25 of the write permission is connected to the output of the write enable trigger 7. The first, second and third control inputs 26, 27 and 28 of the choice of modes of the shaper 11 are respectively the inputs of the same device. The first control output 29 of the shaper 11 is connected to the transparency input of the read address trigger unit 5, the second control output 30 of the shaper 11 is connected to the channel select input of the first switch 15, the first information input of which is connected to the output of the read amplifier 4, the second information input with the output of the data trigger unit 8, the output of the first switch 15 is connected to the information input of the register 16, the control input of which is connected to the third control output 31 of the driver 11 of the control signals I. The first, second, third and fourth information inputs of the second switch 17 are connected respectively to the outputs of the reading amplifier 4, register 16, data trigger unit 8 and the device information bus 21, the control inputs for selecting the first, second and third channels with low priority and selecting the third and the fourth channel with a high priority of the second switch 17 is connected to the group of control outputs 32-1 + 32-4 of the shaper 11 of the control signals, and the output of the second switch 17 is connected to the input of the output amplifier 10.

Второй коммутатор 17 представляет собой мультиплексор на четыре направления, имеющий функцию Q относительно управляющих входов выбора каналов по сравнению с обычным мультиплексором на четыре направления, который выполняет логическую функцию
Q A

+B

+C•S_C+D

где A, B, C и D информационные входы;
S_A, S_B, S_C, и S_D управляющие входы, на которые наложено условие наличия ровно одного "0" и трех "1" в каждый момент времени. Логическая функция
Q A

+B

V_C•V_D+C(

V_C•V_D+

)+D

описывает работу мультиплексора на четыре направления, который имеет три управляющих входа S_A, S_B, S_C выбора канала с низким приоритетом, на которые наложено условие наличия ровно одного "0" и двух "1" в каждый момент времени, и два управляющих V_C, V_D выбора канала с высоким приоритетом, для которых запрещена комбинация из двух "0". При наличии "0" на одном из входов V_C, V_D на выход передается состояние на входах C или D соответственно независимо от комбинации на входах S_A, S_B, S_C. При наличии двух "1" на входах V_C, V_D выбирается один из каналов A, B, C в зависимости от состояния на входах S_A, S_B, S_C. Функция Q аппаратно реализуется с помощью стандартной библиотеки элементов.The second switch 17 is a four-direction multiplexer having a Q function relative to the channel selection control inputs compared to a conventional four-direction multiplexer, which performs a logical function
QA

+ B

+ C • S _C + D

where A, B, C and D are information inputs;
S _A , S _B , S _C , and S _D control inputs that are subject to the condition of having exactly one "0" and three "1" at any given time. Logic function
QA

+ B

V _C • V _D + C (

V _C • V _D +

) + D

describes the operation of a four-way multiplexer, which has three control inputs S _A , S _B , S _{C of} low priority channel selection, which are subject to the condition of having exactly one "0" and two "1" at each moment of time, and two control V _C , V _D high priority channel selection for which a combination of two "0" is prohibited. If there is a "0" on one of the inputs V _C , V _D , the state at the inputs C or D is transmitted to the output, respectively, regardless of the combination at the inputs S _A , S _B , S _C. If there are two "1" at the inputs V _C , V _D , one of the channels A, B, C is selected depending on the state at the inputs S _A , S _B , S _C. The Q function is hardware implemented using the standard element library.

Формирователь 11 сигналов управления (см. фиг. 2) содержит первый и второй усилители 33 и 34 соответственно, с первого по пятый элементы 2И 35-39 соответственно, третий усилитель 40, шестой элемент 2И 41 элемент 4И 42, элемент 2ИЛИ 43, первый и второй D-триггеры 44 и 45 соответственно. The driver 11 control signals (see Fig. 2) contains the first and second amplifiers 33 and 34, respectively, from the first to fifth elements 2I 35-39, respectively, the third amplifier 40, the sixth element 2I 41 element 4I 42, the element 2 OR 43, the first and the second D-flip-flops 44 and 45, respectively.

Первый управляющий вход 26 режима работы подключен к входу первого усилителя 33, инверсный выход которого является первым управляющим выходом 29 формирователя 11. Второй управляющий вход 27 режима работы формирователя 11 подключен к прямому входу второго и инверсному входу третьего элементов 36 и 37 2И соответственно, другие прямые входы которых подключены к прямому выходу первого усилителя 33, а инверсные выходы являются соответственно управляющими выходами 32-5 и 32-4 формирователя 11. К входу второго усилителя 34 подключен третий управляющий вход режима работы формирователя 11. Первый выход усилителя 34 является третьим управляющим выходом 31 формирователя 11, а второй выход соединен с инверсными входами четвертого и пятого элементов 38 и 39 2И соответственно, с входом третьего усилителя 40 и с четвертым входом элемента 4И 42. Входы первого элемента 2И 35 подключены к второму управляющему входу 24 совпадения адресов и к второму управляющему входу 25 разрешения записи формирователя 11, а выход является вторым управляющим выходом формирователя 11 и соединен с прямым входом четвертого элемента 2И 38 и со вторым инверсным входом пятого элемента 2И 39. Выход последнего является управляющим выходом 32-3 формирователя 11. Первый вход элемента 4И 42 является вторым управляющим входом 27 режима работы формирователя 11, второй первым управляющим входом 23 совпадения адресов, а третий первым управляющим входом 20 разрешения записи. Прямой выход элемента 4И 42 и инверсный выход третьего усилителя 40 подключены к входам элемента 2ИЛИ 43. Первый и второй D-триггеры 44 и 45 представляют собой D-триггеры с функцией 3И на входе. К первым входам D-триггеров 44 и 45 подключен инверсный выход элемента 4И 42, к вторым входам выход элемента 2ИЛИ 43, а к третьим входам D3 прямой выход третьего усилителя 40. Выход D-триггера 44 является управляющим выходом 32-1 формирователя 11. Выход D-триггера 45 соединен с вторым входом шестого элемента 2И 41, первый вход которого подключен к выходу четвертого элемента 2И 38, а выход является управляющим выходом 32-2 формирователя 11. The first control input 26 of the operating mode is connected to the input of the first amplifier 33, the inverse output of which is the first control output 29 of the shaper 11. The second control input 27 of the operating mode of the shaper 11 is connected to the direct input of the second and inverse input of the third elements 36 and 37, respectively, other direct the inputs of which are connected to the direct output of the first amplifier 33, and the inverse outputs are respectively the control outputs 32-5 and 32-4 of the shaper 11. A third control input is connected to the input of the second amplifier 34 operating mode of the driver 11. The first output of the amplifier 34 is the third control output 31 of the driver 11, and the second output is connected to the inverse inputs of the fourth and fifth elements 38 and 39 2I, respectively, with the input of the third amplifier 40 and the fourth input of the element 4I 42. The inputs of the first element 2I 35 are connected to the second control input 24 matches the addresses and to the second control input 25 of the write permission of the shaper 11, and the output is the second control output of the shaper 11 and is connected to the direct input of the fourth element 2I 38 and with the second inverse input of the fifth element 2I 39. The output of the latter is the control output 32-3 of the shaper 11. The first input of the element 4I 42 is the second control input 27 of the operating mode of the shaper 11, the second first control input 23 matches the addresses, and the third the first control input 20 write permissions. The direct output of the element 4I 42 and the inverse output of the third amplifier 40 are connected to the inputs of the element 2 OR 43. The first and second D-flip-flops 44 and 45 are D-flip-flops with the function 3I at the input. The inverse output of element 4I 42 is connected to the first inputs of D-flip-flops 44 and 45, the output of element 2 OR 43 is connected to the second inputs, and the direct output of the third amplifier 40 is connected to the third inputs D3. The output of D-trigger 44 is the control output 32-1 of driver 11. Output D-trigger 45 is connected to the second input of the sixth element 2I 41, the first input of which is connected to the output of the fourth element 2I 38, and the output is the control output 32-2 of the shaper 11.

Запоминающее устройство содержит (см. фиг. 3) входные коммутаторы данных, которые имеют первый и второй блоки 46 и 47 соответственно коммутаторов n/2-битовых данных с трех направлений, узлы 48 и 49 управления первым и вторым блоками коммутаторов соответственно. Входная информационная шина 21 (n-битовая) представляет собой выходы (n/2-битовые шины) первого и второго блоков 46 и 47 коммутаторов, входы данных первого блока 46 коммутаторов и входы данных второго блока 47 коммутаторов являются информационными входами 50-55, соответственно, управляющие входы узла 48 управления первым блоком коммутаторов и управляющие входы узла 49 управления вторым блоком коммутаторов являются управляющими входами 56-59 устройства соответственно. Первый, второй и третий входы выбора каналов первого блока 46, а также второго блока 47 коммутаторов подключены к выходам узлов 48, 49 управления первым и вторым блоками коммутаторов соответственно. The storage device contains (see Fig. 3) input data switches that have first and second blocks 46 and 47, respectively, of n / 2-bit data switches from three directions, control nodes 48 and 49 of the first and second switch blocks, respectively. The input information bus 21 (n-bit) represents the outputs (n / 2-bit buses) of the first and second switch blocks 46 and 47, the data inputs of the first switch block 46 and the data inputs of the second switch block 47 are information inputs 50-55, respectively , the control inputs of the control unit 48 of the first switch unit and the control inputs of the control unit 49 of the second switch unit are control inputs 56-59 of the device, respectively. The first, second and third inputs of the channel selection of the first block 46, as well as the second block 47 of the switches are connected to the outputs of nodes 48, 49 control the first and second blocks of switches, respectively.

При считывании информации из памяти в отсутствие записи в том же такте (уровень на входе 20 разрешения записи ЗП-"0") в режиме, заданном уровнями на первом управляющем входе 26 выбора режима ДИАГ "0" и на третьем управляющем входе выбора режима 28 РЕЖ "0", причем второй управляющий вход 27 выбора режима ВКЛ в любом логическом состоянии, адрес считывания с входной шины 18 адpеса считывания через блок 5 триггеров адреса считывания подается на входы блока 3 дешифрации считывания, который осуществляет преобразование двоичного кода адреса в код для выбора строк и столбцов матрицы 1 запоминающих элементов, т. е. для выбора элементов памяти, соответствующих слову с данным адресом, с выходов блока 3 дешифрации считывания сигналы поступают на входы выборки по считыванию матрицы 1 запоминающих элементов, с информационного выхода которой считываемая информация подается на вход усилителя 4 считывания, с выходов которого она поступает на третий канал второго коммутатора 17, причем этот канал выбирается уровнем S_c="0" на третьем выходе 32-3 группы управляющих выходов формирователя 11 сигналов управления, который поступает на управляющий вход выбора третьего канала с низким приоритетом второго коммутатора.When reading information from the memory in the absence of writing in the same cycle (level at the input 20 of recording permission ZP- "0") in the mode specified by the levels on the first control input 26 of the DIAG mode selection "0" and on the third control input of the mode selection 28 MODE "0", and the second control input 27 selects the ON mode in any logical state, the read address from the input bus 18 of the read address through block 5 of the trigger address of the read is fed to the inputs of block 3 of the read decryption, which converts the binary address code into a code for selection rows and columns of the matrix 1 of the storage elements, that is, to select memory elements corresponding to a word with a given address, from the outputs of the read decryption unit 3, the signals are fed to the inputs of the sample by reading the matrix 1 of the storage elements, from the information output of which the read information is fed to the input a reading amplifier 4, from the outputs of which it goes to the third channel of the second switch 17, and this channel is selected by the level S _c = "0" at the third output 32-3 of the group of control outputs of the driver 11 of the control signals which goes to the control input of the choice of the third channel with a low priority of the second switch.

При считывании и одновременной (в том же такте) записи информации (уровень на входе 20 разрешения записи ЗП="1") в режиме, заданном уровнями на первом управляющем входе 26 выбора режима ДИАГ="0" и на третьем управляющем входе 28 выбора режима РЕЖ="0", причем второй управляющий вход 27 выборов режима ВКЛ в любом логическом состоянии, дешифрация адреса записи осуществляется аналогично дешифрации адреса считывания, описанной выше, с той разницей, что в этом случае на входы блока 2 дешифрации записи подается адрес записи с входной шины 19 адреса записи через блок 6 триггеров адреса записи, а также данные с входной информационной шины 21 через блок 8 триггеров данных и строб с выхода формирователя 9 строба записи. Таким образом, производится не только дешифрация адреса записи, но и данных, а также учитывается состояние на входе 20 разрешения записи, при этом строб записи оптимальной длительности формируется для ЗП "1". Адрес считывания через блок 5 триггеров адреса считывания подается на первый вход, а адрес записи через блок 6 триггеров адреса записи на второй вход первого блока сравнения адресов 13, сигнал с выхода которого подается на второй управляющий вход 24 совпадения адресов формирователя 11 сигналов управления, причем уровень "1" этого сигнала соответствует совпавшим адресам. При этом, если адреса не совпали, считывание производится, как описано выше. В случае совпадения адресов записи и считывания формирователь 11 сигналов управления уровнем S_b="0" на втором выходе 32-2 группы управляющих выходов, который поступает на управляющий вход выбора второго канала с низким приоритетом второго коммутатора, выбирает на втором коммутаторе второй канал, на который поступает информация с выхода регистра 16, устанавливает уровень S на втором управляющем выходе 30 формирователя 11 сигналов управления так, что в регистр 16 через первый коммутатор 15 поступают данные с блока 8 триггеров данных, и устанавливает уровень V_дан= "0" на третьем управляющем выходе 31 так, что он обеспечивает "прозрачность" соответствующего триггера в регистре 16 (при этом задержки информации на выходе регистра на один такт не происходит). Следовательно, информация на выходную информационную шину 22 поступает минуя матрицу 1 запоминающих элементов, что существенно уменьшает время записи-считывания.When reading and simultaneous (in the same clock) recording information (level at input 20 of recording permission ZP = "1") in the mode specified by the levels on the first control input 26 of the DIAG mode selection = "0" and on the third control input 28 of the mode selection MODE = "0", and the second control input 27 of the ON selection in any logical state, the decryption of the write address is carried out similarly to the decryption of the read address described above, with the difference that in this case, the record address from the input bus 19 write address es unit 6 triggers the write address and data from the input data bus 21 via unit 8 triggers and data strobe output write strobe shaper 9. Thus, not only the decryption of the recording address is performed, but also the data, as well as the state of the recording permission input 20 is taken into account, while the recording strobe of the optimal duration is formed for the memory unit “1”. The read address through the block 5 triggers the read address is supplied to the first input, and the write address through the block 6 triggers the write address to the second input of the first block address comparison 13, the output signal of which is fed to the second control input 24 matches the addresses of the driver 11 of the control signals, and the level "1" of this signal corresponds to matched addresses. Moreover, if the addresses do not match, the reading is performed as described above. If the write and read addresses match, the driver 11 of the level control signals S _b = "0" at the second output 32-2 of the group of control outputs, which is fed to the control input of the second channel with a low priority for the second switch, selects the second channel on the second switch, on which receives information from the output of the register 16, sets the level S on the second control output 30 of the driver 11 of the control signals so that the register 16 through the first switch 15 receives data from the block 8 data triggers, and set t level V is _given = "0" at the third control output 31 so that it provides the "transparency" of the corresponding trigger in register 16 (there is no delay in the information at the output of the register for one clock cycle). Therefore, the information on the output information bus 22 enters bypassing the matrix 1 of the storage elements, which significantly reduces the write-read time.

При считывании информации из памяти при отсутствии записи в том же такте (уровень на входе 20 разрешения записи ЗП="0") в режиме, заданном уровнями на первом управляющем входе выбора режима ДИАГ="0", на втором управляющем входе 27 выбора режима ВКЛ="0" и на третьем 28 РЕЖ="1", тракт считывания от блока 5 триггеров адреса считывания до усилителя 4 считывания работает, как описано выше. Формирователь 11 сигналов управления уровнем S_B="0" на втором выходе 32-2 группы управляющих выходов, который поступает на управляющий вход выбоpа второго канала с низким приоритетом второго коммутатора, выбирает на втором коммутаторе 17 второй канал, на который поступает информация с выхода регистра 16, устанавливает уровень S на втором управляющем выходе 30 формирователя 11 сигналов управления так, что в регистр 16 через первый коммутатор 15 поступают данные с усилителя 4 считывания, и устанавливает уровень V_дан= "1" на третьем управляющем выходе 31 формирователя 11 сигналов управления так, что он не поддерживает "прозрачность" соответствующего триггера в регистре 16 (при этом происходит задержка информации на выходе регистра 16.When reading information from the memory when there is no recording in the same clock cycle (level at the input 20 of recording permission ZP = "0") in the mode specified by the levels on the first control input of the DIAG = "0" mode, on the second control input 27 of the ON selection = "0" and on the third 28 MODE = "1", the read path from the read address trigger block 5 to the read amplifier 4 works as described above. The driver 11 of the level control signals S _B = "0" at the second output 32-2 of the group of control outputs, which is fed to the control input of the second channel with a low priority for the second switch, selects the second channel on the second switch 17, which receives information from the register output 16, sets the level of S in the second control output 30, driver 11 control signals so that the register 16 through the first switch 15 receives the data from the read amplifier 4 and establishes a _given level V = "1" at the third control output 3 1 of the driver 11 of the control signals so that it does not support the "transparency" of the corresponding trigger in register 16 (in this case, information is delayed at the output of register 16.

При считывании и одновременной (в том же такте) записи информации (уровень на входе 20 разрешения записи ЗП="1") в режиме, заданном уровнями ДИАГ= "0", ВКЛ= "0", РЕЖ="1" на первом, втором и третьем управляющих входах 26-28 выбора режима соответственно работа тракта записи не изменяется, а функционирование тракта считывания зависит от совпадения (или несовпадения) адресов записи и считывания. Формирователь 11 сигналов управления уровнем S_B= "0" на втором выходе 32-2 группы управляющих выходов, который поступает на управляющий вход выбора второго канала с низким приоритетом второго коммутатора, выбирает второй канал второго коммутатора 17, на который подается информация с регистра 16, задержанная на один такт (уровень V_дан="1" на третьем управляющем выходе 31 формирователя 11 сигналов управления не поддерживает "прозрачность" соответствующего триггера в регистре 16). В зависимости от логического состояния на выходе первого блока 13 сравнения адресов формирователь 11 сигналов управления устанавливает уровень S на втором управляющем выходе 30. При совпадении адресов первый коммутатор 15 передает информацию с выхода блока 8 триггеров данных, при несовпадении с выхода усилителя 4 считывания.When reading and simultaneous (in the same measure) recording information (level at the input 20 of recording permission ZP = "1") in the mode set by the levels DIAG = "0", ON = "0", MODE = "1" on the first, the second and third control inputs 26-28 of the mode selection, respectively, the operation of the write path does not change, and the functioning of the read path depends on the coincidence (or mismatch) of the write and read addresses. The driver 11 of the level control signals S _B = "0" at the second output 32-2 of the group of control outputs, which is fed to the control input of the second channel with a low priority of the second switch, selects the second channel of the second switch 17, which receives information from the register 16, delayed by one clock cycle (level V _data = "1" at the third control output 31 of the driver 11 of the control signals does not support the "transparency" of the corresponding trigger in register 16). Depending on the logical state at the output of the first address comparison unit 13, the control signal generator 11 sets the level S at the second control output 30. When the addresses match, the first switch 15 transmits information from the output of the data trigger block 8, if the read amplifier 4 does not match the output.

В этом режиме (ДИАГ="0", ВКЛ="0", РЕЖ="1") задержанные на такт выходные данные появляются на выходе памяти в начале такта, что позволяет использовать ту же микросхему памяти при работе с удаленными устройствами и без уменьшения тактовой частоты. При этом максимальное время задержки на линии связи может быть близким к времени такта. In this mode (DIAG = "0", ON = "0", MODE = "1"), delayed output data appears on the memory output at the beginning of the cycle, which allows you to use the same memory chip when working with remote devices and without reducing clock frequency. Moreover, the maximum delay time on the communication line may be close to the cycle time.

При считывании информации из памяти при отсутствии записи в том же такте (уровень на входе 20 разрешения записи ЗП="0") в режиме, заданном уровнями ДИАГ= "0", ВКЛ= "1", РЕЖ="1" на первом, втором и третьем управляющих входах 26-28 выбора режима соответственно тракт считывания функционирует аналогично режиму, заданному уровнями ДИАГ="0", ВКЛ="0",РЕЖ="1". When reading information from the memory when there is no recording in the same clock cycle (level at the input 20 of recording permission ZP = "0") in the mode set by the levels DIAG = "0", ON = "1", MODE = "1" on the first, the second and third control inputs 26-28 of the mode selection, respectively, the read path operates similarly to the mode specified by the levels DIAG = "0", ON = "0", MODE = "1".

При считывании и одновременной (в том же такте) записи информации (уровень на входе 20 разрешения записи ЗП="1") в режиме, заданном уровнями ДИАГ= "0", ВКЛ="1", РЕЖ="1", на первом, втором и третьем управляющих входах 26-28 выбора режима соответственно тракт записи работает согласно описанному выше, функционирование тракта считывания отличается от описанного для режима ЗП="1", ДИАГ="0", ВКЛ="1", РЕЖ="1" тем, что при записи информации по адресу, совпадающему с адресом считывания предыдущего такта, второй блок 14 сравнения адресов, на входы которого поступает адрес записи с входной шины 19 адреса записи устройства и задержанный на один такт адрес считывания с выхода блока 12 дополнительных триггеров адреса считывания, устанавливает свой выход в состояние логической "1", согласно этому уровню на первом управляющем входе совпадения адресов 23 формирователь 11 сигналов управления выбирает на втором коммутаторе 17 первый канал уровнем S_A="0" на первом выходе 32-1 группы управляющих выходов, который поступает на управляющий вход выбора первого канала с низким приоритетом второго коммутатора, и информация считывается с выхода блока 8 триггеров данных.When reading and simultaneous (in the same measure) recording information (level at the input 20 of recording permission ZP = "1") in the mode set by the levels DIAG = "0", ON = "1", MODE = "1", on the first , the second and third control inputs 26-28 of the mode selection, respectively, the recording path works as described above, the operation of the read path is different from that described for the RFP = "1", DIAG = "0", ON = "1", MODE = "1" the fact that when recording information at an address that matches the read address of the previous measure, the second block 14 address comparison, the inputs of which receives the address recording from the input bus 19 of the recording address of the device and the read address delayed by one clock from the output of the block 12 of additional triggers of the read address, sets its output to the logical "1" state, according to this level, at the first control input of the address match 23, the control signal generator 11 selects the second switch 17, a first channel level S _a = "0" at the first output group of control outputs 32-1, which is supplied to the first control channel selection input of a low priority of the second switch, and the information schi yvaetsya with 8 data block output triggers.

Данный режим (ДИАГ="0", ВКЛ="1", РЕД="1") также позволяет работать с удаленными устройствами, выставляя считываемую информацию в начале такта с задержкой на один такт, но, кроме того, позволяет отследить запись информации, произведенную по адресу, совпадающему с адресом считывания предыдущего такта, и передать ее на выход с минимальной задержкой, что расширяет функциональные возможности рассматриваемого запоминающего устройства. This mode (DIAG = "0", ON = "1", EDIT = "1") also allows you to work with remote devices by setting readable information at the beginning of a measure with a delay of one measure, but, in addition, allows you to track the recording of information, produced at the address that matches the read address of the previous measure, and transfer it to the output with a minimum delay, which extends the functionality of the considered storage device.

В диагностическом режиме, заданном уровнями ДИАГ="0", ВКЛ="0" на первом и втором управляющих входах 26, 27 выбора режима соответственно, на вход синхронизации подается внешний статический уровень СИ="0". В этом режиме уровнем V_асч="0" с первого управляющего выхода 29 формирователя 11 сигналов управления блок 5 триггеров адреса считывания устанавливается в "прозрачность", на втором коммутаторе 17 уровнем V_c="0" на четвертом выходе 32-4 группы управляющих выходов формирователя 11 сигналов управления, который поступает на управляющий вход выбора третьего канала с высоким приоритетом второго коммутатора, выбирается третий канал. Т. е. производится асинхронное считывание информации из матрицы 1 запоминающих элементов.In the diagnostic mode set by the DIAG = "0" levels, ON = "0" at the first and second control inputs 26, 27 of the mode selection, respectively, the external static level SI = "0" is applied to the synchronization input. In this mode, the level V _ac = "0" from the first control output 29 of the _driver 11 of the control signals, the block 5 of the trigger address of the read address is set to "transparency", on the second switch 17 level V _c = "0" on the fourth output of 32-4 groups of control outputs the shaper 11 of the control signals, which is fed to the control input of the selection of the third channel with a high priority of the second switch, the third channel is selected. That is, an asynchronous reading of information from the matrix 1 of storage elements is performed.

Данный режим позволяет осуществлять диагностическое обслуживание устройств, содержащих данный тип памяти. При останове устройства можно асинхронно считать информацию, содержащуюся в матрице памяти. This mode allows you to perform diagnostic maintenance of devices containing this type of memory. When the device stops, you can asynchronously read the information contained in the memory matrix.

В диагностическом режиме, заданном управляющими сигналами ДИАГ="0", ВКЛ= "1" на первом и втором управляющих входах 26, 27 режима работы соответственно, на вход синхронизации подается статический уровень СИ="0". В этом случае на втором коммутаторе 17 выбран четвертый канал в соответствии с уровнем V_D= "0" на пятом выходе 32-5 группы управляющих выходов формирователя 11 сигналов управления, который поступает на управляющий вход выбора четвертого канала с высоким приоритетом второго коммутатора. Следовательно, производится считывание информации напрямую с входной информационной шины 21 устройства.In the diagnostic mode specified by the control signals DIAG = "0", ON = "1" at the first and second control inputs 26, 27 of the operating mode, respectively, the static level SI = "0" is applied to the synchronization input. In this case, the fourth channel is selected on the second switch 17 in accordance with the level V _D = "0" at the fifth output 32-5 of the group of control outputs of the driver 11 of the control signals, which is fed to the control input of the fourth channel with a high priority of the second switch. Therefore, information is read directly from the input information bus 21 of the device.

Данный режим (индикация шины) используется при отладке систем, содержащих данную память, и также расширяет функциональные возможности запоминающего устройства. This mode (bus indication) is used when debugging systems containing this memory, and also extends the functionality of the storage device.

Входные n-битовые данные D поступают на входную информационную шину 21 с выхода блока входных коммутаторов данных. Входные коммутаторы разделены на два блока: первый и второй блоки 46 и 47 соответственно коммутаторов n/2-битовых данных с трех направлений, на входы каждого из которых проходят по три шины 50, 51, 52 и 53, 54, 55 соответственно входных n/2-битовых данных, которые соответствуют с первого по шестой информационным входам блока входных коммутаторов данных D00, D01, D02, D10, D11, D12. Первый и второй блоки входных коммутаторов управляются схемами управления 48 и 49 соответственно, на которые поданы по два внешних сигнала 56-59 управления выбором входных данных, которые соответствуют с первого по четвертый управляющим входам блока входных коммутаторов данных Y00, Y01, Y10, Y11. При установке Y00=Y01= 0, Y10= Y11= 0 на выходах входных коммутаторов данных устанавливается "0" независимо от информации на входах D00, D01, D02, D10, D11, D12, При Y00 ≠ 0 или Y01≠ 0 на первом блоке 46 коммутаторов выбирается канал, соответствующий данной комбинации Y00, Y01. Аналогично работает второй блок 47 коммутаторов. The input n-bit data D is supplied to the input information bus 21 from the output of the input data switch block. Input switches are divided into two blocks: the first and second blocks 46 and 47, respectively, of n / 2-bit data switches from three directions, the inputs of each of which pass through three buses 50, 51, 52 and 53, 54, 55 respectively of input n / 2-bit data that correspond to the first through sixth information inputs of the input data switch block D00, D01, D02, D10, D11, D12. The first and second input switch blocks are controlled by control circuits 48 and 49, respectively, to which two external input data selection control signals 56-59 are applied, which correspond to the first to fourth control inputs of the input data switch block Y00, Y01, Y10, Y11. When setting Y00 = Y01 = 0, Y10 = Y11 = 0, the outputs of the input data switches are set to “0” regardless of the information at the inputs D00, D01, D02, D10, D11, D12, When Y00 ≠ 0 or Y01 ≠ 0 on the first block 46 switches selects the channel corresponding to this combination Y00, Y01. Similarly, the second block 47 switches.

Использование входных коммутаторов данных позволяет увеличить количество устройств, обслуживаемых одной микросхемой памяти, а также осуществлять стирание информации (запись 0 в элементы памяти) при установке Yii=0 путем только перебора адреса записи независимо от состояния входной шины данных. Using input data switches allows you to increase the number of devices served by a single memory chip, as well as erase information (writing 0 to memory elements) when setting Yii = 0 by only enumerating the write address regardless of the state of the input data bus.

Таким образом, двухпортовая память с данной организацией позволяет улучшить эксплуатационные и функциональные характеристики устройства. Наличие обходной цепи и сравнение адресов записи и считывания позволяет сократить время записи-считывания. Наличие управляемого регистра дает возможность более гибко использовать память при работе с разноудаленными устройствами, причем при задержке считываемой информации на такт существует возможность учитывать или не учитывать записываемую в следующем такте информацию. Диагностические режимы (асинхронное считывание информации и индикация шины) позволяют иметь дополнительные средства для отладки систем, построенных с использованием данного типа памяти. Использование входных коммутаторов данных позволяет принимать информацию независимо с нескольких направлений, а также осуществлять стирание информации путем только перебора адреса записи. Thus, the dual-port memory with this organization can improve the operational and functional characteristics of the device. Having a bypass circuit and comparing write and read addresses reduces write-read times. The presence of a controllable register makes it possible to use the memory more flexibly when working with devices with different distances, and when there is a delay in the read information per cycle, it is possible to take into account or not take into account the information recorded in the next cycle. Diagnostic modes (asynchronous information reading and bus indication) allow you to have additional tools for debugging systems built using this type of memory. Using input data switches allows you to receive information independently from several directions, as well as to erase information by only sorting through the recording address.

Claims

1. A MEMORY DEVICE containing a matrix of storage elements, the read and write sampling inputs of which are connected to the outputs of the read and write address blocks of the read and write decryption blocks, the inputs of which are connected to the input and output bus lines of the device, respectively, information output the matrix of storage elements is connected to the input of the read amplifier, a trigger for recording permission, the input of which is connected to the input of the recording permission of the device, and the output is from the input of the shaper of the recording strobe, the output of which is connected to the control input of the decoder, the data input of which is connected to the output of the data trigger block, the input of which is connected to the input information bus of the device, and the output amplifier, the output of which is the output information bus of the device, characterized in that it includes a driver of control signals, an additional block of triggers for read addresses, the first and second blocks of address comparison, the first switch, register and second switch, the first input of the first address comparison unit is connected to the output of the write address trigger unit, and the second input with the output of the read address trigger unit is connected to the input of the additional read address trigger unit, the output of which is connected to the first input of the second address comparison unit, the second input of which is connected to input bus address of the record, the output of the first block address comparison is connected to the second control input of the address match of the driver of the control signals, the first control input of the address match which is connected to the output of the second address comparison unit, the second control input of the recording permission of the shaper of control signals is connected to the output of the trigger of the recording permission, the first control input of recording permission of the shaper of control signals to the input of the resolution of recording of the device, the first, second and third control inputs are the control inputs of the device, the first control output of the driver of the control signals is connected to the input of the installation in the "0" block trigger a read address ditch, the second control output of the control signal generator is connected to the channel select input of the first switch, the first information input of which is connected to the output of the read amplifier, the second information input with the output of the data trigger block, the output of the first switch is connected to the register information, the control input of which is connected to the third control output of the control signal driver, the information inputs of the second switch are connected respectively to the outputs of the amplifier of the register, data trigger block and with the input information bus of the device, the control inputs of the selection of the first, second and third channels with low priority and the choice of the third and fourth channels with high priority of the second switch are connected to the group of control outputs of the control signal generator, and the output of the second switch connected to the input of the output amplifier.

2. The device according to claim 1, characterized in that the driver of the control signals comprises first, second and third amplifiers, from the first to the sixth elements 2I, element 4I, element 2OR, first and second D-flip-flops, the input of the first amplifier being the first control the input of the mode selection of the driver of the control signals, the inverse output of the first amplifier is the first control output of the driver of the control signals, the direct output is connected to the first input of the second and to the direct input of the third elements 2I, the second input of the second and inverse the first input of the third elements 2I and the first input of the element 4I are connected to the second control input of the mode selection of the driver of control signals, the outputs of the second and third elements 2I are the fifth and fourth outputs from the group of control outputs of the driver of the control signals, the second and third inputs of element 4I are the first control input the addresses and the first control input enable recording permissions of the control signals, respectively, the first and second inputs of the first element 2I are the second control the address matching path and the second control input enable the driver of the control signals, respectively, the output of the first element 2I is connected to the second control output of the driver of the control signals, to the direct input of the fourth and to the first inverse input of the fifth elements 2I, the input of the second amplifier is the third control input of the shaper mode selection control signals, its first output is the third control output of the control signal generator, the second output is connected to the inverse input the fourth and second inverse input of the fifth element 2I, with the input of the third amplifier and the fourth input of the element 4I, the output of the fifth element 2I is the third output from the group of control outputs of the control signal generator, the direct output of the element 4I and the inverse output of the third amplifier are connected respectively to the first and the second inputs of the element 2 OR, the inverse output of the element 4I is connected to the first inputs of the D-flip-flops, the output of the element 2 OR is connected to the second inputs, and the direct output of the third amplifier is the output of the third inputs, the output of the first D-trigger RA is the first output from the group of control outputs of the control signal generator, the first input of the sixth element 2I is connected to the output of the fourth element 2I, the second input is connected to the output of the second D-trigger, and the output of the sixth element 2I is the second output from the group of control outputs of the control signal generator.