Изобретение относитс к вычислительной технике, в частности к устройствам дл сопр жени источника и приемника информации, и может быть использовано в качестве устройства буферной пам ти. Целью изобретени вл етс повыш ние достоверности передачи информации за счет устранени наложени си налов обращени к устройству от ЭВМ и абонента. Fia чертеже представлена блок-схе ма устройства дл сопр жени ЭВМ с абонентом. Устройство содержит блок 1 па -л ти , первый 2 и второй 3 элементы задержки, счетчик. 4 чтени , реверсивньш счетчик 5, триггер 6 синхронизатор 7, счетчик 8 записи, элемен ИЛ1 9, первую группу элементов И 10, вторую группу элементов И 11, группу элементов ИЛИ 12, первьй 13 и второй 14 управл ющие вкоды устро ства, информационные входы 15 и выходы 16 устройства, контрольные выходы 17 и выход 18 разрешени устро ства, элементы пам ти 19, группы элементов И 20, первый 21 и второй 22управл ющие и-адресньй 23 входы блока пам ти. Устройство работает следующим образом. В исходном состо нии синхронизатор 7, с-етчик 4 чтени , реверсивнь счетчик 5 и счетчик 8 записи обнулены , триггер 6 находитс , в произвольном состо нии, на адресном вход 23блока 1 пам ти находитс нулевой потенциал, на выходе 18 разрешени запрещающий потенциал, блокируюш,ий выдачу от абонента управл ющих сигналов считывани по входу 14 устрой ства, на контрольном выходе 17 устройства - нулевой код, т.е. вс пам ть свободна и ЭВМ может производить запись информации в блок пам ти . При по влении на входе 15 информ ционного слова параллельньЕм кодом на вход 13 приходит сигнал, которьй записывает единицу в счетчик 8 и ре версивньй счетчик 5, устанавливает триггер 6 в нулевое состо ние и через элемент 2 задержки разрешает за пись информационного слова в блок 1 пам ти по первому адресу. Код адреса, по которому происходит запись, подаетс на вход 23 бло 42 ка 1 пам ти с выхода счетчика 8 через элементы И 11, открытые потенциалом с выхода триггера 6, и элементы | ИЛИ 12. С выхода 18 разрешени снимаетс запрещающий потенциал, и абоненту разрешаетс обращатьс в блок 1 пам ти за информацией, вьщава сигналы считывани по входу 14 устройства. При поступлении следующего информационного слова на вход 15 и сигнала на вход 13 в реверсивньй счетчик 5 и счетчик 8 записываетс еще по единице и на адресном входе 23 блока 1 пам ти выставл етс соответствующий адрес, по которому записываетс код с входа 15. Аналогичным образом происходит дальнейшее заполнение элементов 19 блока 1 пам ти. Если на вход приходит сигнал считывани до того, как произойдет заполнение блока 1 пам ти, счетчика 8 и реверсивного счетчика 5 импульсами , управл ющими записью, триггер 6 устанавливаетс в единичное состо ние , из содержимого реверсивного счетчика 5 вычитаетс единица, в счетчик 4 записываетс единица и вьЬсодной сигнал с элемента 3 задержки разрешает считывание информации, причем код адреса, по которому происходит считывание, подаетс с выхода счетчика 4 через элементы И 10, открытые потенциалом с выхода триггера 6, и элементы ИЛИ 12. Значение информации, записанной по этому адресу, считываетс и через открытые элементы И 20 выдаетс на выход 16 устройства. При поступлении следующего считывающего сигнала из содержимого реверсивного счетчика 5 вычитаетс еще одна единица, в счетчик 4 добавл етс единица и на входе 23 блока 1 пам ти выставл етс код второго адреса. Значение информации, записанной по этому адресу, считываетс и через открытые элементы И 20 выдаетс на выход 16. При завершении считывани всех записанных кодов в пам ти реверсивный счетчик 5 устанавливаетс в нулевое состо ние, вследствие чего элемент ИЛИ 9 формирует запрещающий потенциал на выходе 18 разрешени , по которому абонент блокирует выдачу управл юпщх сигналов по 14 считывани . После записи хот бы одного слова элемент НЛИ 9 снимает запрещающий потенциал с выхода 18 устройства и разрешаетс дальнейшее считывание. В случае, когда реверсивный счетчик 5 заполн етс импульсами записи, поступающими по входу 13, на контрольном выходе 17 устройства по вл етс код, свидетельствующий о заполнении всего блока 1 пам ти, и ЭВМ блокирует выдачу информационных слов и управл ющих сигналов соответственно по входам 15 и 13. Первый сигнал, поступивший на вход 14, производит считывание информации по одному из адресов блока 1 пам ти, запрещающий код снимаетс с выхода 17-устройства и разрешаетс дальнейша запись информационных слов в блок пам ти. Синхронизатор 7 синхронизируют с налы записи и считывани : при одновременном их поступлении на входы синхронизатора на выходах они разне сены по времени. Таким образом, устройство осуществл ет прием и выдачу информации без искажений и в пор дке ее поступ лени на вход как в услови х, строг согласованных по количеству и пор д ку следовани управл ющих сигналов записи и считывани , так и в услови х, когда на вход управл ющих сигна лов считывани поступает последовательность импульсов с посто нной частотой, а информаци с сопровожда щими ее сигналами записи может по вл тьс на входах устройства npiизвольно и объем информации может быт различным. Устройство позвол ет ЭВМ, сокраща цикл работу программ, вести опе ративный контроль над количеством зан тых чеек блока пам ти, предотвраща его переполнение, по вление ложной информации на выходе устройства и потерю информации, а введени обратной св зи с абонентом исключает возможность приема абонентом недостоверной информации и позвол ет перераспределить рабочий цикл або .нента, сокраща врем на ожидание о мена. Кроме того, введение синхронизатора позвол ет устройству работать при любых соотношени х частот записи и считывани . 124 мула изобретени Устройство дл сопр же)1и электронно-вычислительной машины с абонентом, содержащее блок пам ти, реверсивный счетчик, триггер, счетчик чтени , счетчик записи, два элемента задержки , две группы элементов И, группу элементов HJTIi, причем группа выходов реверсивного счетчика подключена к группе информационных входов ЭВМ, группа информационных входов блока пам ти подключена к группе информационных выходов ЭВМ, группа информационных выходов блока пам ти подключена к группе информационных входов абонента, при этом выходы первого и второго элементов задержки соединены с входами записи и считывани блока пам ти соответственно, группа адресных входов которого соединена с группой выходов элементов ИЛИ группы, группы первых и вторых входов которых соединены с группами выходов элементов И первой и второй групп соответственно , нулевой и единичный выходы триггера соединены с первыми входами элементов И второй и первой групп соответственно, группы выходов счетчиков чтени и записи соединены с группами вторых входов элементов И первой и второй групп соответственно , отличающеес тем, что, с целью повышени достоверности передачи информации за счет устранени наложени сигналов обращени к устройству от ЭВМ и абонента, в него введены синхронизатор и элемент ИЛИ, причем первый и второй тактовые входы синхронизатора подключены к выходу записи ЭВМ и выходу считывани абонента соответственно, выход элемента ИЛИ подключен к входу разрешени абонента, при этом группа входов элемента ИЛИ соединена с группой выходов реверсивного счетчика, вход увеличени счета которого соединен с единичным входом триггера, счетным входом счетчика записи, входом первого элемента задержки и с первым тактовым выходом синхронизатора, второй тактовый выход которого соединен с входом второго элемента задержки , счетным входом счетчика чтени . нулевым входом триггера и входом уменьшени счета реверсивного счетчика .The invention relates to computing, in particular, to devices for coupling the source and receiver of information, and can be used as a buffer memory device. The aim of the invention is to increase the reliability of information transfer by eliminating the overlapping of the device accessing the device from the computer and the subscriber. Fia drawing shows a block diagram of a device for interfacing a computer with a subscriber. The device contains a block of 1 paired, the first 2 and second 3 delay elements, a counter. 4 reads, reversible counter 5, trigger 6 synchronizer 7, write counter 8, element IL1 9, first group of elements AND 10, second group of elements AND 11, group of elements OR 12, first 13 and second 14 control board codes, information inputs 15 and the outputs 16 of the device, the control outputs 17 and the output 18 of the resolution of the device, the memory elements 19, the groups of elements AND 20, the first 21 and the second 22 controlling and 23 address inputs of the memory block. The device works as follows. In the initial state, the synchronizer 7, the read signal 4, the reversible counter 5 and the write counter 8 are reset, the trigger 6 is in an arbitrary state, at the address input 23 of the memory block 1 there is a zero potential, at the output 18 of the resolution the inhibitory potential is blocking , the issuance from the subscriber of control signals to read on the input 14 of the device, on the control output 17 of the device - a zero code, i.e. The memory is free and the computer can record information in the memory block. When an information word appears at input 15 by a parallel code, a signal arrives at input 13, which writes the unit to counter 8 and the reverse counter 5, sets trigger 6 to the zero state and, via delay element 2, resolves the writing of information word to memory block 1 ty at the first address. The code of the address at which the recording occurs is fed to the input 23 of the block 42 of 1 memory from the output of the counter 8 through the elements 11, open with potential from the output of the trigger 6, and the elements | OR 12. The inhibitory potential is removed from the output 18 of the resolution, and the subscriber is allowed to apply to the memory block 1 for information, and the read signals are received at the device input 14. When the next information word arrives at the input 15 and the signal at the input 13 into the reversible counter 5 and the counter 8 is recorded one at a time and the corresponding address is set at the address input 23 of the memory block 1, the same way that the code from the input 15 is written. filling in elements 19 of memory block 1. If the read signal arrives at the input before the memory block 1, the counter 8 and the reversible counter 5 are filled with the write control pulses, the trigger 6 is set to one, one is subtracted from the contents of the reverse counter 5, the one is written to the counter 4 and the b-signal from delay element 3 permits the reading of information, and the code of the address at which the reading takes place is supplied from the output of counter 4 through AND 10 elements opened by the potential from the output of trigger 6 and the elements OR 12. The value s information recorded at this address and read out through the open AND gates 20 is provided to the output device 16. When the next reading signal arrives, one more unit is subtracted from the contents of the reversible counter 5, one is added to counter 4, and the code of the second address is set at input 23 of memory 1. The value of the information recorded at this address is read out and through open elements AND 20 is output to output 16. When reading all the recorded codes in the memory is completed, reversible counter 5 is set to zero state, as a result of which the element OR 9 forms the inhibitory potential at resolution 18 where the subscriber blocks the issuance of control signals of 14 readings. After writing at least one word, the NLI element 9 removes the inhibitory potential from the output 18 of the device and further reading is allowed. In the case when the reversible counter 5 is filled with recording pulses arriving at input 13, a code appears on the device control output 17 indicating that the entire memory block 1 is full, and the computer blocks the output of information words and control signals respectively at inputs 15 and 13. The first signal received at input 14 reads information at one of the addresses of memory block 1, the prohibition code is removed from the output of the 17th device and further information words are allowed to be written into the memory block. The synchronizer 7 is synchronized with the write and read rolls: when they are simultaneously received at the synchronizer inputs at the outputs, they are different in time. Thus, the device carries out the reception and delivery of information without distortion and in the order of its arrival to the input both under conditions strictly matched in terms of the number and order of the control signals of recording and reading, and under conditions the input of the read control signals receives a sequence of pulses with a constant frequency, and the information with the accompanying write signals may appear at the inputs of the npi device arbitrarily and the amount of information may vary. The device allows the computer, reducing the work cycle of the programs, operative control over the number of occupied memory block cells, preventing its overflow, the appearance of false information at the device output and information loss, and introducing feedback to the subscriber eliminates the possibility of unreliable reception by the subscriber. information and allows you to reallocate the working cycle abo .nent, reducing the time to wait for exchange. In addition, the introduction of a synchronizer allows the device to operate at any ratios of write and read frequencies. 124 Mules of the Invention A device for matching 1 and an electronic computing machine with a subscriber, comprising a memory block, a reversible counter, a trigger, a read counter, a write counter, two delay elements, two groups of And elements, a group of HJTIi elements, and a group of reversible counter outputs connected to a group of information inputs of a computer; a group of information inputs of a memory unit is connected to a group of information outputs of a computer; a group of information outputs of a memory unit is connected to a group of information inputs of a subscriber; The first and second delay elements are connected to the write and read inputs of the memory block, respectively, the group of address inputs of which are connected to the group of outputs of the elements OR groups, the groups of first and second inputs of which are connected to the groups of outputs of elements AND of the first and second groups, respectively, zero and single outputs the trigger is connected to the first inputs of the elements of the second and first groups, respectively, the output groups of the reading and writing counters are connected to the groups of the second inputs of the elements of the first and second groups respectively Essentially, in order to increase the reliability of information transfer by eliminating the imposition of signals from the computer and the subscriber to the device, a synchronizer and an OR element are entered into it, the first and second clock inputs of the synchronizer connected to the computer record output and the subscriber reading output accordingly, the output of the OR element is connected to the subscriber resolution input, and the group of inputs of the OR element is connected to the output group of the reversible counter, the count increase input of which is connected to the unit input ohm trigger counting input of the recording counter, the input of the first delay element and to a first synchronizer output clock, the second clock output is connected to the input of the second delay element, counting input of the read counter. a zero trigger input and a down counter count input.