SU1238091A1 - Information output device - Google Patents
Information output device Download PDFInfo
- Publication number
- SU1238091A1 SU1238091A1 SU843810772A SU3810772A SU1238091A1 SU 1238091 A1 SU1238091 A1 SU 1238091A1 SU 843810772 A SU843810772 A SU 843810772A SU 3810772 A SU3810772 A SU 3810772A SU 1238091 A1 SU1238091 A1 SU 1238091A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- output
- group
- elements
- Prior art date
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
Изобретение относитс к области вычислительной техники. Целью изобретени вл етс повьппение быстродействи за счет записи массива изображени в блок пам ти путем одновременной записи нескольких точек изображени , расположенных по разным адресам. Цель достигаетс введением в устройство группы блоков пам ти и коммутатор ов. 3 ил.This invention relates to the field of computing. The aim of the invention is to increase the speed by recording an image array in a memory block by simultaneously recording several image points located at different addresses. The goal is achieved by introducing a group of memory blocks and switches into the device. 3 il.
Description
I I
Изобретение относитс к вычислительной технике, предназначено дл вывода информаоди из ЭВМ и может использоватьс в системах автоматизации проектировани и конструировани , при автоматизированной обработке дан- ньпс, в диалоговых системах.The invention relates to computing technology, is intended for outputting information from a computer, and can be used in design and construction automation systems, in automated data processing, in dialog systems.
Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.
На фиг. 1 представлена схема предлагаемого устройства; на фиг. 2 - схема блока управлени ;,на фиг. 3 - временна диаграмма.FIG. 1 shows the scheme of the proposed device; in fig. 2 is a block diagram of the control; FIG. 3 - time diagram.
На фигурах прин ты следующие обозначени : блок 1 пам ти, телевизионный индикатор 2j преобразователь 3 кода; блок 4 управлени ; блок 5 синхронизации; коммутатор 6; перва группа элементов И 7, первый регистр 8; второй регистр 9; дешифратор 10,первый триггер 11, п«рвьй и второй элементы И 12 и 13 втора и треть группы элементов И 14 и 15; второй и третий триггеры 16 и 17: четверта группа элементов И 18; третий элемент И 19; группа блоков 20 пам ти, группа коммутаторов 21.In the figures, the following symbols are accepted: memory block 1, television indicator 2j converter 3 codes; control unit 4; synchronization unit 5; switch 6; the first group of elements And 7, the first register 8; second register 9; the decoder 10, the first trigger 11, p "pvj and the second elements And 12 and 13, the second and third groups of elements And 14 and 15; the second and third triggers 16 and 17: the fourth group of elements And 18; third element and 19; group of memory blocks 20, switch group 21.
Устройство работает следующим образом .The device works as follows.
Блок 5 синхронизации вырабатывает импульсы, соответствуюЕ е требуемой дискретизации растра экрана телевизионного индикатора 2, и управл ет разв.ерткой последнего. Импульсы поступают на блок 4 управлени , осущест- вп его временную прив зку к телевизионному синхросигналу.The synchronization unit 5 generates pulses, corresponding to the required screen rasterization of the television indicator 2, and controls the development of the latter. The pulses arrive at the control unit 4, making it temporarily tied to the television clock signal.
Блок 1 пам ти и группа блоков 20 пам ти образуют П одноразр дных линеек . Коммутатор 6 и группа коммутаторов 21 состо т из- и коммутаторов и обеспечивают подключение своего независимого адреса с входов устройства к соответствующему блоку пам ти . Блок 4 управлени под действием информационных сигналов D;, посту- паюгцих с входов устройства, и управл ющих сигналов с входов устройства формирует необходимую последовательность Импульсов дл работы блоков 1 и 20 пам ти, коммутаторов 6 и 21 и преобразовател 3 кодов. В режиме считывани информации сигналы с выходов блока 5 синхронизации через коммутатор 6 и группу коммутаторов 21 подключаютс к блоку 1 пам ти и груп пе блоков 20 пам ти, причем считывание бит VI3 них производитс одновре380912The memory block 1 and the group of memory blocks 20 form the P one-bit rulers. Switch 6 and a group of switches 21 consist of both switches and provide connection of their independent address from the device inputs to the corresponding memory block. The control unit 4, under the action of the information signals D ;, supplied from the device inputs and control signals from the device inputs, generates the necessary pulse sequence for operation of memory blocks 1 and 20, switches 6 and 21, and code converter 3. In the information reading mode, the signals from the outputs of the synchronization unit 5 through the switch 6 and the group of switches 21 are connected to the memory block 1 and the group of memory blocks 20, and the bits VI3 of them are read simultaneously 80912
менно из каждого блока по одному адресу ,Считанное из блоков пам ти П-разр дное слово поступает в преобразователь 3, где преобразуетс в те5 левйзионный видеосигнал, который совместно с синхроимпульсами из блока 5 синхронизации поступает на телевизи- oHHbrfi индикатор 2.Variable from each block to one address. The read-out of the blocks of the P-bit word enters the converter 3, where it converts to a television levy video signal, which, together with the sync pulses from the synchronization unit 5, goes to the TVHRfi indicator 2.
При записи информации на входыWhen recording information on inputs
0 устройства подаютс соответственно . (1 адресов А , п разр дов информационных признаков и управл ющие сигналы , под воздействием которьпх блок 4 управлени переключает коммутаторы0 devices are respectively. (1 addresses A, n bits of information signs and control signals, under the influence of which the control block 4 switches the switches
5 таким образом, что на входы соответствующих блоков 1 и 20 пам ти поступают соответствующие адреса , а на информационные входы - соответствующие информационные признаки D{. Одно0 временно формируетс временна диаграмма цикла записи, по которой осуществл етс запись информационных признаков DJ (О или 1) в соответст- вующие гзе блоки пам ти по адресамА 5 (i 1,п). Выбор линеек блоков пам ти, в которые необходимо произвести запись, осуществл етс по и -разр дному коду, записанному из ЭВМ в регистр 8 по входным шинам первого ре0 гистра 8. Дл вьщелени разрешенных линеек служит группа 7 элементов И, на первые входы которых поступают сигналы с выходов, регистра 8, а на вторые входы, объединенные между5 in such a way that the corresponding addresses arrive at the inputs of the corresponding blocks 1 and 20 of the memory, and the corresponding information signs D {. At the same time, a time diagram of the recording cycle is formed, using which information attributes DJ (O or 1) are recorded into the corresponding memory blocks at addresses A 5 (i 1, n). The selection of the memory blocks to which the recording is to be made is made using the and-bit code recorded from the computer to register 8 via the input buses of the first register 8. To allocate the allowed lines, a group of 7 elements AND is used, the first inputs of which are received signals from the outputs, register 8, and to the second inputs combined between
5 собой, - сигнал записи из блока 4 управлени . .5 is a recording signal from control unit 4. .
Распределитель импульсов 4 работает следующим образом. В режиме считывани информации из блоков пам ти онThe pulse distributor 4 operates as follows. In the mode of reading information from memory blocks, it
формирует временную диаграмму цикла считывани и управл ет работой преобразовател 3. Сигналы временной диаграммы цикла считьгоани формируютс на выходах разр дов второго регистра 9, который в течение цикла считывани вьщвигает поразр дную логическую 1, а в конце цикла сбрасываетс в нулевое состо ние сигналов с выхода дешифратора 10, который выраба5 тывает временную последовательность импульсов на прот жении цикла считывани . Этим же сигналом окончани цикла перебрасываетс первый триг- гер 11, который определ ет на какой generates a timing diagram of the read cycle and controls the operation of converter 3. Signals of the counting cycle time diagram are generated at the outputs of the bits of the second register 9, which during the read cycle activates bit 1, and at the end of the cycle it is reset to the zero state of the signals from the decoder 10, which generates a time sequence of pulses over the read cycle. With the same end-of-cycle signal, the first trigger 11 is transferred, which determines which
55 регистр и мультиплексор преобразовател 3 поступают сигналы записи с выходов первого 12 и второго 13 элементов И и сигналы управлени мультиплексорами с выходов второй 14 и третьей 15 групп элементов И.The 55 register and multiplexer of the converter 3 receive recording signals from the outputs of the first 12 and second 13 elements And and the control signals of the multiplexers from the outputs of the second 14 and third 15 groups of elements I.
Временна диаграмма режима записи информации приведена на фиг. 3. По сигналу требовани записи (диагр.2) второй триггер 16 устанавливаетс в состо ние логической 1 (диагр.4). Третий триггер 17 под управлением сигнала с дешифратора 10 (диагр.З) выдел ет ближайший цикл обращени к группе блоков 1 пам ти (диагр.5) и сбрасьгеает второй триггер 16. Сигнал вьщелени цикла разрешает прохождение информации (диагр.6) через четветую группу элементов И 18 на информа ционные входы гр.уппы блоков 1 пам ти (диагр.7) и прохождение строба записи (диагр.8) через третий элемент И 1 на входы группы элементов И 7 (диагр,9), осуществл цикл записи . информации в блоки пам ти.The timing diagram of the information recording mode is shown in FIG. 3. At the write request signal (Diag.2), the second trigger 16 is set to the logical 1 state (Diag.4). The third trigger 17, under the control of the signal from the decoder 10 (diagram 3), allocates the next cycle of accessing the group of memory blocks 1 (diagram 5) and clears the second trigger 16. The signal of the loop separation allows the information (diagram 6) to pass through the fourth group elements 18 to the information inputs of the gr. upp of memory blocks 1 (diagram 7) and passage of the recording strobe (diagram 8) through the third element AND 1 to the inputs of the group of elements AND 7 (diagram, 9), performed a write cycle. information in memory blocks.
Таким образом; использование изобретени позвол ет повысить быстродействие устройства путем независимой записи информации по каждой точке растрового массива.In this way; The use of the invention allows to increase the speed of the device by independently recording information on each point of the raster array.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843810772A SU1238091A1 (en) | 1984-11-10 | 1984-11-10 | Information output device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843810772A SU1238091A1 (en) | 1984-11-10 | 1984-11-10 | Information output device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1238091A1 true SU1238091A1 (en) | 1986-06-15 |
Family
ID=21146120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843810772A SU1238091A1 (en) | 1984-11-10 | 1984-11-10 | Information output device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1238091A1 (en) |
-
1984
- 1984-11-10 SU SU843810772A patent/SU1238091A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 543960, кл. G 06 F 13/00, 1977.. Авторское свидетельство СССР № 930335, кл. G 06 F 13/00, 1982. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1238091A1 (en) | Information output device | |
SU1589288A1 (en) | Device for executing logic operations | |
SU1287237A1 (en) | Buffer storage | |
SU1200343A1 (en) | Storage for telegraph apparatus | |
SU1550525A1 (en) | Device for interfacing comimunication channel and computer | |
RU1795558C (en) | Device for data input and output | |
SU1283760A1 (en) | Control device for microprocessor system | |
SU1053095A1 (en) | Device for computer interface | |
SU1160424A1 (en) | Device for controlling access to common memory | |
SU1709293A2 (en) | Device for information input | |
SU1478210A1 (en) | Data sorting unit | |
SU576588A1 (en) | Magnetic digital recording apparatus | |
SU1385129A1 (en) | Communication channel-to-computer interface | |
SU1113793A1 (en) | Information input device | |
SU1282107A1 (en) | Information input device | |
SU1117627A1 (en) | Interface for linking computer with communication channels | |
SU1228106A1 (en) | Device for checking sensed information | |
SU1056174A1 (en) | Data output device | |
SU1399750A1 (en) | Device for interfacing two digital computers with common storage | |
SU1144109A1 (en) | Device for polling information channels | |
SU1080202A1 (en) | Device for magnetic recording of digital information | |
SU1352496A1 (en) | Device for interfacing processor with memory | |
SU1566372A1 (en) | Screen memory device | |
SU1298758A2 (en) | Interface for linking processor with arithmetic expander | |
SU1591030A2 (en) | Device for interfacing two computers |