SU1160424A1

SU1160424A1 - Device for controlling access to common memory

Info

Publication number: SU1160424A1
Application number: SU843694474A
Authority: SU
Inventors: Геннадий Вадимович Зеленко; Виктор Васильевич Панов; Сергей Николаевич Попов
Original assignee: Московский Институт Электронного Машиностроения
Priority date: 1984-01-20
Filing date: 1984-01-20
Publication date: 1985-06-07

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ ДОСТУПОМ К ОБЩЕЙ ПАМЯТИ, содержащее тактовьй генератор, группу информационных регистров и группу выходных шин- ных формирователей, причем информационный вход устройства соединен с информационными входами информационных регистров группы, выходы которых соединены с информационными входами выходных шинных формирователей груп- . пы, выходы которых соединены с группой информационных выходов устройства , отличающеес тем, что, с целью повьшени пропускной способности за счет увеличени количества микропроцессоров, совместно использующих общую пам ть в зада«ном интервале времени, оно содержит формирователь одиночного импульса;, распределитель импульсов, первую, вторую, третью и четвертую группы элементов .И, группу дешифраторов, грзтпу D-триггеров, группу входных регистров , , вторую и третью группы входных шинных формирователей, причем вход установки в О распределител импульсов соединен с входом начальной установки устройства, первый выход тактового генератора соединен с выходом тактовых импульсов ус1 ройства , второй выход тактового генер атора соединен с синхровходом распределител импульсов и входом формировател одиночного импульса, выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с первыми входами элементов И второй и третьей групп и выходами дешифраторов (Л группы, группа адресных входов устройства подключена к входам дешифрас торов группы и соединена с информационными входами входных шинных формирователей первой группы, выходы которых соединены с адресным выходом устройства, группа входов записи устройства подключена к вторым вхоа дам элементов И второй группы, выходы которых соединены с управл ющими входами входных регистров группы и SP информационными входами D-триггеров 4 группы, группа входов считьюани устройства подключена; к вторым элементов И третьей группы, вы:ходы которых соединены с управл :ющимв входами выходных шинных формирователей , информащюнные входы входных регистров группы подключе ,ны к группе информационных входов устройства, выходы входных регистров группы соединены с информацион ными входами шинных формирователей второй группы, выходы эцекентоа ИA GENERAL MEMORY ACCESS CONTROL DEVICE containing a clock generator, a group of information registers and a group of output bus formers, the information input of the device connected to the information inputs of the information registers of the group, the outputs of which are connected to the information inputs of the output bus formers group. Spools whose outputs are connected to a group of information outputs of the device, characterized in that, in order to increase throughput by increasing the number of microprocessors sharing a common memory in a given time interval, it contains a single pulse shaper ;, the pulse distributor, the second, third and fourth groups of elements. And, a group of decoders, a D-flip-flop circuit, a group of input registers, a second and a third group of input bus drivers, and an installation input in O the pulse limiter is connected to the device initial setup input, the first clock generator output is connected to the device clock pulse output, the second clock generator output is connected to the pulse distributor synchronous input and a single pulse driver input, the output of which is connected to the first inputs of the elements of the first group, the second inputs which are connected to the first inputs of the elements of the second and third groups and the outputs of the decoders (L group, the group of address inputs of the device is connected to the inputs of the descript group of inputs and connected to the information inputs of the input bus drivers of the first group, whose outputs are connected to the device's output output, the device's recording inputs group is connected to the second inputs of the second group elements, whose outputs are connected to the control inputs of the group's input registers and SP information inputs D-flip-flops 4 groups, a group of inputs of the device is connected; to the second elements of the third group, you: the moves of which are connected to the control inputs of the output bus drivers, information inputs of the group's input registers are connected to the group of information inputs of the device, the outputs of the group's input registers are connected to the information inputs of the second group of bus drivers, outputs etsekentoa I

Description

первой группы соединены с управл ющими входами информационных регисров группы и входных шинных формирователей третьей группы, информационные входы которых соединены с выходами D-триггеррв группы и первыми входами элементов И четвертой группы, выходы входных шинных формирователей третьей группы подключены к выходу записи-считывани устройства, выходы элементов И четвертой группы соединены с управл ющими входами входных шинных формирователей второй группы, выходы которых соединены с информационными выходами устройства, i-й выход распределител импульсов подключен к управл ющему входу i-ro входного шинного формировател первой группы и соединен с третьим входом i-ro элемента И первой группы, вторым входом i-го элемента И четвертой группы и синхровходом 1 -го D-триггера группы (i , N , где.- количество элементов в групnej .the first group is connected to the control inputs of the information registers of the group and the input bus drivers of the third group, whose information inputs are connected to the outputs of the D-flip-flop group and the first inputs of the elements of the fourth group, the outputs of the input bus drivers of the third group are connected to the write-read output of the device, the outputs elements And the fourth group are connected to the control inputs of the input bus drivers of the second group, the outputs of which are connected to the information outputs of the device, the i-th output The pulse distributor is connected to the control input i-ro of the input bus driver of the first group and is connected to the third input of the i-element of the first group I, the second input of the i-th element of the fourth group and the synchronous input of the 1st D-flip-flop of the group (i, N, where.- the number of elements in the group nej.

Изобретение относитс к цифровой вычислительной технике и предназна чено дл использовани в мультипроцессорных системах на основе микропроцессоров и микроэвм, Известно устройство, обеспечивающее возможность использовани обще пам ти двум микропроцессорами-, содержащее общую пам ть, общий генератор , тактовых импульсов, используемьй дл синхронизации работы микро процессоров, приоритетный арбитр, служащий дл организации доступа микропроцессоров к общей пам ти, а также усилители-формирователи, обеспечивающие св зь микропроцессоров с общей пам тью lJ. Недостатком этого устройства вл етс снижение производительноети микропроцессоров вследствие простоев при их одновременном обращени к пам ти, что св зано с вьшолнением микропроцессорами дополнительных тактов ожидани готовности пам ти. Наиболее близким по технической сущности к изобретению вл етс уст ройство, содержащее общую пам ть, тактовьш генератор, входной мультиплексор , выходные регистры и выходные усилители-формиров&тели 2 J. Недостатком известного устройства вл етс невозможность его использовани более чем-двум микро;процессорами , Цель изобретени - повьшение пропускной способности устройства за счет увеличени количества микро процессоров, совместно использующих общую пам ть в заданном интервале, времени. Поставленна цель достигаетс тем, что в устройство дл управлени доступом к общей пам ти, содержащее тактовый генератор, группу информационных регистров и группу выходных шинных формирователей, причем информационный вход устройства соединен с информационными входами информационных регистров группы, выходы которых соединены с информационными входами выходных шинных формирователей группы, выходы которых соединены с группой информационных выходов устройства, введены формирователь одиночного импульса, распределитель импульсов, перва , втора , треть и четверта группы элементов И, группа.дешифраторов, группа D-триггеров, группа входных регистров , перва , втора и треть группы входных шинных формирователей, причем вход установки в О распределител импульсов соединен с входом начальной установки устройства, первьй выход тактового генератора соединен с выходом тактовых импульсов устройства , второй .выход тактового генератора соединен с синхровходом распреелител импульсов и входом формиовател одиночного импульса, выход оторого соединен с первыми входами лементов И первой группы, вторые ходы которых соединены с первыми ходами элементов И второй и третьей групп н выходами дешифраторов группы, группа адресных входов устройства подключена к входам дешифраторов группы и соединена с информационными входами входных шинных формирователей первой группы, выходы которых соединены с адресным выходом устройства, группа входов записи устройства подключена к. вторым входам элементов И второй группы, выходы KOTOpbtx соединены с упраЬл юзими входами входных регистров груп пы и информационными входами D-триггеров группы, группа входов считыва ,ни устройства подключена к вторым входам элементов И третьей группы, выходы которых соединены с управл ющими входами выходных шинных формирователей , информационные входы вход ных регистров группы подключены к группе информационных входов устройства , выходы входных регистров группы соединены с информационными входа ми шинных формирователей второй груп пы, вькоды элементов И первой группы соединены с управл ющими входами информационных регистров группы и вход ных шинных формирователей третьей группы, информационные входы которых соединены с выходами D-триггеров гру пы и первыми входами элементов И чет вертой группы, выходы входных шинных формирователей третьей группы подклю чены к выходу записи-считывани устройства , выходы элементов И-четвертой группы соединены с управл ющими входами входных шинных формирователе второй группы, выходы кот.орых соединены с информационными выходами устройства , i-й выход распределител им пульсов подключен к управл ющему вхо ду 1-го входного шинного формировател - первой группы и соединен с третьим входом i-ro элемента И первой группы, вторым входом i-ro элеме та И четвертой группы и синхровходом i-ro D-триггера группы (i 1, N), где .N - количество элементов в группе ) . На чертеже изображена блок-схема предлагаемого устройства. Устройство содержит тактовый генератор 1, формирователь 2 одиночног импульса, распределитель 3 импульсов четыре группы элементов И 4-7, груп- пу дешифраторов 8, группу информационных регистров 9, группу выходных шинных формирователей 10, группу вхол ных регистров 11, группу D-триггеров 12, три группы входных шинных формирователей 13-15, группу информационных входов 16 устройства, вход 17 начальной установки, выход 18 Фактовых импульсов тактового генератора, группу адресных входов 19 устройства, группы входов записи 20,и считывани 21 устройства, группу информационных выходов 22 устройства. Устройство работает следующим образом . При поступлении сигнала по входу 17 начальной установки распределитель 3 импульсов устанавливаетс в исходное состо ние. Тактовые импульсы с первого выхода тактового генератора 1 поступают на выход 18 тактовых импульсов, обеспечива синхронизацию работы подключенных к устройству микропроцессоров. По окончании действи сигнала начальной установки очередной тактовый импульс, поступающий со второго выхода тактового генератора 1, выэьгоает по вление сигнала на первом выходе расйределнтел 3 импульсов. Этот сигнал обеспечивает прохождение на информационный выход, адресный выход и выход записи-считывани устройства сигналов с выходов первых элементов групп соответственно 1315 на врем t, равное периоду следовани тактовых импульсов на втором выходе тактового генератора 1. Длительность рабочих циклов записи t, и считьшани Гщ-ч используемой в устройстве 16 пам ти, должна удовлетвор ть условию t Q max (t, о цaп цсм ; Тактовые импульсы на втором выЬсоде ;тактового генератора 1 вызывают циклическое изменение сигналов на выходах распределител 3 таким образом, что пололмтельный сигнал последовательно по вл етс на всех его выходах от первого до N-ro, обеспечива поочередно коммутацию на выходы устройства сигналов с выходов элементов соответственно с первого по R-й групп 13-15. Период циклическоо изменени сигналов на выходах распред лител 3 равен периоду следовани сигналов на выходе 18 тактовых импульсов , которые используютс дл тактировани работы микропроцессоов и определ ют длительность их ашинных тактов. Таким образом, заThe invention relates to digital computing and is intended for use in multiprocessor systems based on microprocessors and microcomputers. A device is known that makes it possible to use a common memory by two microprocessors - containing a common memory, a common generator, clock pulses, used for synchronizing microprocessors. , priority arbiter serving for microprocessor access to shared memory, as well as amplifiers, drivers, providing communication microprocessors common memory lJ. A disadvantage of this device is a decrease in the performance of microprocessors due to downtime during their simultaneous access to the memory, which is due to the microprocessors performing additional memory waiting cycles. The closest in technical essence to the invention is a device containing a common memory, a clock generator, an input multiplexer, output registers and output amplifiers-formors & 2 J. The disadvantage of the known device is the impossibility of its use by more than two micro processors The purpose of the invention is to increase the capacity of the device by increasing the number of micro processors sharing a common memory in a predetermined time interval. The goal is achieved in that a device for controlling access to a common memory, comprising a clock generator, a group of information registers and a group of output bus drivers, the information input of the device connected to the information inputs of the information registers of the group whose outputs are connected to the information inputs of the output bus drivers groups, the outputs of which are connected to the group of information outputs of the device, are entered a single pulse shaper, pulse distributor, first, second, third and fourth groups of elements And, group of decoders, group of D-flip-flops, group of input registers, first, second and third groups of input bus drivers, with the installation input in O of the pulse distributor connected to the input of the initial installation of the device, the first output the clock generator is connected to the output of the clock pulses of the device, the second clock output of the clock generator is connected to the synchronous input of the pulse distributor and the input of the single pulse pulse former, the output is connected to the first inputs The elements of the first group, the second moves of which are connected to the first moves of the elements of the second and third groups and the outputs of the group decoders, the group of address inputs of the device are connected to the inputs of the group decoders and connected to the information inputs of the input bus drivers of the first group, the outputs of which are connected to the address output of the device , the group of inputs of the device record is connected to the second inputs of the elements AND the second group, the outputs of the KOTOpbtx are connected to the control of the user inputs of the group's input registers and informational inputs and the D-flip-flops of the group, the group of inputs of the reader, and the device are connected to the second inputs of elements AND of the third group, the outputs of which are connected to the control inputs of the output bus drivers, the information inputs of the input registers of the group are connected to the group of information inputs of the device, the outputs of the input registers of the group are connected from the information inputs of the second group tire formers, the codes of the elements And of the first group are connected to the control inputs of the information registers of the group and the input bus formers The second group, the information inputs of which are connected to the outputs of the D-triggers of the group and the first inputs of the elements of the fourth group, the outputs of the input bus drivers of the third group are connected to the write-read output of the device, the outputs of the elements of the fourth group are connected to the control inputs of the input bus driver of the second group, the outputs of which are connected to the information outputs of the device, the i-th output of the pulse distributor is connected to the control input of the 1st input bus driver of the first group and its Inonii the third input of i-ro AND gate of the first group, the second input of i-ro element u and the clock terminal of the fourth group i-ro D-flip-flop group (i 1, N), where .N - number of elements in the group). The drawing shows a block diagram of the proposed device. The device contains a clock generator 1, a shaper 2 of a single pulse, a distributor of 3 pulses, four groups of elements AND 4-7, a group of decoders 8, a group of information registers 9, a group of output bus drivers 10, a group of holders 11, a group of D-flip-flops 12 , three groups of input bus drivers 13-15, a group of information inputs 16 of the device, an input 17 of the initial installation, an output 18 of the actual clock pulses, a group of address inputs 19 of the device, a group of write inputs 20, and a read 21 devices, groups information output device 22. The device works as follows. When a signal arrives at the input 17 of the initial installation, the distributor 3 pulses is reset. Clock pulses from the first output of the clock generator 1 are fed to the output of 18 clock pulses, ensuring the synchronization of the work of microprocessors connected to the device. At the end of the initial signal, the next clock pulse coming from the second output of the clock generator 1, the signal at the first output of the distributor of 3 pulses appears. This signal provides for passing to the information output, address output and output of the device's recording and reading signals from the outputs of the first elements of groups, respectively 1315, for a time t equal to the period of the clock pulses at the second output of the clock generator 1. The duration of the write working cycles t and the memory used in the device 16 must satisfy the condition t Q max (t, o cccm; clock pulses at the second output; clock generator 1 causes a cyclic change of the signals at the outputs to distribute l 3 in such a way that the polarized signal appears sequentially on all of its outputs from the first to the N-ro, providing alternately switching the device outputs from the outputs of the elements from the first to the R th groups 13-15, respectively. The outputs of the distributor 3 are equal to the period of the signals at the output of 18 clock pulses, which are used to clock the microprocessors and determine the duration of their ash clock cycles. So for

врем длительности машинного такта работающих синхронно микропроцессоров к общей пам ти последовательно могут получить доступ все N микропроцессоров .the duration of the computer clock cycle of synchronous microprocessors working to the common memory can be accessed sequentially by all N microprocessors.

По вление очередного тактового импульса на втором выходе тактового генератора 1 вызывает по вление на выходе формировател 2 одиночног импульса импульсного сигнала.The occurrence of the next clock pulse at the second output of the clock generator 1 causes the appearance at the output of the driver 2 of a single pulse of the pulse signal.

Формирователь 2 одиночного импульса обеспечивает вьщолнение временных условий дл циклов записи и считывани используемой пам ти.A single pulse shaper 2 provides the fulfillment of temporal conditions for the write and read cycles of the used memory.

При обращении i-ro мик эопроцессора к общей пам ти дл записи или считывани данных на соответствующем входе группы 19 адреса устанавливаютс сигналы, обеспечивающие по вление сигнала на вькоде i-ro дешифратора 8 труппы.When the i-ro mic of the e-processor is accessed to the common memory for writing or reading data on the corresponding input of the address group 19, signals are set up that ensure the appearance of the signal on the code of the i-ro decoder 8 of the group.

При записи данных в пам ть сигнал с i-ro входа группы 20 проходит на выход i-ro элемента И группы 5 и обеспечивает запись информации в i-й входной регистр группы 11 с i-ro информационного входа группы входов 16 устройства. По вление управл ющего сигнала на соответствующем выходе распределител 3 вызывает подключение к адресному выходу устройства сиг;налов с соответствующего входа группы 19. Одновременно управл ющий сигнал устанавливет по С входу соответствующий D-тригер , что приводит к прохождению запсанной в i-й входной регистр группы 11 информации через i-й формирователь группы 14 на информационньй выход устройства.. Импульсный сигнал с выхода формировател 2 одиночного импульса, проход через i-й элемент И группы 4 на управл ющий вход i-ro формировател группы 15, вызывает прохождение сигнала с «го информационного входа на выход записи-считывани устройства, обеспечива запись информации.When writing data to the memory, the signal from the i-ro input of group 20 passes to the output of the i-ro element And group 5 and provides the recording of information into the i-th input register of group 11 from the i-ro information input of the group of inputs 16 of the device. The occurrence of a control signal at the corresponding output of the distributor 3 causes the signal from the corresponding input of group 19 to be connected to the address output of the signal device. 11 information through the i-th shaper of group 14 to the information output of the device .. Pulse signal from the output of the shaper 2 of a single pulse, passage through the i-th element AND of group 4 to the control input of the i-ro shaper group 15, causes the passage of a signal from the "th information input to the write-read output of the device, ensuring the recording of information.

Окончание си1нала на i-м входе группы входов 20 вызывает сброс срот5 ветствующего D-триггера с поступлением на его С-вход очередного управл ющего сигнала. При этом на выходе соответствующего формировател группы 15 по вл етс сигнал, обеспечивающий считывание информации.The termination of the signal at the i-th input of a group of inputs 20 causes a reset of the corresponding D-flip-flop, with the next control signal being received at its C-input. In this case, a signal appears at the output of the corresponding generator of group 15, which provides information reading.

При считывании данных на i-м входе Г1эуппы входов 19 устанавливаетс адрес чейки пам ти, откуда будет осуществлено считывание во врем When reading data on the i-th input of G1euppa inputs 19, the address of the memory cell is set, from where it will be read during

5 действи импульсного сигнала на выходе формировател 2 одиночного импульса . В этом случае считанна информаци будет занесена в i-й регистр 9 группы по сигналу на его управл ющем входе. По вление сигнала на соответствующем входе группы 21.вызывает прохождение хран щейс в соответствующем регистре 9 информации через соответствующий формирователь 105 actions of a pulse signal at the output of a single pulse shaper 2. In this case, the read information will be entered into the i-th register of the 9th group according to the signal at its control input. The appearance of a signal at the corresponding input of the group 21. causes the passage of the information stored in the corresponding register 9 through the corresponding driver 10

группы на соответствующий выход 22 устройства.groups to the corresponding output 22 of the device.

Применение предлагаемого устройства дл управлени доступом к общей пам ти обеспечивает исключение простоев микропроцессоров вследствие отсутстви конфликтов при обращении к общей пам ти, что исключительно важно дл управл ющих мультимикромашинных систем, работающих в масштабе реального времени, и улучшение использовани пам ти по сравнению с известными устройствами.The use of the proposed device for controlling access to shared memory ensures the elimination of microprocessor downtime due to the absence of conflicts when accessing shared memory, which is extremely important for control multi-micro-machine systems operating in real time and improved memory utilization compared to known devices.

Технико экЬномическ1Й эффект изобQ ретени достигаетс за счет повышени эффективности использовани пам ти и производительности мультимикромащинных управл юще-вычислительных систем обработки и передачи данных, е использующих Предлагаемое устройство дл организации взаимодействи .The techno-ecological effect of the image of the storing is achieved by increasing the efficiency of memory utilization and the performance of multi-microchip control and computing systems for processing and transmitting data that do not use the proposed device for organizing interaction.

Claims

A shared memory access control device comprising a clock, a group of information registers and a group of output bus drivers, wherein the information input of the device is connected to the information inputs of the information registers of the group, the outputs of which are connected to the information inputs of the output bus drivers of the group, the outputs of which are connected to the group of information outputs devices, with the fact that, in order to increase throughput by increasing the number of microprocessors, sharing shared memory in a given time interval, it contains a single pulse shaper, a pulse distributor, the first, second, third and fourth groups of elements

And, a group of decoders, a group of D-flip-flops, a group of input registers, the first, second and third groups of input bus drivers, with the input to the 0 ”pulse distributor connected to the input of the initial installation of the device, the first output of the clock generator connected to the output of the device's clock pulses , the second output of the clock generator is connected to the clock input of the pulse distributor and the input of the shaper of a single pulse, the output of which is connected to the first inputs of the elements AND of the first group, the second inputs of which are inens with the first inputs of the elements of the second and third groups and the outputs of the decoders of the group, the group of address inputs of the device is connected to the inputs of the decoders of the group and connected to the information inputs of the input bus drivers of the first group, the outputs of which are connected to the address output of the device, the group of inputs of the recording device is connected to the second inputs of elements AND of the second group, the outputs of which are connected to the control inputs of the input registers of the group and the information inputs of the D-flip-flops of the group, the group of read-out inputs oystva connected; to the second inputs of the AND elements of the third group, the outputs of which are connected to the control inputs of the output bus drivers, the information inputs of the input registers of the group are connected. are connected to the group of information inputs of the device, the outputs of the input registers of the group are connected to the information inputs of the bus formers of the second group, the outputs of the elements of the first group are connected to the control inputs of the information registers of the group and the input bus formers of the third group, the information inputs of which are connected to the outputs of the D-triggers group and the first inputs of the elements And the fourth group, the outputs of the input bus formers of the third group are connected to the output of the write-read device, the outputs of the elements of the fourth group are connected to the control inputs of the input bus drivers of the second group, the outputs of which are connected to the information outputs of the device, the i-th output of the pulse distributor is connected to the control input i-ro of the input bus driver of the first group and connected to the third input of the i-ro element And the first group, the second input of the ί-th element of the fourth group and the sync input of the ι-th D-trigger of the group (ί = 1, N, where, * / is the number of elements in the corpse).