RU2047939C1 - Driven pulse shaper - Google Patents

Driven pulse shaper Download PDF

Info

Publication number
RU2047939C1
RU2047939C1 RU93010758A RU93010758A RU2047939C1 RU 2047939 C1 RU2047939 C1 RU 2047939C1 RU 93010758 A RU93010758 A RU 93010758A RU 93010758 A RU93010758 A RU 93010758A RU 2047939 C1 RU2047939 C1 RU 2047939C1
Authority
RU
Russia
Prior art keywords
output
input
trigger
inputs
bus
Prior art date
Application number
RU93010758A
Other languages
Russian (ru)
Other versions
RU93010758A (en
Inventor
В.А. Островский
Original Assignee
Научно-исследовательский институт радиостроения
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-исследовательский институт радиостроения filed Critical Научно-исследовательский институт радиостроения
Priority to RU93010758A priority Critical patent/RU2047939C1/en
Publication of RU93010758A publication Critical patent/RU93010758A/en
Application granted granted Critical
Publication of RU2047939C1 publication Critical patent/RU2047939C1/en

Links

Images

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

FIELD: pulse technique; automatic control and computer engineering. SUBSTANCE: device has control RS flip-flop, six JK flip-flops 3, 5, 8, 10, 12, 15, two converters 20, 21, concurrent data input circuit 22, start-pulse leading edge detector 1, five coincidence gates 4, 6, 11, 13, 16, two code buses Kσ and Kτ, input bus, start-pulse bus, three inverters 7, 17, 19, output bus, code comparison gate 18. EFFECT: enlarged functional capabilities. 2 dwg

Description

Изобретение относится к дискретной импульсной технике, а именно к формирователям интервалов времени высокой точности на структурах, использующих счет по произвольному модулю с постоянным шагом в соответствии с числовыми значениями управляющих кодов, и может быть использовано в аппаратуре электронной автоматики, связи, управления подвижными объектами, локации и контрольно-измерительной техники, например, в имитаторах задерживаемых сигналов. The invention relates to a discrete pulsed technique, namely to high accuracy time interval shapers on structures using arbitrary modulus counting with a constant step in accordance with the numerical values of the control codes, and can be used in electronic automation equipment, communications, moving objects control, locations and instrumentation, for example, in simulated delayed signals.

Аналогами предлагаемого формирователя импульсных последовательностей могут служить преобразователи кода во временной интервал [1]
Следует отметить невысокое быстродействие названных преобразователей, а следовательно, ограниченную разрешающую способность по предельной частоте тактовых синхроимпульсов на входе устройства, из-за последовательного накопления естественной задержки сигнала окончания счета, формируемого счетчиком СТ2, и из-за возможности возникновения импульсных помех малой длительности "иголок" на выходе схемы сравнения кодов (ССК), возникающих во время переходных процессов при сквозных переносах единицы счета в многоразрядной структуре СТ2, использующей позиционный двоичный код (ПДК).Analogs of the proposed shaper of pulse sequences can serve as code converters in the time interval [1]
It should be noted the low speed of these converters, and therefore, the limited resolution with respect to the maximum clock frequency of the clock pulses at the input of the device, due to the sequential accumulation of the natural delay of the counting signal generated by the CT2 counter, and because of the possibility of pulsed noise of short duration "needles" at the output of the code comparison scheme (CCK) arising during transients during end-to-end transfers of the unit of account in the multi-bit structure CT2, using a positional binary code (MAC).

Наиболее близок по совокупности существенных признаков к предлагаемому формирователю двоичный счетчик с параллельным вводом информации [2] функционирующий в ПДК при суммировании М тактовых импульсов, поступающих на вход Ф, от момента предустановки двоичного числа П до достижения состояния Zмакс, числовое значение которого определяется разрядностью и основанием 2 Zмакс 2n-1.The binary counter with parallel input of information [2], which is closest in the aggregate of essential features to the proposed shaper, operates in the MPC when summing M clock pulses arriving at input Ф from the moment of presetting the binary number П to reaching the state Z max , the numerical value of which is determined by the bit depth and base 2 Z max 2 n -1.

Названный синхронный счетчик можно рассматривать как преобразователь параллельного двоичного кода, числовое значение которого равно М, в интервал времени от момента предустановки кода числа Р до появления фронта сигнала переноса на выходе СЕ при подсчете М импульсов Ф. При этом входным воздействием служит кодовое слово Р3, Р2, Р1, Р0, числовое значение которого Р Zмакс М, и поразрядно Р3

Figure 00000002
, P2
Figure 00000003
, P1
Figure 00000004
, P0
Figure 00000005
.The named synchronous counter can be considered as a parallel binary code converter, the numerical value of which is equal to M, in the time interval from the moment of presetting the code of the number P to the front of the transfer signal at the output C E when counting M pulses F. In this case, the input word is the code word P 3 , P 2 , P 1 , P 0 , the numerical value of which is P Z max M, and bitwise P 3
Figure 00000002
, P 2
Figure 00000003
, P 1
Figure 00000004
, P 0
Figure 00000005
.

У выбранного прототипа, использующего счет в ПДК, также ограничена разрешающая способность по минимальному дискрету тактовых синхроимпульсов из-за появления помех "иголок", формируемых дешифратором состояния Zмакс, и на подавление которых при счете затрачивается половина дискрета Ф, из-за введения запрета в элемент переноса СЕ по дополнительному входу на время переходных процессов в счетной структуре. При этом фронт импульса, формируемого элементом СЕ, отстоит на половину дискрета Ф от фронта соответствующего синхроимпульса, а длительность уменьшается на половину дискрета Ф.The selected prototype, which uses an MPC count, also has a limited resolution of the minimum discrete clock pulses due to the interference of “needles” generated by the Z max state decoder, and suppression of which consumes half of the F increment when calculating, due to the prohibition of transfer element С Е at an additional input for the period of transients in the counting structure. In this case, the front of the pulse formed by the element C E is half the discrete Φ from the front of the corresponding sync pulse, and the duration decreases by half the discrete F.

При каскадировании двух подобных устройств для последовательного формирования задержки фронта и длительности импульса, после подсчета числа дискретов, заданного кодом задержки, необходимо время внутри очередного дискрета для запуска формирователя длительности импульса, что также ухудшит разрешающую способность по минимальному дискрету тактовых синхроимпульсов на входе. When cascading two such devices for sequentially generating the edge delay and pulse duration, after counting the number of samples specified by the delay code, it takes time inside the next sample to start the pulse duration driver, which will also degrade the minimum clock resolution of the input clock.

При этом возможно "дрожание" фронта формируемого импульса из-за нестабильности естественной задержки фронтов сигналов, формируемых элементами, задействованными в цепи запуска второго формирователя. In this case, a “jitter” of the front of the generated pulse is possible due to the instability of the natural delay of the signal fronts generated by the elements involved in the start circuit of the second shaper.

Задача предлагаемого изобретения заключается в повышении аппаратурной точности интервалов задержки фронта и длительности импульсов, обеспечиваемой ждущим формирователем импульсов за счет улучшения разрешающей способности n-разрядного счетчика импульсов, из его состава, по минимальному дискрету тактовых синхроимпульсов. The objective of the invention is to increase the hardware accuracy of the intervals of the delay of the front and the duration of the pulses provided by the standby pulse shaper due to the improvement of the resolution of the n-bit pulse counter, from its composition, according to the minimum discrete clock pulses.

Решение поставленной задачи обеспечивается построением формирователя, запускаемого фронтом старт-импульса, на основе n-разрядного синхронного счетчика импульсов в коде Грея, с инфракрасной емкостью N до (2n-1) единиц счета и непрерывным счетом при последовательном формировании интервалов задержки фронта и длительности импульса, задаваемых числовыми значениями управляющих кодов, когда в момент предустановки в счетчик импульсов вводится параллельный код задержки фронта импульса по

Figure 00000006
и
Figure 00000007
-входам IK-триггеров нулевого и n значащих разрядов счетчика импульсов, а для сформирования собственно импульса заданной длительности служит дополнительный (n+1)-й синхронный IK-триггер, открывающий схему сравнения кодов, которая останавливает счет в момент опознания результата подсчитанной длительности.The solution to this problem is provided by constructing a shaper launched by the start-pulse front, based on an n-bit synchronous pulse counter in the Gray code, with an infrared capacity N up to (2 n -1) counting units and continuous counting when sequentially forming the front delay and pulse duration intervals defined by the numerical values of the control codes when, at the time of preset, a parallel pulse edge delay code is entered into the pulse counter by
Figure 00000006
and
Figure 00000007
-inputs of IK-triggers of zero and n significant bits of the pulse counter, and to form the actual pulse of a given duration, an additional (n + 1) -th synchronous IK-trigger is used, which opens a code comparison circuit that stops the count at the moment of recognizing the result of the calculated duration.

Повышение разрешающей способности по дискрету единицы счета на входе формирователя достигается за счет специфики кода Грея и предлагаемого построения функциональной схемы. Increasing the resolution by discrete units of the account at the input of the shaper is achieved due to the specifics of the Gray code and the proposed construction of a functional diagram.

При считывании текущей информации со счетчика Грея принципиально исключены импульсные помехи-"иголки", а перепад потенциала, прекращающий счет, формируется схемой опознания непосредственно из перепада 0 ->> 1 с выхода тока IK-триггера, который переключается последним импульсом счета в цикле формирования. When reading current information from the Gray counter, impulse noise “needles” are fundamentally excluded, and the potential drop that stops the counting is formed by an identification circuit directly from the 0– >> 1 drop from the current output of the IK trigger, which is switched by the last counting pulse in the generation cycle.

Упрощение поразрядной предустановки кода задержки фронта формируемого импульсного достигается организацией перекрестного ввода логических "нуля" и "единицы" по

Figure 00000008
и
Figure 00000009
-входам IK-триггера старшего n-го разряда счетчика импульсов, так как вводимое дополнение кода Грея до числового значения (2n-1) отличается от кода, числовое значение которого соответствует числу дискретов задержки фронта, досчитываемых после предустановки, только инверсным значением одного старшего разряда.Simplification of the bitwise preset of the delay code of the formed pulse front is achieved by organizing the cross input of logical “zero” and “one” by
Figure 00000008
and
Figure 00000009
the inputs of the IK trigger of the highest n-th digit of the pulse counter, since the introduced addition of the Gray code to a numerical value (2 n -1) differs from a code whose numerical value corresponds to the number of edge delay discretes calculated after preset only the inverse value of one senior discharge.

Синхронность всех дискретов в интервале счета, включающего задержку фронта и длительность формируемого импульса, обеспечивается непрерывностью счета с использованием свойства "отражения" кода в n значащих разрядах счетчика импульсов после подсчета (2n-1)-го тактового синхроимпульса и синхронного переноса 2n-го (нулевого) синхроимпульса, устанавливающего (n+1)-й IK-триггер в состояние единица по С-входу.The synchronism of all discretes in the counting interval, including the edge delay and the duration of the generated pulse, is ensured by counting continuity using the "reflection" property of the code in n significant bits of the pulse counter after counting the (2 n -1) th clock clock and synchronous transfer of the 2 n th (zero) clock pulse, which sets the (n + 1) th IK-trigger to the state of unity at the C input.

Полная информационная емкость предлагаемого устройства, в зависимости от числовых значений управляющих кодов, до (2n-2) единиц счета, по формируемой задержке фронта, плюс до (2n-1) единиц счета, по длительности импульса, а конкретные величины задержек ti и длительностей τj находятся в пределах значений
1 . Tc + Δ t3 < ti < (2n-2)Tc + Δt3
1 . Tc + Δ τв< τj < (2-1)Tc + Δtв где Тс период повторения тактовых синхроимпульсов (дискрет счета);
Δt3 погрешность формирования интервала задержки фронта импульса из-за несинхронности запуска устройства (0 < <Δt3 < Tc);
Δtв время восстановления исходного состояния устройства, определяемое суммой естественных задержек перепадов потенциала последовательно срабатывающих элементов.The total information capacity of the proposed device, depending on the numerical values of the control codes, is up to (2 n -2) units of account, according to the generated front delay, plus up to (2 n -1) units of account, according to the pulse duration, and the specific values of the delays t i and durations τ j are in the range of
1 . T c + Δ t 3 <t i <(2 n -2) T c + Δt 3
1 . T c + Δ τ in <τ j <(2-1) T c + Δt in where T c is the repetition period of clock pulses (discrete count);
Δt 3 the error in the formation of the interval of the delay of the front of the pulse due to the non-synchronization of the device startup (0 <<Δt 3 <T c );
Δt at the time of restoration of the initial state of the device, determined by the sum of the natural delays of the potential drops of successive elements.

Для функционирования устройства без сбоя в цикле формирования, период следования СТАРТ-импульсов (с запасом в ЗТс) должен быть:
Тмин ≥ tмакс + τмакс + 3Тс.For the device to function without a malfunction in the formation cycle, the period of following the START pulses (with a margin of 3 seconds ) should be:
T min ≥ t max + τ max + 3T s .

На фиг.1 приведена функциональная схема ждущего формирователя импульсов, как пример реализации предлагаемого устройства, на основе четырехразрядного счетчика импульсов в коде Грея (n 4) с информационной емкостью в 15 единиц счета (N 2n-1), формирующего задержку фронта импульса, равной 10-ти интервалам счета t 10Тс, и его длительность, равной 6-и интервалам счета τ 6Тс, на фиг. 2 временные соотношения перепадов потенциала входных, промежуточных и формируемых импульсных последовательностей.Figure 1 shows the functional diagram of the waiting pulse generator, as an example of the implementation of the proposed device, based on a four-digit pulse counter in the Gray code (n 4) with an information capacity of 15 count units (N 2 n -1), which generates a pulse edge delay equal to 10 counting intervals t 10Tc, and its duration equal to 6 counting intervals τ 6T s , in FIG. 2 temporal relations of potential drops of input, intermediate and generated pulse sequences.

Ждущий формирователь импульсов на основе n-разрядного счетчика импульсов 3,4,15,16 и 17 с информационной емкостью N (2n-1) единиц счета, включающий группу из (n+2) синхронных IK-триггеров 3,5,8,10,12 и 15 с установкой нуля и единицы, первый инвертор 7, выход которого подключен к С-входам IK-триггеров нулевого 3 и первого 5 разрядов счетчика импульсов, элемент 2И 6 инверсной логики, первый вход которого подключен к

Figure 00000010
-выходу IK-триггера 3 нулевого разряда, а выход к С-входам IK-триггеров, начиная со второго разряда 8 по (n+1)-й дополнительный IK-триггер 15, группу из n элементов 2И 4, 11, 13, 16, первый 4 и второй 11 из которых являются элементами 2И инверсной логики, последовательную цепь из (n-2) элементов 2И 9 и 14 сквозного переноса, первый из которых 9 элемент 2И инверсной логики, а также второй выходной инвертор 17, вход которого подключен к
Figure 00000011
-выходу (n+1)-го IK-триггера 15, кроме счетчика импульсов, содержит еще схему параллельного ввода кода задержки 22, включающую (n+1)-у логическую пару элементов 2И-НЕ, первый n-разрядный преобразователь 21 параллельного двоичного кода (ПДК) задержки в код Грея (В/Gt), включающий (n-1) элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй n-разрядный преобразователь ПДК длительности импульса в код Грея (B/Gτ ), также включающий (n-1) элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первую n-разрядную контактную группу параллельного ПДК задержки (Kt), поразрядно подключенную ко входам первого преобразователя 21 В/Gt, вторую n-разрядную контактную группу параллельного ПДК длительности импульса (К τ), поразрядно подключенную ко входам второго преобразователя 20 B/Gτ n-разрядную схему сравнения двоичных параллельных кодов 18, выход которой А В подключен ко входу третьего инвертора 19, первую входную шину Вход, подключенную ко входу первого инвертора 7 и ко второму входу элемента 2И 6 инверсной логики, соединенного с С-входами IK-триггеров 8, 10, 12 и 15, выходную шину Выход, подключенную к выходу второго инвертора 17, вторую входную шину старт-импульса, подключенную ко входам детектора 1 его фронта, построенного на элементах 2И-НЕ, выход которого подключен к
Figure 00000012
-входу IK-триггера 2 интервала счета, Q-выход которого подключен к I- и К-входам IK-триггера 3 нулевого разряда, и
Figure 00000013
-выход к первому входу первого элемента 2И 4 инверсной логики межразрядной связи, второй вход которого подключен к Q-выходу IK-триггера 3 нулевого разряда, а выход к I и K-входам IK-триггера 5 первого разряда,
Figure 00000014
-выход RS-триггера 2 подключен также к 2 . (n+1) управляющим входам логических пар элементов 2И-НЕ схемы 22 параллельного ввода кода задержки, а информационные входы логических пар, начиная с соединенной своими выходами с
Figure 00000015
и
Figure 00000016
входами IK-триггера 5 первого разряда, поразрядно подключены к выходам первого преобразователя 21 В/Gt, Q-выход IK-триггера 5 первого разряда подключен к I и К-входам IK-триггера 8 второго разряда и к первому входу второго элемента 2И 11 инверсной логики межразрядной связи, выход которого подключен к I- и К-входам IK-триггера 10 третьего разряда, первый вход первого элемента 2И 9 инверсной логики цепи сквозного переноса также подключен к Q-выходу IK-триггера 5 первого разряда и соединен с первым входом второго элемента 2И 11 межразрядной связи, второй вход второго элемента 2И 1 инверсной логики межразрядной связи подключен к
Figure 00000017
-выходу IK-триггера 8 второго разряда, а второй вход первого элемента 2И 9 инверсной логики цепи сквозного переноса подключен к Q-выходу IK-триггера 8 второго разряда, выход i-го элемента 2И, начиная с первого 9, цепи сквозного переноса подключен к первому входу (i+1)го элемента 2И 14 цепи сквозного переноса и к первому входу (i+2)-го элемента 2И 13 межразрядной связи, второй которого подключен к
Figure 00000018
-выходу IK-триггера 10 (i+2)-го разряда, а выход к I- и К-входам IK-триггера 12 (i+3)-го разряда, и второй вход (i+1)-го элемента 2И 14 цепи сквозного переноса подключен к Q-выходу IK-триггера 10 (i+2)-го разряда, согласно изобретению n-разрядный счетчик импульсов 3,4,15,16 и 17 является синхронным счетчиком в коде с информационной емкостью N= (2n-1) единиц счета, у которого S-входы IK-триггеров нулевого 3, первого 5,i-го 8,(n-1)-го 10 разрядов и
Figure 00000019
-вход IK-триггера 12 n-го разряда поразрядно подключены к прямым информационным выходам логических пар элементов 2И-НЕ схемы параллельного ввода 22 кода задержки, а
Figure 00000020
-входы IK-триггеров нулевого 3, первого 5, i-го 8,(n-1)-го 10 разрядов и
Figure 00000021
-вход IK-триггера 12 n-го разряда поразрядно подключены к инверсным информационным выходам названных пар элементов 2И-НЕ, и в состав счетчика импульсов введен (n+1)-й синхронный IK-триггер 15, I-вход которого подключен к выходу n-го элемента 2И 16 межразрядной связи, первый вход которого подключен к Q-выходу IK-триггера 12 n-го разряда, а второй вход к выходу (n-2)-го элемента 2И 14 цепи сквозного переноса,
Figure 00000022
-вход (n+1)-го IK-триггера 15 подключен к шине логической "единицы", а К-вход к шине логического "нуля", Q-выход (n+1)-го IK-триггера 15 подключен к стробируемому входу А=В схемы сравнения 18 параллельных n-разряднеых кодов, а выход
Figure 00000023
третьего инвертора 19 подключен к R-входу (n+1)-го IK-триггера 15 и к
Figure 00000024
-входу RS-триггера 2, и n-входов группы А схемы сравнения 18 поразрядно подключены к Q-выходам IK-триггеров первого 5, i-го 8,(n-1)-го 10 разрядов счетчика импульсов и к
Figure 00000025
-выходу IK-триггера 12 n-го разряда, а n входов группы В поразрядно подключены к n выходам второго преобразователя 20 В/Gτ и информационный вход логической пары элементов 2И-НЕ параллельного ввода кода задержки, выходы которой соединены с
Figure 00000026
и
Figure 00000027
-входами IK-триггера 3 нулевого разряда, подключен к контакту IpK1 младшего разряда контактной группы ПДК задержки, и С-входы IK-триггеров 8, 10, 12 значащих разрядов счетчика импульсов, начиная с IK-триггера 8 второго разряда по n-й включительно, а также С-вход (n+1)-го IK-триггера 15 подключены к выходу элемента 2И 6 инверсной логики, первый вход которого подключен к
Figure 00000028
-выходу IK-триггера 3 нулевого разряда, а второй к первой входной шине.A standby pulse shaper based on an n-bit pulse counter 3,4,15,16 and 17 with an information capacity of N (2 n -1) counting units, including a group of (n + 2) synchronous IK triggers 3,5,8, 10,12 and 15 with zero and one, the first inverter 7, the output of which is connected to the C-inputs of the IK-triggers of zero 3 and the first 5 bits of the pulse counter, is an inverse logic element 2and 6, the first input of which is connected to
Figure 00000010
- the output of the IK-trigger 3 of zero discharge, and the output to the C-inputs of the IK-triggers, starting from the second discharge 8, according to the (n + 1) -th additional IK-trigger 15, a group of n elements 2I 4, 11, 13, 16 , the first 4 and second 11 of which are elements of 2I inverse logic, a series circuit of (n-2) elements 2I 9 and 14 of pass-through transfer, the first of which is 9 element 2I of inverse logic, as well as the second output inverter 17, the input of which is connected to
Figure 00000011
the output of the (n + 1) th IK trigger 15, in addition to the pulse counter, also contains a parallel input circuit for the delay code 22, including the (n + 1) th logical pair of 2I-NOT elements, the first n-bit parallel-binary converter 21 the code (MAC) of the delay in the Gray code (V / G t ), including the (n-1) element EXCLUSIVE OR, the second n-bit converter of the MPC of the pulse width into the Gray code (B / G τ ), also including (n-1) an EXCLUSIVE OR element, the first n-bit contact group of a parallel delay MAC (Kt), bitwise connected to the inputs of the first converter I 21 / G t, a second n-bit contact group parallel MPC pulse width (K τ), bitwise connected to the inputs of the second transducer 20 B / G τ n-bit circuit comparing binary parallel code 18, whose output is AV connected to the input third inverter 19, first input bus Input connected to the input of the first inverter 7 and to the second input of the inverse logic element 2I 6 connected to the C-inputs of the IK flip-flops 8, 10, 12 and 15, output bus Output connected to the output of the second inverter 17, the second input bus start pulse, connect connected to the inputs of the detector 1 of its front, built on elements 2I-NOT, the output of which is connected to
Figure 00000012
the input of the IK trigger 2 of the counting interval, the Q-output of which is connected to the I and K inputs of the IK trigger 3 of zero discharge, and
Figure 00000013
- output to the first input of the first element 2 AND 4 of the inverse logic interdigit communication, the second input of which is connected to the Q-output of the IK-trigger 3 of zero discharge, and the output to the I and K-inputs of the IK-trigger 5 of the first category,
Figure 00000014
- the output of the RS-trigger 2 is also connected to 2 . (n + 1) control inputs of logical pairs of elements 2 AND NOT of circuit 22 for parallel input of a delay code, and information inputs of logical pairs, starting with its outputs connected to
Figure 00000015
and
Figure 00000016
the inputs of the IK trigger 5 of the first category are bitwise connected to the outputs of the first 21 V / G t converter, the Q-output of the IK trigger 5 of the first category is connected to the I and K inputs of the IK trigger 8 of the second category and to the first input of the second element 2I 11 the inverse logic of inter-bit communication, the output of which is connected to the I- and K-inputs of the IK trigger 10 of the third category, the first input of the first element 2I 9 of the inverse logic of the pass-through circuit is also connected to the Q output of the IK trigger 5 of the first category and connected to the first input the second element 2I 11 interdischarge communication, the second entrance to the second element 2I 1 inverse logic interdigit communication is connected to
Figure 00000017
- the output of the IK-trigger 8 of the second category, and the second input of the first element 2I 9 of the inverse logic of the pass-through circuit is connected to the Q-output of the IK-trigger 8 of the second category, the output of the i-th element 2I, starting from the first 9, the loop-through circuit is connected to the first input of the (i + 1) th element 2I 14 of the end-to-end transfer circuit and to the first input of the (i + 2) th element 2I 13 of the inter-bit communication, the second of which is connected to
Figure 00000018
the output of the IK-trigger of the 10th (i + 2) -th discharge, and the output to the I- and K-inputs of the IK-trigger of the 12th (i + 3) -th discharge, and the second input of the (i + 1) -th element 2I 14 the pass-through transfer circuit is connected to the Q-output of the IK-trigger of the 10th (i + 2) -th discharge, according to the invention, the n-bit pulse counter 3,4,15,16 and 17 is a synchronous counter in the code with information capacity N = (2 n -1) units of the account for which the S-inputs of IK-triggers are zero 3, first 5, i-th 8, (n-1) -th 10 bits and
Figure 00000019
- the input of the IK trigger 12 of the n-th category is bitwise connected to the direct information outputs of the logical pairs of elements 2 AND NOT of the parallel input circuit 22 of the delay code, and
Figure 00000020
- inputs of IK-triggers of zero 3, first 5, i-th 8, (n-1) -th 10 bits and
Figure 00000021
The input of the IK trigger 12 of the n-th category is bitwise connected to the inverse information outputs of the named pairs of 2I-NOT elements, and the (n + 1) th synchronous IK trigger 15, whose I input is connected to the output n, is introduced into the pulse counter -th element 2I 16 inter-bit communication, the first input of which is connected to the Q-output of the IK-trigger 12 of the n-th category, and the second input to the output of the (n-2) -th element 2I 14 of the through transfer circuit,
Figure 00000022
the input of the (n + 1) th IK-trigger 15 is connected to the logical "unity" bus, and the K-input to the logical "zero" bus, the Q-output of the (n + 1) th IK-trigger 15 is connected to the gated input A = B comparison circuit 18 parallel n-bit codes, and the output
Figure 00000023
the third inverter 19 is connected to the R-input of the (n + 1) -th IK-trigger 15 and to
Figure 00000024
the input of the RS-trigger 2, and the n-inputs of group A of the comparison circuit 18 are bitwise connected to the Q-outputs of the IK-triggers of the first 5, i-th 8, (n-1) -th 10 bits of the pulse counter and to
Figure 00000025
- the output of the IK trigger 12 of the nth category, and the n inputs of group B are connected bitwise to the n outputs of the second 20 V / G converter τ and the information input of the logical pair of 2I-NOT elements of parallel input of the delay code, the outputs of which are connected to
Figure 00000026
and
Figure 00000027
the inputs of the IK-trigger 3 of zero discharge, connected to the contact IpK1 of the lowest bit of the contact group of the PDC delay, and the C-inputs of the IK-triggers 8, 10, 12 significant bits of the pulse counter, starting from IK-trigger 8 of the second discharge on the n-th inclusive , as well as the C-input of the (n + 1) th IK-trigger 15 are connected to the output of the inverse logic element 2 AND 6, the first input of which is connected to
Figure 00000028
- the output of the IK-trigger 3 of zero discharge, and the second to the first input bus.

Работа ждущего формирователя импульсов описана на примере устройства, реализованного на основе четырехразрядного (n=4) счетчика импульсов, с внешним запуском от фронта старт-импульса (фиг.2.1). The operation of the waiting pulse shaper is described by the example of a device implemented on the basis of a four-digit (n = 4) pulse counter, with an external trigger from the front of the start pulse (Fig. 2.1).

Последовательность тактовых синхроимпульсов "Вход" (фиг.2.3) с периодом Тс поступает на вход первого инвертора 7 и на второй (сигнальный) вход элемента 2И 6 инверсной логики. Запускающий импульс отрицательной полярности (фиг. 2.1) с выхода детектора фронта 1 старт-импульса поступает на

Figure 00000029
-вход RS-триггера 2 и переключает его в состояние разрешения счета (фиг.2.2).The sequence of clock pulses "Input" (Fig.2.3) with a period Tc is fed to the input of the first inverter 7 and to the second (signal) input of the inverse logic element 2I 6. A triggering pulse of negative polarity (Fig. 2.1) from the output of the front edge 1 start-pulse detector is fed to
Figure 00000029
-input of the RS-trigger 2 and switches it to the state of the resolution of the account (Fig.2.2).

Положительный период потенциала с Q-выхода, а отрицательный с

Figure 00000030
-выхода RS-триггера 2, переводят счетчик импульсов в рабочее состояние, поступая на I- и К-входы IK-триггера 3 нулевого разряда и на первый (управляющий) вход элемента 2И 4 инверсной логики.Positive period of potential with Q-output, and negative with
Figure 00000030
-output RS-flip-flop 2, put the pulse counter in working condition, coming to the I- and K-inputs of the IK-flip-flop 3 of zero discharge and to the first (control) input of the element 2 AND 4 of inverse logic.

Импульсы отрицательной фазы с Q-выхода IK-триггера 3 поступает на второй (сигнальный) вход элемента 2И 4, формируя последовательность "Выход 4" (фиг. 2.6), управляющую переключениями IK-триггера 5 первого разряда по I- и К-входам. Переключения IK-триггера 3 вызываются перепадами 1 ->> 0 группы импульсов последовательности "Выход 7" (фиг.2.4), поступающими на его С-вход, а переключения IK-триггера 5 только нечетными перепадами 1 ->> 0 импульсов этой группы. The pulses of the negative phase from the Q-output of the IK-trigger 3 are fed to the second (signal) input of the element 2I 4, forming the sequence "Output 4" (Fig. 2.6), which controls the switching of the IK-trigger 5 of the first category at the I- and K-inputs. Switching IK-trigger 3 is caused by drops 1 - >> 0 of the group of pulses of the sequence "Output 7" (Fig. 2.4) received at its C-input, and switching IK-trigger 5 only by odd drops 1 - >> 0 of pulses of this group.

Переключения IK-триггеров 8, 10, 12 и включение дополнительного пятого IK-триггера 15 вызываются перепадами 1 ->> 0 импульсов последовательности "Выход 6" (фиг.2.5), формируемой элементом 2И 6 при совпадении импульсов инверсной фазы последовательности "вход", поступающих на второй (сигнальный) вход элемента 2И 6, с импульсами инверсной фазы поступающими с

Figure 00000031
-выхода IK-триггера 3 нулевого разряда на первый (управляющий) вход. При этом названные перепады 1 ->> 0 синхронны счетными перепадами 1 ->> 0 группы импульсов, вызывающей переключения IK-триггера 3 нулевого разряда счетчика импульсов.Switching IK-triggers 8, 10, 12 and the inclusion of an additional fifth IK-trigger 15 are caused by drops 1 - >> 0 pulses of the sequence "Output 6" (Fig.2.5), formed by the element 2I 6 when the pulses coincide with the inverse phase of the sequence "input", arriving at the second (signal) input of element 2I 6, with pulses of the inverse phase coming from
Figure 00000031
-exit IK-trigger 3 zero discharge to the first (control) input. Moreover, the mentioned differences 1 - >> 0 are synchronous with the counting differences 1 - >> 0 of the pulse group, which causes the switching of the IK-trigger 3 of the zero discharge of the pulse counter.

Запас по возможному наращиванию разрядности n счетчика импульсов при минимальном дискрете Тс единицы счета обеспечивается организацией синхронного запуска IK-триггеров всех разрядов, начиная с IK-триггера 8 второго разряда, перепадами 1 ->> 0 импульсов последовательности "Выход 6" с удвоенным периодом повторения 2Тс, и синхронного запуска IK-триггеров 3 и 5, за счет введения инвертора 7, формирующего их синхроимпульсы (фиг.2.4), для компенсации естественного запаздывания перепадов 1 ->> 0, вносимого элементом 2И 6.The reserve for a possible increase in the bitness n of the pulse counter with a minimum discrete Tc of the counting unit is ensured by the organization of the synchronous start of IK-triggers of all bits, starting from IK-trigger 8 of the second bit, by steps 1 - >> 0 of the pulses of the "Output 6" sequence with a doubled repetition period of 2T s , and the synchronous start of IK-triggers 3 and 5, due to the introduction of an inverter 7, forming their clock pulses (figure 2.4), to compensate for the natural delay of the differences 1 - >> 0 introduced by element 2I 6.

При опознании исходным кодом Gτ текущего кода формируемой длительности импульса в предшествовавшем цикле формирования, на А=В выходе схемы сравнения 18 возникает перепад потенциала 0 ->> 1 (фиг.2.12), который, инвертируясь элементом 19 (фиг.2.13), формирует срез выходного импульса (фиг.2.14), переключая IK-триггер 15 в нулевое состояние, останавливает счет, возвращая RS-триггер 2 (фиг.2.2) в исходное состояние по

Figure 00000032
-входу, а перепад потенциала 0 ->> 1 с
Figure 00000033
-выхода RS-триггера, поступающий на 10 управляющих входов пяти логических пар элементов 2И-НЕ схемы 22, вводит новые данные о задержке фронта формируемого импульса.When the source code G τ recognizes the current code of the generated pulse duration in the previous generation cycle, by A = In the output of the comparison circuit 18, a potential difference 0 - >> 1 appears (Fig. 2.12), which, inverting with element 19 (Fig. 2.13), generates slice of the output pulse (Fig.2.14), switching the IK-trigger 15 to the zero state, stops the count, returning the RS-trigger 2 (Fig.2.2) to its original state
Figure 00000032
-input, and the potential drop is 0 - >> 1 s
Figure 00000033
- RS-trigger output arriving at 10 control inputs of five logical pairs of elements 2I-NOT of circuit 22, introduces new data on the delay of the front of the generated pulse.

При этом в IK-триггер 3 нулевого разряда записывается единица младшего разряда ПДК задержки, а в IK-триггеры 12, 10, 8, 5 значащих разрядов счетчика импульсов поразрядно записывается дополнение 0III до I000 кода IIII задержки фронта импульса в соответствии с числовыми значениями 5,15(24-1) и 10.In this case, the unit of the least significant bit of the maximum permissible delay is recorded in the IK-trigger 3 of the zero bit, and in the IK-triggers 12, 10, 8, 5 significant bits of the pulse counter, the complement 0III to I000 of the code IIII of the pulse edge delay is recorded bitwise in accordance with the numerical values 5, 15 (2 4 -1) and 10.

С приходом очередного старт-импульса и переходом RS-триггера 2 в состояние разрешения счета, происходит счет на сложение от промежуточного значения 0III до I000 (фиг.2.7-10), в результате чего на I-входе IK-триггера 15, находившегося в состоянии нуля, появляется положительный импульс "Выход 16" (фиг. 2.11), как результат последовательных совпадений в цепи элементов 2И 9, 14 и 16 инверсной фазы Q-выхода IK-триггера 5 с инверсной фазой Q-выхода IK-триггера 8, с основной фазой

Figure 00000034
-выхода IK-триггера 10 и с основной фазой Q-выхода IK-триггера 12 во время 15-го и нулевого тактов счета.With the arrival of the next start pulse and the transition of the RS-trigger 2 to the state of resolution of the count, the addition of an intermediate value of 0III to I000 (Figs. 2.7-10) occurs, as a result of which at the I-input of the IK-trigger 15, which was in the state zero, a positive pulse "Output 16" appears (Fig. 2.11), as a result of successive matches in the circuit of elements 2I 9, 14 and 16 of the inverse phase of the Q output of the IK trigger 5 with the inverse phase of the Q output of the IK trigger 8, with the main phase
Figure 00000034
-output of the IK-trigger 10 and with the main phase of the Q-output of the IK-trigger 12 during the 15th and zero count cycles.

Перепад 1 ->> 0 импульса последовательности "Выход 6" (фиг.2.5), совпавший с импульсом "Выход 16" в начале нулевого такта счета, синхронно переключает IK-триггер 15 в состояние единица и начинает формирование длительности выходного импульса, без останова счета IK-триггерами 3, 5, 8, 10 и 12. The difference 1 - >> 0 of the pulse of the sequence "Output 6" (Fig.2.5), which coincided with the pulse "Output 16" at the beginning of the zero clock cycle, synchronously switches the IK-trigger 15 to the state one and starts the formation of the duration of the output pulse, without stopping the count IK triggers 3, 5, 8, 10, and 12.

Перепад потенциала 0 ->> 1 (фиг.2.14) с Q-выхода IK-триггера 15 открывает схему сравнения кодов 18 по входу А=В опознания четырехразрядного параллельного кода Грея, считываемого группой А внешним кодом Gτ заданной длительности импульса, поразрядно подключенным к четырем входам группы В схемы сравнения.The potential difference 0 - >> 1 (Fig. 2.14) from the Q-output of the IK-trigger 15 opens a circuit for comparing codes 18 at the input A = B of the identification of a four-bit parallel Gray code, read by group A with an external code G τ of a given pulse duration, bitwise connected to the four inputs of group B of the comparison circuit.

Подключение к шине логического "нуля" входов A>B и A<B логического элемента типа СП1, изображенного в качестве примера 18 на фиг.1, не имеет принципиального значения. The connection to the logical “zero” bus of the inputs A> B and A <B of the logical element of type SP1, shown as an example 18 in figure 1, does not matter.

При совпадении текущего состояния IK-триггеров значащих разрядов счетчика импульсов

Figure 00000035
Q10Q8Q5 в коде Грея, считываемого входами группы А схема сравнения 18, с кодом Gτ 0I0I заданной длительности импульса группы В, на выходе результата А=В схемы сравнения появляется перепад потенциала 0 ->> 1, который, инвертируясь элементом 19, переводит устройство в исходное состояние (фиг.2.12, 13), прекращая счет, завершая формирование выходного импульса (фиг.2.14) и импульса предустановки (фиг.2.13), при занесении очередных данных о задержке фронта импульса схемой параллельного ввода кода 22, вызванных перепадом 0 ->> 1 с
Figure 00000036
-выхода RS-триггера при выключении счета.If the current state of IK-triggers of significant bits of the pulse counter coincides
Figure 00000035
Q10Q8Q5 in the Gray code, read by the inputs of group A, the comparison circuit 18, with the code G τ 0I0I of the specified pulse duration of group B, the potential difference 0 - >> 1 appears on the output of the result A = B of the comparison circuit, which, inverting with element 19, translates the device into the initial state (Fig. 2.12, 13), stopping the count, completing the formation of the output pulse (Fig. 2.14) and the preset pulse (Fig. 2.13), when entering the next data on the delay of the pulse front by the parallel input circuit of code 22, caused by the difference 0 ->> 1 s
Figure 00000036
- RS-trigger output when the account is turned off.

Исходная информация в ПДК о задержке фронта и формируемой длительности импульса преобразуется в код Грея двумя четырехразрядными преобразователями B/Gt 21 и B/Gτ 20, каждый из которых содержит по три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, включенных по известной схеме [2]
Схема параллельного ввода 22 кода задержки по

Figure 00000037
и
Figure 00000038
-входам IK-триггеров счетчика импульсов включает 5 известных логических пар элементов 2И-НЕ, аналогичных используемым в "Двоичном счетчике с параллельным вводом информации" [2] причем пятая логическая пара обеспечивает инверсный ввод информации о задержки фронта по
Figure 00000039
- и
Figure 00000040
-входам IK-триггера 12 четвертого разряда.The initial information in the MPC on the front delay and the generated pulse duration is converted into a Gray code by two four-digit B / G t 21 and B / G τ 20 converters, each of which contains three EXCLUSIVE OR elements included according to the well-known scheme [2]
Parallel input circuit 22 delay code by
Figure 00000037
and
Figure 00000038
-inputs of IK-triggers of the pulse counter includes 5 known logical pairs of 2I-NOT elements similar to those used in the “Binary counter with parallel input of information” [2] and the fifth logical pair provides inverse input of information about the edge delay by
Figure 00000039
- and
Figure 00000040
inputs of the IK trigger 12 of the fourth category.

Синхронизируемые последовательностью старт-импульсов, циклы формирования возобновляются и повторяются при неизменных исходных данных. Synchronized by a sequence of start pulses, the formation cycles are resumed and repeated with the same initial data.

Известно, что точность преобразования кодовых комбинаций в интервалы времени счетными структурами определяется минимальным дискретом тактовых синхроимпульсов, т. е. быстродействием используемых счетных элементов и архитектурой устройства. It is known that the accuracy of converting code combinations into time intervals by counting structures is determined by the minimum discrete clock clock, i.e., the speed of the used counting elements and the architecture of the device.

Кроме методической погрешности формирования суммы обоих интервалов времени задержки фронта и длительности импульса, определяемый произведением погрешности дискрета счета Δ Тс на сумму числовых значений, соответствующих каждому из кодов задержки фронта и длительности импульса, присутствует погрешность формирования задержки фронта t Δ t, определяемая задержкой перепада 1 ->> 0 импульса из последовательности "Выход 7" (фиг.2.4) или "Выход 6" (фиг.2.5), совпавшего с началом счета, относительно фронта старт-импульса, а также погрешность формирования длительности импульса τ-Δτв вызванная задержкой выключения (n+1)-го IK-триггера 15 по

Figure 00000041
-входу.In addition to the methodological error in the formation of the sum of both time intervals of the edge delay and the pulse duration, determined by the product of the counting discrete error Δ T s by the sum of the numerical values corresponding to each of the front delay and pulse duration codes, there is an error in the formation of the front delay t Δ t determined by the delay 1 - >> 0 pulses from the sequence "Output 7" (Fig. 2.4) or "Output 6" (Fig. 2.5), which coincided with the beginning of the count, relative to the front of the start pulse, as well as the formation error duration τ-Δτ pulse induced off delay (n + 1) -th flip-flop IK-15
Figure 00000041
-input.

Δτв t11 18 + t10 19 + t10 15, где t11 18 естественная задержка срабатывания схемы сравнения кодов 18 по перепаду 0 ->> 1, пришедшему на один из входов (AI) группы А;
t10 19 время включения третьего инвертора 19;
t10 15 время выключения IK-триггера по

Figure 00000042
-входу.Δτ at t 11 18 + t 10 19 + t 10 15 , where t 11 18 is the natural delay in the operation of the code comparison circuit 18 for the difference 0 - >> 1, which came to one of the inputs (AI) of group A;
t 10 19 the time of inclusion of the third inverter 19;
t 10 15 IK-trigger off time according to
Figure 00000042
-input.

Для выполнения жестких требований, предъявляемых к точности преобразования при минимальном дискрете Тс единицы счета, элементы 1,2,3,4,5,6,7,8,9,10,11,12,13,14, 15,16,18, и 19, образующие структуру счетчика импульсов с цепями запуска, синхронизации, межразрядных связей, опознания кода длительности и возврата к исходным данным, должны иметь повышенное быстродействие, а значит и высокое потребление тока от вторичного источника электропитания (ВИЭП).To meet the stringent requirements for conversion accuracy with a minimum discrete T per unit of account, elements 1,2,3,4,5,6,7,8,9,10,11,12,13,14, 15,16, 18 and 19, which form the structure of the pulse counter with the start, synchronization, inter-discharge links, recognition of the duration code and return to the original data, should have increased speed, and hence high current consumption from the secondary power source (VIEP).

Так как импульсные ключи потребляют "ПИК" мощности от ВИЭП-Я при формировании перепадов потенциала 1 ->> 0 и 0 ->> 1, то суммарное потребление тока по цепи питания растет с увеличением частоты дискретизации Fc 1/Tс и разрядности n-счетной структуры.Since the pulse switches consume the “PIC” power from the VIEP-Y when forming the potential drops 1 - >> 0 and 0 - >> 1, the total current consumption along the power circuit increases with increasing sampling frequency F c 1 / T s and bit depth n account structure.

Внедрение формирователей, реализуемых по предлагаемой функциональной схеме, позволяет получить разрешение по максимальной частоте единицы счета n-разрядной синхронной структурой порядка половины паспортного значения, гарантируемого базовым элементом синхронным IK-триггером. Использование, например, ИМС ТТЛШ менее мощных серий, при выполнении требований к точности преобразования, поможет снизить потребление тока от ВИЭП, обеспечить тепловой режим комплектующих элементов, а также частично упростить трассировку печатного основания вследствие повторного задействования IK-триггеров n значащих разрядов счетчика импульсов на время формирования импульса заданной длительности. The implementation of the shapers implemented according to the proposed functional scheme allows obtaining the maximum frequency resolution of an n-bit synchronous structure of the order of half the passport value guaranteed by the base element with a synchronous IK-trigger. Using, for example, IC TTLSh of less powerful series, when meeting the requirements for conversion accuracy, will help reduce current consumption from VIET, ensure the thermal regime of components, and also partially simplify the tracing of the printed substrate due to repeated use of IK-triggers of n significant bits of the pulse counter for a while pulse formation of a given duration.

Claims (1)

ЖДУЩИЙ ФОРМИРОВАТЕЛЬ ИМПУЛЬСОВ, содержащий входную шину, управляющую шину "Старт-имп.", управляющий RS-триггер, счетчик импульсов, элемент сравнения кодов, первую кодовую шину Kτ, вторую кодовую шину Kt и выходную шину, отличающийся тем, что в него введены выходной инвертор, выход которого соединен с выходной шиной, второй инвертор, вход которого соединен с выходом "Равно" (A B) элемента сравнения кодов, первый преобразователь ПКД в код Грея B/Gτ, входы которого поразрядно соединены с первой кодовой шиной Kτ, а выходы с входами группы входов B элемента сравнения кодов, второй преобразователь ПДК в код Грея B/Gt, входы которого поразрядно соединены с второй кодовой шиной Kt, а выходы с информационными входами схемы параллельного ввода данных в элементы значащих разрядов счетчика импульсов, включающей n+1 логических пар элементов 2И-НЕ, детектор фронта старт-импульсов, группа входов которого соединена с управляющей шиной, а выход с
Figure 00000043
-входом запуска управляющего RS-триггера, причем счетчик импульсов является n-разрядным счетчиком в коде Грея, включающим группу из n+2 синхронных JK-триггеров с установкой нуля и единицы, третий инвертор, выход которого соединен с C-входами JK-триггеров нулевого и первого разрядов счетчика импульсов, а вход с шиной и первым входом элемента 2И-НЕ инверсной логики, второй вход которого соединен с
Figure 00000044
-выходом JK-триггера нулевого разряда, а выход с C-входами JK-триггеров, начиная с JK-триггера второго разряда по n-й включительно, и с C-входом дополнительного (n+1)-го JK-триггера,
Figure 00000045
-вход которого соединен с шиной логической единицы, а K-вход с шиной логического нуля, и
Figure 00000046
-входы JK-триггеров первого, i-го, (n-1)-го разрядов и
Figure 00000047
-входы JK-триггеров нулевого и n-го разрядов соединены с прямыми информационными выходами всех логических пар элементов 2И-НЕ схемы параллельного ввода данных, а
Figure 00000048
-входы JK-триггеров первого, i-го, (n-1)-го разрядов и
Figure 00000049
-входы JK-триггеров нулевого и n-го разрядов с инверсными информационными выходами названных логических пар, причем информационный вход логической пары элементов 2И-НЕ ввода данных в JK-триггер нулевого разряда соединен с входом ПДК младшего разряда IpKt второй кодовой шины, а счетчик импульсов включает также группу из n элементов совпадения межразрядной связи и цепь сквозного переноса из n-2 элементов совпадения, а J и K-входы JK-триггера нулевого разряда соединены с Q-выходом управляющего RS-триггера,
Figure 00000050
-выход которого соединен с 2(n+1) управляющими входами логических пар элементов 2И-НЕ схемы параллельного ввода данных и с первым входом первого элемента 2И-НЕ инверсной логики межразрядной связи, второй вход которого соединен с Q-выходом JK-триггера нулевого разряда, а выход с J и K-входами JK-триггера первого разряда, Q-выход которого соединен с J и K-входами JK-триггера второго разряда, с первым входом первого элемента 2И-НЕ инверсной логики цепи сквозного переноса, второй вход которого соединен с Q-выходом JK-триггера второго разряда, и первый вход второго элемента 2И-НЕ инверсной логики межразрядной связи также соединен с Q-выходом JK-триггера первого разряда, а второй с
Figure 00000051
-выходом триггера второго разряда, и выход его соединен с J и K-входами JK-триггера третьего разряда, а выход i-го элемента совпадения цепи сквозного переноса, начиная с первого, соединен с первым входом (i+1)-го элемента 2И цепи сквозного переноса и с первым входом (i+2)-го элемента 2И межразрядной связи, второй вход которого соединен с Q-выходом JK-триггера (i+2)-го разряда, а выход с J и K-входами JK-триггера (i+3)-го разряда, и второй вход (i+1)-го элемента 2И сквозного переноса соединен с
Figure 00000052
-выходом JK-триггера (i+2)-го разряда, J-вход дополнительного (n+1)-го JK-триггера соединен с выходом n-го элемента 2 И межразрядной связи, первый вход которого соединен с выходом (n-2)-го элемента совпадения цепи сквозного переноса, а второй с Q-выходом JK-триггера n-го разряда, и
Figure 00000053
-выход (n+1)-го JK-триггера соединен с входом выходного инвертора, а Q-выход с управляющим входом "Равно" (A B элемента сравнения кодов, n входов группы входов A которого поразрядно соединены с Q-выходами JK-триггеров первого, i-го, (n-1)-го разрядов и с
Figure 00000054
-выходом JK-триггера n-го разряда счетчика импульсов, а выход "Равно"
Figure 00000055
второго инвертора соединен с
Figure 00000056
-входами (n+1)-го триггера и управляющего RS-триггера.A WAITING PULSE FORMER, comprising an input bus, a Start-imp. Control bus, an RS trigger, a pulse counter, a code comparison element, a first code bus K τ , a second code bus K t and an output bus, characterized in that introduced an output inverter, the output of which is connected to the output bus, a second inverter, the input of which is connected to the output "Equal to" (AB) of the code comparison element, the first PCD to Gray converter B / G τ , whose inputs are bitwise connected to the first code bus K τ , and the outputs with the inputs of the input group B ele cient comparison codes second converter MPC Gray code B / G t, the inputs of which bitwise connected to the second code bus K t, and outputs to data inputs of circuit the parallel data input elements of significant digits of the pulse counter comprising n + 1 logical pairs 2I elements -NOT, a start-pulse front detector, the group of inputs of which is connected to the control bus, and the output with
Figure 00000043
- the start input of the control RS-flip-flop, and the pulse counter is an n-bit counter in the Gray code, including a group of n + 2 synchronous JK-flip-flops with zero and one, the third inverter, the output of which is connected to the C-inputs of JK-flip-flops zero and the first bits of the pulse counter, and the input with the bus and the first input of the element 2 AND NOT inverse logic, the second input of which is connected to
Figure 00000044
- the output of the JK trigger of zero discharge, and the output with the C inputs of JK triggers, starting with the JK trigger of the second discharge along the nth inclusive, and with the C input of the additional (n + 1) th JK trigger,
Figure 00000045
- the input of which is connected to the logical unit bus, and the K-input with the logical zero bus, and
Figure 00000046
inputs of JK triggers of the first, i-th, (n-1) -th digits and
Figure 00000047
-inputs of JK-triggers of the zero and nth digits are connected to direct information outputs of all logical pairs of elements of the 2AND NOT parallel data input circuit, and
Figure 00000048
inputs of JK triggers of the first, i-th, (n-1) -th digits and
Figure 00000049
- inputs of JK triggers of the zero and nth digits with inverse information outputs of the aforementioned logical pairs, the information input of the logical pair of elements 2I-NOT entering data into the JK trigger of the zero bit is connected to the input of the lower-order PDK I p K t of the second code bus, and the pulse counter also includes a group of n inter-bit matching elements and an end-to-end transfer circuit of n-2 matching elements, and the J and K inputs of the JK zero-discharge trigger are connected to the Q-output of the RS control trigger,
Figure 00000050
- the output of which is connected to 2 (n + 1) control inputs of logical pairs of elements of a 2-NAND parallel data input circuit and to the first input of the first element of a 2-N inverse interdigit logic, the second input of which is connected to the Q-output of a zero-order JK trigger , and the output with the J and K inputs of the JK trigger of the first category, the Q output of which is connected to the J and K inputs of the JK trigger of the second category, with the first input of the first element of the 2 AND NOT inverse logic of the pass-through circuit, the second input of which is connected with the Q-output of the JK-trigger of the second category, and the first input to the second element of the 2N-NOT inverse logic of inter-bit communication is also connected to the Q-output of the JK-trigger of the first category, and the second
Figure 00000051
-the output of the trigger of the second category, and its output is connected to the J and K inputs of the JK-trigger of the third category, and the output of the i-th matching element of the pass-through circuit, starting from the first, is connected to the first input of the (i + 1) -th element 2I pass-through circuit and with the first input of the (i + 2) -th element 2and inter-bit communication, the second input of which is connected to the Q-output of the JK trigger (i + 2) -th category, and the output with the J and K inputs of the JK trigger (i + 3) -th discharge, and the second input of the (i + 1) -th element 2and pass-through is connected to
Figure 00000052
the output of the JK-trigger of the (i + 2) -th discharge, the J-input of the additional (n + 1) -th JK-trigger is connected to the output of the nth element 2 And inter-bit communication, the first input of which is connected to the output of (n-2 ) th matching element of the through transfer circuit, and the second with the Q-output of the JK trigger of the nth discharge, and
Figure 00000053
the output of the (n + 1) th JK trigger is connected to the input of the output inverter, and the Q output with the control input is “Equal” (AB of the code comparison element, n inputs of the input group A of which are bitwise connected to the Q outputs of the JK triggers of the first , i-th, (n-1) -th digits and with
Figure 00000054
the output of the JK trigger of the nth discharge of the pulse counter, and the output is "Equal"
Figure 00000055
the second inverter is connected to
Figure 00000056
-inputs of the (n + 1) th trigger and the control RS-trigger.
RU93010758A 1993-03-01 1993-03-01 Driven pulse shaper RU2047939C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU93010758A RU2047939C1 (en) 1993-03-01 1993-03-01 Driven pulse shaper

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU93010758A RU2047939C1 (en) 1993-03-01 1993-03-01 Driven pulse shaper

Publications (2)

Publication Number Publication Date
RU93010758A RU93010758A (en) 1995-04-30
RU2047939C1 true RU2047939C1 (en) 1995-11-10

Family

ID=20137963

Family Applications (1)

Application Number Title Priority Date Filing Date
RU93010758A RU2047939C1 (en) 1993-03-01 1993-03-01 Driven pulse shaper

Country Status (1)

Country Link
RU (1) RU2047939C1 (en)

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1. Гитис Э.И., Пискулов Е.А., Аналогоцифровые преобразователи, М.: Энергоиздат, 1981. *
2. Титце У., Шенк К. Полупроводниковая схемотехника: пер. с нем. - М.: Мир, 1982. *
3. Авторское свидетельство СССР N 1592941, кл. H 03K 23/66, 1988. *

Similar Documents

Publication Publication Date Title
US4160154A (en) High speed multiple event timer
RU2047939C1 (en) Driven pulse shaper
SU1624699A1 (en) Residue system code to positional code converter
SU1605254A1 (en) Device for performing fast walsh-adamar transform
SU1283976A1 (en) Number-to-pulse repetition period converter
SU1654980A1 (en) Number-to-time converter
SU1736000A1 (en) Code-to-time interval converter
SU1432754A1 (en) Multiplier of pulse repetition rate
SU1660153A1 (en) Pulse-packet-to-rectangular-pulse converter
SU693538A1 (en) Time interval-to-code converter
SU1226633A1 (en) Device for generating pulses in the middle of time interval
SU1443002A1 (en) Device for swift walsh-adamar transform
RU2047272C1 (en) Reversible binary counter
SU1438003A1 (en) Binary code to time interval converter
RU1791806C (en) Generator of synchronizing signals
SU1765814A1 (en) Time mark generating device
SU860296A1 (en) Device for forming pulse sequences
SU1075255A1 (en) Parallel binary code/unit-counting code translator
SU790232A1 (en) Pulse train frequency converting device
SU1248073A1 (en) Number-to-time interval converter
SU1457160A1 (en) Variable frequency divider
SU1325470A1 (en) Random number generator
SU1330754A1 (en) Counter with a monitor
SU781801A1 (en) Time-spaced pulse shaper
SU1275761A2 (en) Pulse repetition frequency divider