RU2043650C1

RU2043650C1 - Accumulating adder

Info

Publication number: RU2043650C1
Application number: RU93036431A
Authority: RU
Inventors: А.В. Ткаченко; А.А. Давыдкин
Original assignee: Давыдкин Алексей Александрович
Priority date: 1993-07-12
Filing date: 1993-07-12
Publication date: 1995-09-10

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has flip-flop 1 having counting input, AND gates 16-23, 35, OR gates 24-27, delay gates 28-31, modulo-two adder 32, PROHIBITION gates 33, 36, AND gate 34 having direct and inverse inputs. Three delay gates 29-31, two PROHIBITION gates 33, 36, AND gate 35, AND gate 34 having direct and inverse inputs are introduced to accomplish the goal of invention. Device outputs partially reduced sum according to equation given in invention specification. Source numbers are encoded in binary redundant minimal number system. EFFECT: increased speed. 1 dwg

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для параллельного суммирования многоразрядных двоичных чисел. The invention relates to automation and computer technology and can be used for parallel summation of multi-bit binary numbers.

Известно параллельное устройство для сложения чисел, представленных в двоичной избыточной системе счисления, представляющее собой цепочку последовательно связанных одноразрядных сумматоров, количество которых равно числу разрядов суммируемых чисел (1). A parallel device for adding numbers represented in a binary redundant number system is known, which is a chain of sequentially connected single-digit adders, the number of which is equal to the number of bits of the summed numbers (1).

Наиболее близким к изобретению является накапливающий сумматор (2), содержащий в каждом i-ом (i

, где n разрядность операндов) разряде триггер, восемь элементов И, шесть элементов ИЛИ, элемент задеpжки и два сумматора по модулю два, причем первый и второй входы первого элемента ИЛИ соединены соответственно с входами первого и второго слагаемых данного разряда сумматора, вход разрешения сложения в минимальной системе счисления сумматора соединен с первыми входами первого и второго элементов И, выход первого элемента И соединен с первыми входами первого сумматора по модулю два, второго и третьего элементов ИЛИ, выход второго элемента И соединен с первым входом четвертого элемента ИЛИ, выходы которого соединены с выходами второго сумматора по модулю два и пятого элемента ИЛИ и вторым входом третьего элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с вторым входом пятого элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом пятого элемента ИЛИ, выход второго сумматора по модулю два соединен с вторым входом первого сумматора по модулю два, выход которого соединен с третьим входом первого элемента ИЛИ, выход которого соединен со счетным входом триггера и первым входом пятого элемента И, второй вход которого соединен с выходом триггера, выход пятого элемента И соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, выход шестого элемента ИЛИ через элемент задержки соединен с первыми входами шестого и седьмого элементов И, второй вход седьмого элемента И соединен с входом разрешения сложения в минимальной системе счисления сумматора, вход разрешения сложения в Фибоначчиевой системе счисления сумматора соединен с вторым входом шестого элемента И и первым входом восьмого элемента И, выход которого соединен с вторым входом четвертого элемента ИЛИ, выход седьмого элемента И соединен с выходом переноса в (i-3)-й разряд сумматора, вход сброса триггера соединен с входом сброса сумматора, отличающийся тем, что с целью упрощения сумматора, вход переноса из (i-1)-го разряда сумматора соединен с вторыми входами второго сумматора по модулю два и вторым входом второго элемента ИЛИ, входы переносов из (i+5)-го, (i+3)-го, (i+2)-го разрядов сумматора соединены соответственно с вторыми входами первого, второго и восьмого элементов И, выход триггера соединен с выходом суммы данного разряда сумматора, первый вход седьмого элемента И и выход шестого элемента И соединены соответственно с выходами переноса в (i+1)-й, (i=5)-й и (i-2)-й разряды сумматора.Closest to the invention is an accumulating adder (2) containing in each i-th (i

, where n is the length of the operands), a trigger, eight AND elements, six OR elements, a delay element and two adders modulo two, the first and second inputs of the first OR element being connected respectively to the inputs of the first and second terms of this adder bit, the addition resolution input is the minimum numbering system of the adder is connected to the first inputs of the first and second elements AND, the output of the first element And is connected to the first inputs of the first adder modulo two, the second and third elements OR, the output of the second AND element connected to the first input of the fourth OR element, the outputs of which are connected to the outputs of the second adder modulo two and the fifth OR element and the second input of the third OR element, the output of which is connected to the first input of the third AND element, the second input of which is connected to the output of the second OR element, the second the input of which is connected to the second input of the fifth OR element, the output of which is connected to the first input of the fourth AND element, the second input of which is connected to the output of the fifth OR element, the output of the second adder modulo two is connected to the second input of the first adder modulo two, the output of which is connected to the third input of the first OR element, the output of which is connected to the counting input of the trigger and the first input of the fifth element And, the second input of which is connected to the output of the trigger, the output of the fifth element And is connected to the first input of the sixth element OR, the second input of which is connected to the output of the fourth element AND, the output of the sixth element OR through the delay element is connected to the first inputs of the sixth and seventh elements And, the second input of the seventh element And is connected to the input addition in the minimal adder number system, the admission enable input in the Fibonacci adder system is connected to the second input of the sixth element And and the first input of the eighth element And, the output of which is connected to the second input of the fourth OR element, the output of the seventh element And is connected to the transfer output to ( i-3) th discharge of the adder, the trigger reset input is connected to the reset input of the adder, characterized in that, in order to simplify the adder, the transfer input from the (i-1) th discharge of the adder is connected to the second inputs of the second sum modulo two and the second input of the second element OR, the carry inputs from the (i + 5) th, (i + 3) th, (i + 2) th bits of the adder are connected respectively to the second inputs of the first, second and eighth elements And, the trigger output is connected to the output of the sum of this discharge of the adder, the first input of the seventh element And and the output of the sixth element And are connected respectively to the transfer outputs to the (i + 1) -th, (i = 5) -th and (i-2) - th digits of the adder.

Недостаток этого устройства низкое быстродействие. The disadvantage of this device is poor performance.

Изобретение предназначено для повышения быстродействия сумматора за счет получения частично разрешенного значения суммы при сложении чисел, представленных в двоичной избыточной минимальной системе счисления. The invention is intended to improve the speed of the adder by obtaining a partially allowed value of the sum when adding the numbers represented in the binary redundant minimum number system.

Техническое решение поставленной задачи достигается тем, что накапливающий сумматор, каждый i-разряд которого (i

, где n разрядность сумматора) содержит триггер со счетным входом, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый, второй, третий и четвертый элементы ИЛИ, сумматор по модулю два и первый элемент задержки, причем первое слагаемое i-го разряда подается на третий вход первого элемента ИЛИ, первый вход которого подключен к выходу сумматора по модулю два, а выход к счетному входу триггера, нулевой вход которого подключен к шине сброса, а единичный выход является выходом суммы данного разряда и подключен к первому входу седьмого элемента И, выход пятого элемента И подключен к первому входу третьего элемента ИЛИ, выход которого через первый элемент задержки подключен к первому входу восьмого элемента И, выход которого является выходом переноса в (i-5)-разряд, а второй вход подключен к вторым входам второго и третьего элемента И, выход которого подключен к второму входу второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, дополнительно содержит в каждом разряде второй, третий и четвертый элементы задержки, первый и второй элементы ЗАПРЕТ, элемент И с прямыми и инверсным входами, девятый элемент И, причем второе слагаемое i-го разряда подается на прямой вход первого элемента ЗАПРЕТ, инверсный вход которого подключен к выходу четвертого элемента задержки, а выход подключен к второму входу первого элемента ИЛИ, четвертый и пятый вход которого подключены соответственно к выходам седьмого и шестого элементов И, которые подключены соответственно через третий и второй элементы задержки к выходу переноса в (i+1)-й разряд и к второму входу четвертого элемента ИЛИ, выход которого подключен к второму входу девятого элемента И, первый вход которого соединен с управляющей шиной и инверсным входом второго элемента ЗАПРЕТ, связанного выходом с выходом переноса в (i+1)-й разряд и входом с управляющей шиной, с первым входом четвертого элемента ИЛИ и восьмого элемента И, а выход девятого элемента И является выходом переноса в (i+2)-й разряд, первый вход четвертого элемента ИЛИ соединен с первым входом восьмого элемента И, выход первого элемента ИЛИ подключен к первому входу элемента И с прямыми и инверсным входами, инверсный вход которого соединен с выходом второго элемента ИЛИ, выход соединен с вторым входом третьего элемента ИЛИ, а второй вход соединен с первыми входами шестого и седьмого элементов И, вторые входы которых подключены соответственно к выходам третьего и четвертого элементов И, первые входы которых подключены соответственно к входам сигналов из (i-1)-го и (i-4)-го разрядов второго слагаемого, сигналы из (i+4)-го и (i+1)-го разрядов первого слагаемого подаются соответственно на первые входы первого и второго элементов И, выходы которых подключены к входу четвертого элемента задержки, а вторые входы соединены с вторым входом четвертого элемента И и с управляющей шиной, сигнал переноса из (i-2)-го разряда подается на первые входы пятого элемента И и сумматора по модулю два, а перенос из (i+5)-го или из (i-1)-го разрядов подается на вторые входы этих же элементов.The technical solution of the problem is achieved by the fact that the accumulating adder, each i-bit of which (i

, where n is the adder bit) contains a trigger with a counting input, the first, second, third, fourth, fifth, sixth, seventh and eighth elements AND, the first, second, third and fourth elements OR, the adder modulo two and the first delay element, and the first term of the i-th category is fed to the third input of the first OR element, the first input of which is connected to the output of the adder modulo two, and the output to the counting input of the trigger, the zero input of which is connected to the reset bus, and the single output is the output of the sum of this discharge and connected to first mu input of the seventh AND element, the output of the fifth AND element is connected to the first input of the third OR element, the output of which through the first delay element is connected to the first input of the eighth AND element, whose output is the transfer output to the (i-5) -discharge, and the second input is connected to the second inputs of the second and third element And, the output of which is connected to the second input of the second element OR, the first input of which is connected to the output of the fourth element And, additionally contains in each category the second, third and fourth delay elements, the first and T a swarm of BAN elements, an AND element with direct and inverse inputs, a ninth AND element, the second term of the i-th category being fed to the direct input of the first BAN element, the inverse input of which is connected to the output of the fourth delay element, and the output is connected to the second input of the first OR element , the fourth and fifth input of which are connected respectively to the outputs of the seventh and sixth AND elements, which are connected respectively through the third and second delay elements to the transfer output to the (i + 1) -th digit and to the second input of the fourth OR element whose output is connected to the second input of the ninth element And, the first input of which is connected to the control bus and the inverse input of the second element is FORBID, connected to the output with the transfer output to the (i + 1) -th bit and the input with the control bus, with the first input of the fourth element OR of the eighth AND element, and the output of the ninth AND element is the transfer output to the (i + 2) th digit, the first input of the fourth OR element is connected to the first input of the eighth AND element, the output of the first OR element is connected to the first input of the AND element with straight lines and inverse input mi, whose inverse input is connected to the output of the second OR element, the output is connected to the second input of the third OR element, and the second input is connected to the first inputs of the sixth and seventh elements AND, the second inputs of which are connected respectively to the outputs of the third and fourth elements AND, the first inputs of which connected respectively to the inputs of signals from the (i-1) th and (i-4) th digits of the second term, the signals from the (i + 4) th and (i + 1) th digits of the first term are supplied respectively to the first inputs the first and second elements And, the outputs of which are sub are connected to the input of the fourth delay element, and the second inputs are connected to the second input of the fourth element And and the control bus, the transfer signal from the (i-2) -th discharge is fed to the first inputs of the fifth element And the adder modulo two, and the transfer from ( i + 5) th or from (i-1) th digits is supplied to the second inputs of the same elements.

Любое натуральное число А в двоичной минимальной системе счисления представляется в виде многочлена:
A

(i)Ψ(i) где α(c)∈{0,1}
Ψ(i)

,1 (1)
Значение φ (n+1) определяет мощность минимального n-разрядногоо кода.Any natural number A in the binary minimal number system is represented as a polynomial:
A

(i) Ψ (i) where α (c) ∈ {0,1}
Ψ (i)

,eleven)
The value of φ (n + 1) determines the power of the minimum n-bit code.

Разрешенной формой представления является минимальная форма, для которой характерно наличие не менее чем четырех нулей после каждой единицы. The permitted representation is the minimum form, which is characterized by the presence of at least four zeros after each unit.

Предлагаемый способ сложения основан на выражениях, вытекающих из рекуррентного соотношения (1):

Следовательно, правило сложения имеет вид:

Таким образом, в предлагаемом способе сложения (в отличие от известного) анализируется три разряда слагаемых.The proposed addition method is based on expressions arising from the recurrence relation (1):

Therefore, the addition rule has the form:

Thus, in the proposed method of addition (in contrast to the known), three categories of terms are analyzed.

Допустим, нужно сложить числа А(112) 010000100001000000 и В(104) 010000010000000100, тогда

Особенностью предлагаемого способа сложения является поступление сигнала переноса в (i+1)-й разряд при наличии единицы в i-м разряде первого слагаемого и (i-4)-м разряде второго слагаемого и переноса в (i+2)-й разряд при наличии единицы в i-м разряде первого слагаемого и (i-1)-м разряде второго. В результате чего в сумматоре формируется частично разрешенный код суммы.Suppose you need to add the numbers A (112) 010000100001000000 and B (104) 010000010000000100, then

A feature of the proposed addition method is the arrival of the transfer signal to the (i + 1) -th discharge in the presence of a unit in the ith discharge of the first term and the (i-4) -th discharge of the second term and transfer to the (i + 2) -th discharge at the presence of a unit in the i-th category of the first term and the (i-1) -th category of the second. As a result, a partially permitted sum code is generated in the adder.

Рассмотрим сложение этих же чисел в прототипе предлагаемого сумматора:

Для сложения чисел А и В в прототипе предлагаемого сумматора потребовалось 10 тактов, а в данном сумматоре необходимо 5 тактов, т.е. в два раза меньше.Consider the addition of the same numbers in the prototype of the proposed adder:

To add the numbers A and B in the prototype of the proposed adder, 10 cycles were required, and in this adder 5 cycles were required, i.e. twice smaller.

Таким образом, среднее время быстродействия предлагаемого сумматора выше. Thus, the average response time of the proposed adder is higher.

Из сказанного вытекает алгоритм сложения:
1)образование промежуточной суммы и сигналов переноса;
2) суммирование промежуточной суммы и сигналов переноса;
3) повторение п.1,2 до тех пор, пока промежуточная сумма не станет эквивалентна окончательной, о чем свидетельствует нулевой сигнал переноса.From the above, the addition algorithm follows:
1) the formation of the subtotal and transfer signals;
2) summation of the subtotal and transfer signals;
3) the repetition of p. 1,2 until the intermediate sum becomes equivalent to the final one, as evidenced by the zero transfer signal.

Сущность изобретения состоит в реализации выражений (2), (3), (4). The invention consists in the implementation of the expressions (2), (3), (4).

На чертеже приведена функциональная схема одноразрядного сумматора. The drawing shows a functional diagram of a single-bit adder.

Одноразрядный накапливающий сумматор содержит: триггер со счетным входом 1, элементы И 16-23, 35, элементы ИЛИ 24-27, элементы задержки 28-31, сумматор по модулю два 32, элементы ЗАПРЕТ 33, 36, элемент И с прямыми и инверсным входами 34, входные шины первого 2 и второго 3 слагаемых данного разряда, входные шины первого слагаемого из (i+4)-го разряда 10 и из (i+1)-го разряда 11, входные шины второго слагаемого из (i-1)-го разряда 5 и из (i-4)-го разряда 6, входные шины переносов из (i-2)-го разряда 8, из (i-1)-го разряда 37 и из (i+5)-разряда 9, выход суммы 12, выходы переносов в (i-5)-й 13, (i+2)-й 14, (i-1)-й 15 разряды, шина сброса 7, управляющая шина разрешения суммирования в минимальной системе счисления 4. The one-bit accumulating adder contains: a trigger with a counting input 1, AND 16-23, 35 elements, OR 24-27 elements, delay elements 28-31, two 32 modulo adders, BAN 33, 36 elements, AND element with direct and inverse inputs 34, input buses of the first 2 and second 3 terms of this category, input buses of the first term from the (i + 4) th category 10 and from the (i + 1) th category 11, input buses of the second term from (i-1) - discharge 5 and from (i-4) -th discharge 6, input busbars from (i-2) -th discharge 8, from (i-1) -th discharge 37 and from (i + 5) -discharge 9, the output of the sum of 12, the outputs of transfers in (i-5) -th 13, (i + 2) - 14th, (i-1) -th 15th digits, reset bus 7, control bus to enable summation in the minimum number system 4.

Первое слагаемое i-го разряда подается с входа 2 на третий вход элемента ИЛИ 24, первый вход которого подключен к выходу сумматора по модулю два 32, а выход к счетному входу триггера 1, нулевой вход которого подключен к шине сброса 7, а единичный выход является выходом суммы 12 данного разряда и подключен к первому входу элемента И 22, выход элемента И 20 подключен к первому входу элемента ИЛИ 26, выход которого через первый элемент задержки 28 подключен к первому входу элемента И 23, выход которого является выходом переноса в (i-5)-разряд 13, а второй вход подключен к вторым входам элемента И 17 и элемента И 18, выход которого подключен к второму входу элемента ИЛИ 25, первый вход которого соединен с выходом элемента И 19, второе слагаемое i-го разряда подается с входа 3 на прямой вход элемента ЗАПРЕТ 33, инверсный вход которого подключен к выходу элемента задержки 31, а выход подключен к второму входу элемента ИЛИ 24, четвертый и пятый вход которого подключены соответственно к выходам элементов И 22, 21, которые подключены соответственно через элементы задержки 30, 29, к выходу переноса в (i+1)-й разряд 15 и к второму входу элемента ИЛИ 27, выход которого подключен к второму входу элемента И 35, первый вход которого соединен с управляющей шиной 4 и инверсным входом элемента ЗАПРЕТ 36, связанного выходом с выходом переноса в (i+1)-й разряд 15 и прямым входом с первыми входами элементов ИЛИ 27 и И 23, а выход элемента И 35 является выходом переноса в (i+2)-й разряд 14, выход элемента ИЛИ 24 подключен к первому входу элемента И 34 с прямыми и инверсным входами, инверсный вход которого соединен с выходом элемента ИЛИ 25, выход соединен с вторым входом элемента ИЛИ 26, а второй вход соединен с первыми входами элементов И 21, 22, вторые входы которых подключены соответственно к выходам элементов И 18, 19, первые входы которых подключены соответственно к входам сигналов из (i-1)-го 5 и (i-4)-го 6 разрядов второго слагаемого, сигналы из (i+4)-го и (i+1)-го разрядов первого слагаемого с входов 10, 11 подаются соответственно на первые входы элементов И 16, 17, выходы которых подключены к входу элемента задержки 31, а вторые входы соединены с вторым входом элемента И 19 и с управляющей шиной 4, сигнал переноса из (i-2)-го разряда с входа 8 подается на первые входы элемента И 20 и сумматора по модулю два 32, а перенос из (i+5)-го или из (i-1)-го разрядов соответственно с входов 9, 37 подается на вторые входы этих же элементов. The first term of the i-th category is supplied from input 2 to the third input of the OR element 24, the first input of which is connected to the output of the adder modulo two 32, and the output to the counting input of trigger 1, the zero input of which is connected to the reset bus 7, and the single output is the output of the sum 12 of this discharge is connected to the first input of the AND element 22, the output of the And 20 element is connected to the first input of the OR element 26, the output of which through the first delay element 28 is connected to the first input of the And element 23, the output of which is the transfer output to (i- 5)-discharge 13, and the second input p connected to the second inputs of the element And 17 and the element And 18, the output of which is connected to the second input of the element OR 25, the first input of which is connected to the output of the element And 19, the second term of the i-th category is fed from input 3 to the direct input of the element BAN 33, inverse the input of which is connected to the output of the delay element 31, and the output is connected to the second input of the OR element 24, the fourth and fifth input of which are connected respectively to the outputs of the elements And 22, 21, which are connected respectively through the delay elements 30, 29, to the transfer output to (i +1) -th discharge 15 and to watts the next input of the OR element 27, the output of which is connected to the second input of the And 35 element, the first input of which is connected to the control bus 4 and the inverse input of the FORBID 36 element, connected to the output with the transfer output to the (i + 1) -th discharge 15 and a direct input with the first inputs of the OR elements 27 and AND 23, and the output of the And 35 element is the transfer output to the (i + 2) th bit 14, the output of the OR 24 element is connected to the first input of the And 34 element with direct and inverse inputs, the inverse input of which is connected to the output of the OR element 25, the output is connected to the second input of the OR element 26, and the second the first input is connected to the first inputs of the elements And 21, 22, the second inputs of which are connected respectively to the outputs of the elements And 18, 19, the first inputs of which are connected respectively to the inputs of the signals from (i-1) -th 5 and (i-4) -th 6 bits of the second term, signals from the (i + 4) -th and (i + 1) -th bits of the first term from the inputs 10, 11 are supplied respectively to the first inputs of the elements And 16, 17, the outputs of which are connected to the input of the delay element 31, and the second inputs are connected to the second input of the element And 19 and to the control bus 4, the transfer signal from the (i-2) th category from input 8 is supplied the first inputs of the And 20 element and the adder modulo two 32, and the transfer from the (i + 5) th or from the (i-1) th bits respectively from inputs 9, 37 is fed to the second inputs of the same elements.

Назначение элементов. Триггер 1 со счетным входом предназначен для сложения поступающих на его вход слагаемых и сигналов переноса, выдачи и запоминания результатов сложения. The purpose of the elements. Trigger 1 with a counting input is designed to add the terms and signals of the transfer that arrive at its input, issue and store the results of addition.

Элемент ИЛИ 24 служит для формирования сигнала, поступающего на счетный вход триггера из слагаемых и сигналов переноса. Элемент ИЛИ 26 формирует сигнал переноса с учетом сигнала, сформированного из сигналов переноса. The OR element 24 is used to form a signal arriving at the counting input of the trigger from terms and transfer signals. The OR element 26 generates a transfer signal taking into account the signal generated from the transfer signals.

Элементы И 21, 22, И 34, ИЛИ 25, 27 формируют сигнал переноса, возникающий в данном разряде сумматора. Elements And 21, 22, And 34, OR 25, 27 form the transfer signal that occurs in this discharge of the adder.

Элементы задержки 28-30 предназначены для задержки сигналов переноса из данного разряда на величину времени, необходимую для перехода триггеров в устойчивое состояние. Delay elements 28-30 are designed to delay the transfer signals from a given discharge by the amount of time necessary for the transition of the triggers to a stable state.

Сумматор по модулю два 32 формирует из сигналов переноса сигнал, участвующий в сложении. The adder modulo two 32 forms from the transfer signals the signal involved in the addition.

Элемент И 20 формирует из сигналов переноса сигнал переноса в соседние разряды. Element And 20 forms from the transfer signals a transfer signal to adjacent bits.

Элемент задержки 31 предназначен для согласования времени поступления на элемент ЗАПРЕТ 33 второго слагаемого данного разряда и первого слагаемого из (i+4)-го и (i+1)-го разрядов. The delay element 31 is designed to coordinate the time of receipt of the second term of this category and the first term from the (i + 4) th and (i + 1) th digits at the element BAN 33.

Элемент ЗАПРЕТ 33 разрешает прохождение второго слагаемого данного разряда при отсутствии первого слагаемого в (i+4)-м и (i+1)-м разрядах. The element BAN 33 allows the passage of the second term of this category in the absence of the first term in the (i + 4) th and (i + 1) th digits.

Элементы И 16-19, 23, 35 разрешают прохождение слагаемых из соседних разрядов при суммировании чисел в минимальной системе счисления. Elements I 16-19, 23, 35 allow the passage of terms from neighboring digits when summing numbers in a minimal number system.

Элемент ЗАПРЕТ 36 предназначен для формирования сигнала переноса при суммировании в традиционной двоичной системе счисления. The element PROHIBITION 36 is intended for generating a transfer signal during summation in a traditional binary number system.

Введенные элементы обеспечивают достижение положительного эффекта, так как обладают признаком "существенные отличия". The introduced elements provide a positive effect, since they have the sign of "significant differences".

Устройство работает следующим образом. На шину сброса 7 подается сигнал, устанавливающий триггеры 1 всех разрядов в нулевое состояние. Слагаемые подаются на параллельные входы разрядов сумматора последовательно во времени, причем временной интервал между поступлением двух чисел достаточен для формирования сигналов переноса и их передачи через элементы задержки 28-30. Время задержки элементов 28-30 должно превышать время переключения триггера и длительность импульса записи вместе взятые. Время задержки элемента задержки 31 должно быть равно временному интервалу между поступлениями на вход сумматора первого и второго слагаемых. The device operates as follows. A signal is applied to the reset bus 7, which sets the triggers 1 of all bits to zero. The terms are fed to the parallel inputs of the adder bits sequentially in time, and the time interval between the arrival of two numbers is sufficient to form the transfer signals and transmit them through delay elements 28-30. The delay time of the elements 28-30 should exceed the trigger switching time and the recording pulse duration combined. The delay time of the delay element 31 should be equal to the time interval between arrivals at the input of the adder of the first and second terms.

При сложении чисел в минимальной системе счисления на шину управления 4 подается сигнал, разрешающий прохождение слагаемых из соседних разрядов и сигналов переноса через элементы И 16-19, 23. When adding numbers in a minimal number system, a signal is applied to control bus 4, allowing the passage of terms from adjacent bits and transfer signals through the elements And 16-19, 23.

Слагаемые данного разряда поступают через элемент ИЛИ 24 на счетный вход триггера 1, причем второе слагаемое проходит только в том случае, если отсутствует первое слагаемое в (i+4)-м и (i+1)-м разрядах сумматора. При их наличии, сигнал из (i+4)-го или из (i+1)-го разрядов проходит через элемент задержки 31 и запирает элемент ЗАПРЕТ 33 для прохождения второго слагаемого данного разряда, так как согласно соотношению (3), (4) оно будет использовано для формирования сигнала переноса в (i+1)-м и (i+4)-м разрядах сумматора. The terms of this category pass through the element OR 24 to the counting input of trigger 1, and the second term passes only if the first term is absent in the (i + 4) -th and (i + 1) -th bits of the adder. If they exist, the signal from the (i + 4) th or from the (i + 1) th digits passes through the delay element 31 and locks the element BAN 33 to pass the second term of this discharge, since according to the relation (3), (4 ) it will be used to form the transfer signal in the (i + 1) -th and (i + 4) -th bits of the adder.

При наличии лишь одного переноса в любой разряд на выходе сумматора по модулю два 32 формируется единичный сигнал, который через элемент ИЛИ 24 поступает на счетный вход триггера 1. При одновременном поступлении двух сигналов переноса в любой разряд сумматора, на выходе сумматора по модулю два 32 формируется нулевой сигнал, который не изменяет состояние триггера, но при этом элемент И 20 формирует сигнал переноса из данного разряда сумматора. If there is only one transfer to any bit at the output of the adder modulo two 32, a single signal is formed, which through the OR 24 element is fed to the counting input of trigger 1. With the simultaneous receipt of two transfer signals to any discharge of the adder, the output of the adder modulo two 32 is formed a zero signal that does not change the state of the trigger, but at the same time, the And 20 element generates a transfer signal from this discharge of the adder.

При наличии второго слагаемого в (i-1)-м разряде оно поступает через элементы И 18, ИЛИ 25 на инверсный вход элемента И 34, что запрещает прохождение импульса переноса в (i-5)-й разряд и на элемент И 21, который формирует единичный импульс только тогда, когда триггер находится в единичном состоянии. Сформированный импульс является импульсом переноса в (i+2)-й разряд и одновременно переводит триггер данного разряда в нулевое состояние. In the presence of the second term in the (i-1) th discharge, it enters through the And 18, OR 25 elements to the inverse input of the And 34 element, which prohibits the passage of the transfer pulse to the (i-5) th discharge and to the And 21 element, which forms a single impulse only when the trigger is in a single state. The generated pulse is a transfer pulse to the (i + 2) th discharge and at the same time transfers the trigger of this discharge to the zero state.

При наличии второго слагаемого в (i-4)-м разряде оно поступает через элементы И 19, ИЛИ 25 на инверсный вход элемента И 34, что запрещает прохождение импульса переноса в (i-5)-й разряд и на элемент И 22, который формирует единичный импульс только тогда, когда триггер находится в единичном состоянии. Сформированный импульс является импульсом переноса в (i+1)-й разряд и одновременно переводит триггер данного разряда в нулевое состояние. In the presence of the second term in the (i-4) th discharge, it enters through the And 19, OR 25 elements to the inverse input of the And 34 element, which prohibits the passage of the transfer pulse to the (i-5) th discharge and to the And 22 element, which forms a single impulse only when the trigger is in a single state. The generated pulse is a transfer pulse to the (i + 1) -th discharge and at the same time transfers the trigger of this discharge to the zero state.

Если же триггер находится в нулевом состоянии, то есть первое слагаемое данного разряда отсутствовало и сигнал переноса в данный разряд не поступал, то второе слагаемое из (i-1)-го и (i-4)-го разрядов не учитывается в i-м разряде. If the trigger is in the zero state, that is, the first term of this discharge was absent and the transfer signal did not arrive at this discharge, then the second term from the (i-1) th and (i-4) th digits is not taken into account in the ith discharge.

При сложении чисел, представленных в традиционной двоичной системе счисления, на управляющую шину 4 поступает сигнал, которым запрещается прохождение в данный разряд слагаемых из соседних разрядов через элементы И 16-19 и прохождение импульсов переноса в младшие разряды через элементы И 23, 35. When adding the numbers represented in the traditional binary number system, a signal is received on the control bus 4, which prohibits the passage of terms from neighboring bits through the elements And 16-19 and the passage of transfer pulses into the lower bits through the elements And 23, 35.

Claims

ACCUMULATING SUMMER, each i-th digit of which (

), where n is the bit depth of the adder) contains a trigger with a counting input, the first to eighth AND elements, four OR elements, an adder modulo two and the first delay element, and the input of the first term of the i-th digit of the adder is connected to the third input of the first OR element, the first input of which is connected to the output of the adder modulo two, and the output is to the counting input of the trigger, the input of which is set to "0" which is connected to the reset bus of the adder, the output of the trigger is the output of the sum of this discharge of the adder and connected to the first input of the seventh element And, the output of the fifth AND element is connected to the first input of the third OR element, the output of which through the first delay element is connected to the first input of the eighth AND element, whose output is the transfer output to the (i -5th) discharge of the adder, and the second input is connected to the second inputs of the second and third elements AND, the output of which is connected to the second input of the second element OR, the first input of which is connected to the output of the fourth element And, characterized in that the second, third and fourth elements are introduced into each discharge of the accumulating adder arms, the first and second BAN elements, the AND element with direct and inverse inputs, the ninth AND element, and the input of the second term of the i-th digit of the adder is connected to the direct input of the first BAN element, the inverse input of which is connected to the output of the fourth delay element, and the output is connected to the second input of the first OR element, the fourth and fifth inputs of which are connected respectively to the outputs of the seventh and sixth AND elements, whose outputs are connected, respectively, through the third and second delay elements to the transfer output to (i + 1st) a discharge of the adder and to the second input of the fourth OR element, the output of which is connected to the second input of the ninth AND element, the first input of which is connected to the control bus of the adder and the inverse input of the second BAN element, connected to the output with the transfer output to the (i + 1st) discharge of the adder, the direct input of the second inhibit element is connected to the first inputs of the fourth OR element and the eighth AND element, the output of the ninth AND element is the transfer output to the (i + 2nd) -digit of the adder, the output of the first OR element is connected to the first direct input of the ele AND gate with direct and inverse inputs, the inverse input of which is connected to the output of the second OR element, the output of the AND element with direct and inverse inputs is connected to the second input of the third OR element, the second direct input of which is connected to the first inputs of the sixth and seventh AND elements, second inputs which are connected, respectively, to the outputs of the third and fourth elements of And, the first inputs of which are connected respectively to the inputs of the (i-1st) and (i + 4th) bits of the second term of the adder, the inputs of (i + 4th) and (i + 1) digits of the first term and connected respectively to the first inputs of the first and second elements And, the outputs of which are connected to the input of the fourth delay element, and the second inputs of the first and second elements And are connected to the second input of the fourth element And and the control bus of the adder, the transfer signal from (i-2nd ) the adder discharge is connected to the first inputs of the fifth AND element and the adder modulo two, the second inputs of which are connected to the inputs of the transfer signals from the (i + 5th) and (i-1) bits of the adder via MOUNTING OR.