RU2024931C1

RU2024931C1 - Устройство для выполнения дискретных ортогональных преобразований

Info

Publication number: RU2024931C1
Authority: RU
Inventors: Павел Александрович Брандис; Александр Леонидович Куликов
Original assignee: Павел Александрович Брандис; Александр Леонидович Куликов
Priority date: 1990-11-05
Filing date: 1990-11-05
Publication date: 1994-12-15

Abstract

Изобретение относится к вычислительной технике, в частности к цифровой обработке радио-, гидро- и звуколокационных сигналов, и может быть применено при построении быстродействующих Фурье-процессоров. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается за счет обеспечения одновременного суммирования большого числа цифровых кодов и одновременного вычисления действительных и мнимых частей результата выполнения базовой операции, для этого в устройство, содержащее два умножителя двухрядного кода, четыре сумматора двухрядного кода, два коммутатора и четыре блока регистров, введены третий и четвертый умножители двухрядного кода. 2 ил.

Description

Изобретение относится к вычислительной технике, в частности к цифровой обработке радио,- гидро- и звуколокационных сигналов, и может быть применено при построении быстродействующих Фурье-процессоров.

Цель предлагаемого изобретения - повышение быстродействия устройства.

На фиг. 1 представлена функциональная схема устройства для выполнения дискретных ортогональных преобразований; фиг.2 - преобразование многострочной матрицы в сумматоре двухрядного кода в двухрядный код с помощью трехвходовых одноразрядных сумматоров при разрядности входных данных m = 4.

Устройство (фиг.1) содержит первый 1₁, второй 1₂, третий 1₃, и четвертый 1₄ умножители двухрядного кода, первый 2₁, второй 2₂, третий 2₃ и четвертый 2₄ сумматоры двухрядного кода, первый 3₁ и второй 3₂ коммутаторы, первый 4₁, второй 4₂, третий 4₃ и четвертый 4₄ блоки регистров, состоящие из регистров 5, входы мнимой 6 и реальной 7 частей второго операнда, входы реальной 8 и мнимой 9 частей коэффициента устройства, входы реальной 10 и мнимой 11 частей первого операнда, управляющий вход 12 и тактовый вход устройства 13.

Устройство работает следующим образом.

При выполнении прямого преобразования Фурье на первый вход 12 устройства подается нулевой сигнал, при выполнении обратного преобразования Фурье этот сигнал должен быть единичным. В остальном работа устройства в обоих режимах одинакова, поэтому рассмотрим режим прямого преобразования Фурье.

На входы 6 и 7 устройства поступают мнимая I_mB_i и действительная R_eB_i части второго операнда B_i, на входы 8 и 9 - действительная R_eW_i и мнимая I_mW_i части коэффициента устройства, на входы 10 и 11 - действительная R_eA_i и мнимая I_mA_i части второго операнда A_i устройства. В результате умножения на выходах первого 1₁, второго 1₂, третьего 1₃ и четвертого 1₄ умножителей двухрядного кода будут сформированы многострочные матрицы частичных произведений соответственно I_mB_i ^. R_eW_i, R_eB_i ^. ^.R_eW_i, I_mB_i ^.I_mW_i и R_eB_i ^.I_mW_i. С выходов умножителей двухрядного кода многострочные матрицы частичных произведений по шинам многострочного кода поступают на сумматоры двухрядного кода, на входы которых также поступают соответствующие коды первого операнда. Таким образом, на входе сумматора двухрядного кода 2_i будет сформирована многострочная кодовая матрица, вид которой соответствует позиции 1 на фиг.2. Многострочная кодовая матрица последовательно преобразуется сумматором двухрядного кода в двухрядный код, этапы преобразования изображены соответствующими позициями на фиг.2.

На выходах первого 2₁, второго 2₂, третьего 2₃ и четвертого 2₄ сумматоров двухрядного кода будут образованы двухрядные коды соответственно
I_mA_i + I_mB_i _˙R_eW_i + R_eB_i ˙I_mW_i (1)
R_eA_i + R_eB_i ˙R_eW_i - (I_mB_i ˙I_mW_i) (2)
R_eA_i - (R_eB_i˙ R_eW_i) + I_mB_i ˙I_mW_i (3)
I_mA_i - (i_mB_i _˙R_eW_i) - (R_eB_i ˙I_mW_i) (4)
Коды выражений, обозначенных круглыми скобками, подаются на инверсные входы одноразрядных сумматоров двухрядного кода 2_i, что необходимо для реализации операции вычитания в формулах (2) - (4). По тактовым сигналам значения выражений (1) и (4), соответствующие коды I_mA_i+1 и I_mB_i+1, через первый коммутатор будут записаны в первый 4₁ и второй 4₂ блоки регистров, а значения выражений (2) и (3), соответствующие кодам R_eA_i+1 и R_eB_i+1, через второй коммутатор будут записаны в третий 4₃ и четвертый 4₄ блоки регистров.

При выполнении обратного преобразования Фурье под воздействием единичного сигнала на первый и второй коммутаторы и тактовых сигналов в первый 4₁, второй 4₂, третий 4₃ и четвертый 4₄ блоки регистров производится запись кодов соответственно I_mB_i+1 I_mA_i+1, R_eB_i+1, R_eA_i+1.

Claims

УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ДИСКРЕТНЫХ ОРТОГОНАЛЬНЫХ ПРЕОБРАЗОВАНИЙ, содержащее первый и второй умножители двухрядного кода, первый, второй, третий и четвертый сумматоры двухрядного кода, первый и второй коммутаторы, первый, второй, третий и четвертый блоки регистров, причем тактовые входы блоков регистров являются тактовыми входами устройства, первый вход второго сумматора двухрядного кода является входом реальной части первого операнда устройства, входы мнимой и реальной частей второго операнда которого соединены с первыми входами соответственно первого и второго умножителей двухрядного кода, управляющие входы первого и второго коммутаторов объединены и являются управляющим входом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены третий и четвертый умножители двухрядного кода, первые входы которых соединены соответственно с первыми входами первого и второго умножителей двухрядного кода, вторые входы первого и второго умножителей двухрядного кода соединены между собой и являются входом реальной части коэффициента устройства, вторые входы третьего и четвертого умножителей двухрядного кода соединены между собой и являются входом мнимой части коэффициента устройства, выходы с первого по четвертый умножителей двухрядного кода соединены соответственно с первым входом первого, вторым входом второго и первыми входами третьего и четвертого сумматоров двухрядного кода, второй вход третьего сумматора двухрядного кода соединен с первым входом второго сумматора двухрядного кода, второй вход первого, третьи входы второго, третьего сумматоров и второй вход четвертого сумматора двухрядного кода соединены соответственно с выходами четвертого, третьего, второго и первого умножителей двухрядного кода, выходы первого и четвертого сумматоров двухрядного кода соединены соответственно с первым и вторым информационными входами первого коммутатора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блоков регистров, выходы второго и третьего сумматоров двухрядного кода соединены соответственно с первым и вторым информационными входами второго коммутатора, первый и второй выходы которого соединены с информационными входами соответственно третьего и четвертого блоков регистров, третьи входы первого и четвертого сумматоров двухрядного кода соединены между собой и являются входом мнимой части первого операнда устройства.