RU2022453C1

RU2022453C1 - Code converter

Info

Publication number: RU2022453C1
Authority: RU
Inventors: Ю.Н. Кулакова; А.Р. Розанов
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1990-10-01
Filing date: 1990-10-01
Publication date: 1994-10-30

Abstract

FIELD: pulse technique. SUBSTANCE: code converter has additional flip-flops 3,7,23-25, clock frequency selector 21, additional NOT gate 22, NAND gates 4,6,8,10-12, AND gates 27,28, modulo-two adder 30, and pulse shaper 9 along with main flip-flops 18-20, main NOT gates 13,14, and resistor 1. EFFECT: improved speed of code conversion. 1 dwg, 2 tbl

Description

Изобретение относится к импульсной технике и может найти применение в цифровых системах передачи. The invention relates to a pulse technique and may find application in digital transmission systems.

Известен преобразователь кода, содержащий блоки памяти, счетчики, элементы И, элементы НЕ, блоки сравнения, генераторы кодовых слов, триггеры и блок управления декодированием [1]. A known code converter containing memory blocks, counters, AND elements, NOT elements, comparison blocks, codeword generators, triggers and a decoding control unit [1].

Недостаток известного преобразователя кода состоит в значительной сложности его конструкции. A disadvantage of the known code converter is the significant complexity of its design.

Наиболее близким по технической сущности к предлагаемому преобразователю кода является преобразователь кода, содержащий регистр, подключенный выходом второго разряда к выходной шине, первый триггер, соединенный инверсным выходом с первым входом первого элемента И, второй триггер, подключенный прямым выходом к первому входу второго элемента И, третий триггер, соединенный прямым выходом с первым входом третьего элемента И, формирователь импульсов, четвертый, пятый и шестой элементы И, перевый и второй элементы НЕ, входную шину информации, входную шину тактовых импульсов и входную шину начальной установки [2]. The closest in technical essence to the proposed code converter is a code converter containing a register connected by the output of the second category to the output bus, a first trigger connected by an inverse output to the first input of the first element And the second trigger connected by a direct output to the first input of the second element And, third trigger connected by a direct output to the first input of the third AND element, pulse shaper, fourth, fifth and sixth AND elements, first and second NO elements, input information bus , the input bus of clock pulses and the input bus of the initial installation [2].

Недостаток такого преобразователя кода состоит в том, что он не позволяет обеспечить требуемое быстродействие. Известный преобразователь кода не позволяет также обеспечить достаточно высокую помехоустойчивость, преобразование заданного кода, достаточно высокую достоверность преобразованного кода и потребляет значительное количество энергии для обеспечения достаточно высокого быстродействия. The disadvantage of such a code converter is that it does not provide the required performance. The known code converter also does not provide a sufficiently high noise immunity, the conversion of a given code, a sufficiently high reliability of the converted code and consumes a significant amount of energy to ensure a sufficiently high speed.

Целью изобретения является повышение быстродействия преобразователя кода. The aim of the invention is to improve the performance of the code Converter.

На чертеже изображен один из возможных вариантов предлагаемого преобразователя кода. The drawing shows one of the possible options for the proposed code Converter.

Преобразователь кода содержит регистр 1, выходную шину 2, четвертый триггер 3, первый элемент И-НЕ 4, девятый триггер 5, восьмой элемент И-НЕ 6, десятый триггер 7, девятый элемент И-НЕ 8, формирователь 9 импульсов, четвертый, пятый и третий элементы И-НЕ 10, 11 и 12, второй и первый элементы НЕ 13 и 14, входную информационную шину 15, входную шину 16 тактовых импульсов и входную шину 17 начальной установки. Преобразователь кода содержит также первый, второй и третий триггеры 18, 19 и 20, селектор 21 тактовой частоты, третий элемент НЕ 22, седьмой, восьмой, шестой и пятый триггеры 23, 24, 25 и 26, седьмой, шестой и четвертый элементы И 27, 28 и 29 и сумматор 30 по модулю два. The code converter contains a register 1, an output bus 2, a fourth trigger 3, a first AND-NOT element 4, a ninth trigger 5, an eighth AND-NOT element 6, a tenth trigger 7, a ninth AND-NOT element 8, a pulse shaper 9, fourth, fifth and the third AND-NOT elements 10, 11 and 12, the second and first elements NOT 13 and 14, the input information bus 15, the input bus 16 clock pulses and the input bus 17 of the initial installation. The code converter also contains the first, second and third triggers 18, 19 and 20, the clock selector 21, the third element NOT 22, the seventh, eighth, sixth and fifth triggers 23, 24, 25 and 26, the seventh, sixth and fourth elements And 27 , 28 and 29 and adder 30 modulo two.

Работает преобразователь кода следующим образом. The code converter works as follows.

Преобразователь обеспечивает преобразование сигнала в коде 3В4В с частотой 22, 912 МГц в унитарный двоичный сигнал с частотой 17, 184 МГц. Декодирование входного рабочего сигнала происходит в соответствии с табл.1, в которой "0", "1" и "2" троичного сигнала (в коде 3В4В) описаны в табл.2. The converter converts the signal in the 3B4V code with a frequency of 22, 912 MHz into a unitary binary signal with a frequency of 17, 184 MHz. The decoding of the input working signal occurs in accordance with Table 1, in which “0”, “1”, and “2” of the ternary signal (in code 3B4B) are described in Table 2.

Входной информационный сигнал, представляющий собой сигнал в коде 3В4В с частотой 22, 912 МГц, поступает по шине 15 на информационный вход триггера 18, воздействующего на информационный вход триггера 19. Сигналы с прямых выходов триггеров 18 и 19 подаются на сумматор 30 по модулю два, вырабатывающий информацию о переходах уровня от логического "0" к уровню логической "1" и наоборот во входном информационном сигнале. С выхода сумматора 30 по модулю два сигнал поступает на триггер 20, воздействующий на триггер 3. С прямого выхода триггера 20 и с инверсного выхода триггера 3 сигналы подаются на элемент И 4, выделяющий информацию о троичных двойках. С выхода элемента И 4 и с инверсного выхода триггера 20 сигналы поступают соответственно на соответствующие информационные входы триггера 26. На вход синхронизации триггера 26 поступает сигнал с инверсного выхода триггера 24, производящего деление на два сигнала тактовой частоты 22,912 МГц, проходящего с шины 16 тактовых импульсов через элемент НЕ 13. При этом на триггер 24 поступает также установочный импульс, формируемый триггером 23 и формирователем 9 импульсов из сигнала начальной установки, подаваемого на шину 17 начальной установки. Этот установочный импульс производит установку триггера 5, который обеспечивает деление на четыре частоты 22, 921 МГц. При этом на триггере 26 обеспечивается задержка на два такта входных сигналов. На прямых выходах третьего и четвертого разрядов триггера 26 формируется информация о троичных "1", а на прямом выходе первого разряда и на инверсном выходе второго разряда формируется информация о троичных "2". Информация с триггера 26 перезаписывается в триггер 25 с деленной на четыре частотой 22,912 МГц. При этом триггер 25 формирует информацию о двух троичных тактах. На прямом выходе четвертого разряда триггера 25 собирается (Х1), на прямом выходе третьего разряда - (1Х), на прямом выходе второго разряда - (Х2)₃, а на прямом выходе первого разряда - (2Х)₃, Х, 0, 1 или 2 в троичном коде. На инверсном выходе элемента И-НЕ 10 собираются комбинации (2Х)₂ и (Х1)₃, т.е. (21)₃, а на элементе И-НЕ 12 - (21)₃ и (Х2)₃, что по табл.1 и 2 соответствует 1ХХ в двоичном коде. На инверсном выходе элемента И 29 собираются комбинации (1Х)₃ и (Х2)₃, что по табл.1 и 2 соответствует ХХ0 в двоичном коде.The input information signal, which is a signal in the 3B4B code with a frequency of 22, 912 MHz, is sent via bus 15 to the information input of trigger 18, which acts on the information input of trigger 19. The signals from the direct outputs of triggers 18 and 19 are fed to adder 30 modulo two, generating information about the transitions of the level from the logical "0" to the level of the logical "1" and vice versa in the input information signal. From the output of the adder 30 modulo two, the signal is supplied to the trigger 20, acting on the trigger 3. From the direct output of the trigger 20 and from the inverse output of the trigger 3, the signals are fed to the element And 4, highlighting information about ternary twos. From the output of the And 4 element and from the inverse output of the trigger 20, the signals are respectively supplied to the corresponding information inputs of the trigger 26. The synchronization input of the trigger 26 receives a signal from the inverse output of the trigger 24, dividing by two signals of the clock frequency 22.912 MHz passing from the bus 16 clock pulses through the element NOT 13. At the same time, the installation pulse generated by the trigger 23 and the pulse shaper 9 from the initial installation signal supplied to the initial installation bus 17 also arrives at the trigger 24. This installation pulse sets the trigger 5, which provides the division into four frequencies 22, 921 MHz. In this case, the trigger 26 provides a delay of two clock cycles of the input signals. Information on ternary "1" is generated at the direct outputs of the third and fourth bits of trigger 26, and information about ternary "2" is generated at the direct output of the first category and at the inverse output of the second category. Information from trigger 26 is overwritten into trigger 25 with a frequency of 22.912 MHz divided by four. In this case, the trigger 25 generates information about two ternary measures. At the direct output of the fourth discharge of trigger 25, (X1) is collected, at the direct output of the third discharge - (1X), at the direct output of the second discharge - (X2) ₃ , and at the direct output of the first discharge - (2X) ₃ , X, 0, 1 or 2 in ternary code. Combinations of (2X) ₂ and (X1) ₃ , i.e., (21) ₃ , and on the AND-NOT 12 element - (21) ₃ and (X2) ₃ , which according to Tables 1 and 2 corresponds to 1XX in binary code. Combinations of (1X) ₃ and (X2) ₃ are collected at the inverse output of the And 29 element, which according to Tables 1 and 2 corresponds to XX0 in binary code.

На элементе И-НЕ 11 собираются (2Х)₃, (Х2)₃, (1Х), т.е. (02)₃. На элементе И 27 собираются комбинации (02)₃ и (1Х)₃, что соответствует Х1Х в двоичном коде: ( ), ( )₃ - символ троичного кода.On the AND-NOT 11 element, (2X) ₃ , (X2) ₃ , (1X) are collected, i.e. (02) ₃ . Combinations (02) ₃ and (1X) ₃ are assembled on the And 27 element, which corresponds to X1X in binary code: (), () ₃ - the symbol of the ternary code.

Сигналы с выхода элемента НЕ 14 и с инверсных выходов элементов И 27, И-НЕ 12 поступают на соответствующие информационные входы регистра 1. На управляющий вход регистра 1 с выхода элемента НЕ 22 поступает сигнал, который является результатом умножения двух частот: деленной на два частоты 22,912 МГц и деленной на четыре частоты 22,912 МГц. На вход синхронизации регистра 1 подается сигнал тактовой частоты 17,184 МГц с выхода селектора 21 тактовой частоты. С прямого выхода разряда регистра 1 на шину 2 поступает декодированный сигнал, если положительный фронт сигнала тактовой частоты приходится на середину управляющего импульса. The signals from the output of the element HE 14 and from the inverse outputs of the elements AND 27, AND-NOT 12 are fed to the corresponding information inputs of register 1. A signal is received at the control input of register 1 from the output of the element HE 22, which is the result of multiplying two frequencies: divided by two frequencies 22.912 MHz and divided into four frequencies 22.912 MHz. At the synchronization input of register 1, a 17.184 MHz clock signal is output from the output of the clock selector 21. From the direct output of the discharge of register 1, a decoded signal is sent to bus 2 if the positive edge of the clock signal is in the middle of the control pulse.

Claims

A CODE CONVERTER containing the first trigger, the information input of which is connected to the information input bus, the second and third triggers, the register, the output of which is connected to the information output bus of the converter, the first and second elements are NOT, characterized in that, in order to increase the speed of the converter, a pulse former, a clock selector, the fourth to tenth triggers, the AND elements are NOT, the third element is NOT and the adder is modulo two, the direct output of the first trigger is connected to the first input modulator two and the information input of the second trigger, the direct output of which is connected to the second input of the adder modulo two, the output of which is connected to the information input of the third trigger, the direct output of the third trigger is connected to the first input of the first AND element - NOT and the information input of the fourth trigger, whose inverse output is connected to the second input of the first element AND is NOT, the output of which and the inverse output of the third trigger are connected respectively to the first and second information inputs of the fifth trigger, direct the output outputs of the first and third digits of which are connected to the information inputs of the sixth trigger of the same name, the inverse outputs of the second and fourth digits of the fifth trigger are connected to the second information inputs of the fifth and sixth triggers and the third information input of the fifth trigger and the fourth information input of the sixth trigger, the direct outputs of the first and fourth digits of the sixth trigger are connected respectively to the first and second inputs of the second element AND - NOT, the inverse output of which is connected to the first input of the third element AND is NOT, the direct outputs of the second and third bits of the sixth trigger are connected respectively to the first inputs of the fourth and fifth elements AND are NOT and the second input of the fourth element are NOT, the output of which is connected to the first input of the sixth element AND is NOT, inverse the output of the first discharge of the sixth trigger is connected to the second input of the fifth element And is NOT, the output of which is connected to the first input of the seventh element is NOT, the inverse output of the second discharge of the sixth trigger is connected to the second input of the third element And - H E, the inverse output of the third discharge of the sixth trigger is connected to the third input of the fifth element AND is NOT and the second input of the seventh element is NOT, the inverse output of the fourth discharge of the sixth trigger is connected to the second input of the sixth element AND is NOT, the output of which is connected through the first element NOT to the first information input of the register, the outputs of the seventh and third elements AND are NOT connected respectively to the second and third information inputs of the register, the output of the seventh trigger through a pulse former is connected to the input of the unit The 8th trigger and the zero-setting input of the ninth trigger, whose inverse output is connected to its information input, the direct output of the ninth trigger is connected to the synchronizing input of the sixth trigger and the first inputs of the eighth and ninth elements AND are NOT, the outputs of which are connected respectively through the clock and the third element NOT with the synchronizing and controlling inputs of the register, the inverse output of the eighth trigger is connected to its information input and to the synchronizing input of the fifth trigger, direct output the eighth trigger is connected to the second input of the eighth element AND - NOT, the synchronizing input of the ninth trigger and the information input of the tenth trigger, the direct output of which is connected to the second input of the ninth element AND - NOT, the output of the second element is NOT connected to the synchronizing inputs of the seventh, eighth and tenth triggers, the input of the second element And, the third input of the eighth element And - NOT and the clock inputs of the first - fourth triggers are connected to the clock bus of the Converter, the information input of the seventh trigger is connected bus inverter the initial setup.