RU2017340C1

RU2017340C1 - Цифровой частотный детектор

Info

Publication number: RU2017340C1
Authority: RU
Inventors: А.В. Аношкин; Н.Н. Дубовик; Ю.К. Железцов
Original assignee: Дубовик Николай Николаевич
Priority date: 1991-05-12
Filing date: 1991-05-12
Publication date: 1994-07-30

Abstract

Цифровой частотный детектор содержит аналого - цифровой преобразователь 1, регистры сдвига 2,3,4, сумматоры 5,6, умножитель на два 7, блоки запрета 8,9, блок деления 10, декодирующий блок 11, блок определения модуля числа 12, цифровой компаратор 13, генератор импульсов 14 1-2-3-4-6-9-10-11, 2-5-7-8-10, 14-1, 14-2, 14-3, 14-4, 3-5-6, 5-12-13-8, 1-6. 1 ил.

Description

Изобретение относится к радиотехнике.

Целью изобретения является повышение точности и обеспечение возможности детектирования сигнала с постоянной составляющей.

На чертеже изображена структурная электрическая схема предложенного цифрового частотного детектора.

Цифровой частотный детектор содержит аналого-цифровой преобразователь (АЦП) 1, первый, второй, третий регистры 2 3, 4 сдвига, первый, второй сумматоры 5, 6, умножитель 7 на два, первый, второй блоки 8, 9 запрета, блок 10 деления, декодирующий блок 11, блок 12 определения модуля числа, цифровой компаратор 13, генератор 14 импульсов.

Цифровой частотный детектор работает следующим образом.

Принимаемый сигнал S(t) поступает на информационный вход АЦП 1, который с периодом Т_о = 1/f_о производит преобразование мгновенных значений напряжения этого сигнала S(t_i) = S_i в параллельный цифровой код. Этот код последовательно заполняет регистры 2, 3, 4 сдвига. Таким образом, в установившемся режиме в регистре 4 сдвига находится код S₁, в регистре 3 сдвига - код S₂, в регистре 2 сдвига - код S₃, на выходе АЦП 1 - код S₄, где S₁, S₂, S₃ и S₄ - мгновенные значения напряжения входного в моменты времени t₁, t₂, t₃ и t₄ соответственно. Содержимое регистра 2 сдвига S₃ поступает на первый вход сумматора 5, на второй вход которого (инверсный) с выхода регистра 3 сдвига поступает код S₂. В результате на выходе сумматора 5 появляется код (S₃ - S₂), который после умножения на два в умножителе 7 поступает на информационный вход блока 8 запрета. Одновременно с этим код (S₃-S₂) поступает на вход блока 12 определения модуля числа и третий (инверсный) вход сумматора 6, на первый (инверсный) вход которого с выхода регистра 4 сдвига подается код S₁, на второй вход с выхода АЦП 1 поступает код S₄. В результате на выходе сумматора 6 образуется код (S₄ + S₂ - S₃ - S₁), который подается на информационный вход блока 9 запрета. Блок 12 определения модуля числа определяет модуль (S₃ - S₂), который поступает в цифровой компаратор 13, где код

S₃ - S

сравнивается с кодом, соответствующим порогу h. Если

S₃ - S₂

≥ h, то цифровой компаратор 13 имеет высокий потенциал на управляющие входы блоков 8, 9 запрета, которые в этом случае пропускают коды, соответствующие 2(S₃-S₂) и (S₄ + S₂ - S₃ - S₁), на первый и второй входы блока 10 деления. Код, соответствующий результату деления

, поступает на декодирующий блок 11, на выходе которого появляется код значения частоты детектируемого сигнала, определяемого в соответствии с выражением

=

arccos

.

Если же условие

S₃ - S₂

≥ h не выполняется, то цифровой компаратор 13 выдает на управляющие входы блоков 8 и 9 запрета низкий потенциал. В этом случае результаты суммирования, соответствующие данному такту опроса, через блоки 8 и 9 запрета не проходят, а на их выходах сохраняются коды предыдущего такта опроса. Следовательно, на выходе детектора код частоты

не изменится. Такой порядок работы детектора позволяет исключить из дальнейшей обработки аномальные результаты детектирования, возникающие при малых значениях (S₃ - S₂). В следующем такте опроса описанный выше порядок работы устройства повторяется и, если (S₄ - S₃) ≥ h, то оценка частоты вычисляется по формуле:

_arccos

.

Claims

ЦИФРОВОЙ ЧАСТОТНЫЙ ДЕТЕКТОР, содержащий последовательно соединенные аналого-цифровой преобразователь и первый регистр сдвига, выход которого соединен с первым входом первого сумматора, выход которого через последовательно соединенные умножитель на два, первый блок запрета и блок деления подключен к входу декодирующего блока, выход которого является выходом цифрового частотного детектора, выход второго регистра сдвига соединен с входом третьего регистра сдвига, выход которого подключен к первому входу второго сумматора, второй вход которого соединен с выходом аналого-цифрового переобразователя, а выход подключен к информационному входу второго блока запрета, выход которого соединен с вторым входом блока деления, управляющий вход, соединенный с управляющим входом первого блока запрета, подключен к выходу цифрового компаратора, вход которого соединен с выходом блока определения модуля числа, вход которого подключен к выходу первого сумматора, второй вход которого соединен с выходом второго регистра сдвига, причем выход генератора импульсов подключен к тактовым входам первого, второго и третьего регистров сдвига и аналого-цифрового преобразователя, информационный вход которого является входом цифрового частотного детектора, отличающийся тем, что, с целью повышения точности и обеспечения возможности детектирования сигнала с постоянной составляющей, выход первого регистра сдвига соединен с информационным входом второго регистра сдвига, а выход первого сумматора подключен к третьему входу второго сумматора.