RU2015117365A - Device for building programmable digital microprocessor systems - Google Patents

Device for building programmable digital microprocessor systems Download PDF

Info

Publication number
RU2015117365A
RU2015117365A RU2015117365A RU2015117365A RU2015117365A RU 2015117365 A RU2015117365 A RU 2015117365A RU 2015117365 A RU2015117365 A RU 2015117365A RU 2015117365 A RU2015117365 A RU 2015117365A RU 2015117365 A RU2015117365 A RU 2015117365A
Authority
RU
Russia
Prior art keywords
output
input
inputs
unit
outputs
Prior art date
Application number
RU2015117365A
Other languages
Russian (ru)
Other versions
RU2616153C2 (en
Inventor
Борис Германович Терехин
Original Assignee
Борис Германович Терехин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Борис Германович Терехин filed Critical Борис Германович Терехин
Priority to RU2015117365A priority Critical patent/RU2616153C2/en
Publication of RU2015117365A publication Critical patent/RU2015117365A/en
Application granted granted Critical
Publication of RU2616153C2 publication Critical patent/RU2616153C2/en

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/08—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using plugboards, cross-bar distributors, matrix switches, or the like

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)

Abstract

Устройство для построения программируемых цифровых микропроцессорных систем, содержащее в себе входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов многоканального операционного блока в ячейки памяти и передачи их, через цифроаналоговые преобразователи на электронные устройства и электроприводные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элементов И-ИЛИ, элемента и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четырех элементов И, счетного триггера, дешифратора, при этом входы дешифратора связаны с выходами программного блока, первые входы двух первых И элемента И-ИЛИ соединены с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а так же к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с выходом блока синхронизации, а выходом с счетным входом счетного триггера, первый вход четвертого элемента И подключен соответственно к выходу программного блока, второй вход соединен с выходом блока синхронизации, а выход связан с входом установки в «1» счетного триггера, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к инверсному выходуA device for constructing programmable digital microprocessor systems, containing an input unit that receives signals from sensors and generates a specific code at its output, an output unit for recording the values of codes coming from all logical channels of a multi-channel operating unit to memory cells and transmitting them through digital-analog converters for electronic devices and electric drive mechanisms, a program unit, a RAM unit, a synchronization unit and a switching and computing unit, consisting one of the AND-OR elements, the element and the second EXCLUSIVE OR element, the four AND elements, the counting trigger, the decoder, while the inputs of the decoder are connected to the outputs of the program unit, the first inputs of the two first AND elements of the AND-OR are connected to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input block connected by the first and second groups of inputs to the group of information outputs of the control object and to the group of address outputs of the program block, as well as to the output of the RAM block, the output of the AND-OR element connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the program block, the output of the EXCLUSIVE OR element is connected to the first input of the third AND element connected to the second input to the output of the synchronization block, and the output to the counting input of the counting trigger, the first input of the fourth AND element connected respectively to the output of the program unit, the second input is connected to the output of the synchronization unit, and the output is connected to the installation input in “1” of the counting trigger, the inputs of the second element EXCLUSIVE OR connected to inverse output

Claims (1)

Устройство для построения программируемых цифровых микропроцессорных систем, содержащее в себе входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов многоканального операционного блока в ячейки памяти и передачи их, через цифроаналоговые преобразователи на электронные устройства и электроприводные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элементов И-ИЛИ, элемента и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четырех элементов И, счетного триггера, дешифратора, при этом входы дешифратора связаны с выходами программного блока, первые входы двух первых И элемента И-ИЛИ соединены с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а так же к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с выходом блока синхронизации, а выходом с счетным входом счетного триггера, первый вход четвертого элемента И подключен соответственно к выходу программного блока, второй вход соединен с выходом блока синхронизации, а выход связан с входом установки в «1» счетного триггера, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к инверсному выходу счетного триггера и к выходу программного блока, а выход связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий управляемый элемент, второй и с четвертого по девятый элементы И, первый и с третьего по восьмой элементы ИЛИ, первый и второй дешифраторы, управляющие работой логических элементов устройства, управляемую ячейку памяти, управляемый триггер, электронный выключатель, элемент НЕ, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и «n» параллельно работающих логических каналов, имеющих одинаковую структуру и каждый из которых содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И, элемент ИЛИ, два счетных триггера, модули сдвига разрядов, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к счетному входу второго счетного триггера, при этом в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами второго дешифратора и седьмого элементов И, третий элемент ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый и второй входы второго элемента И связаны с одним из выходов блока синхронизации и с определенным выходом первого дешифратора, а выход соединен с управляющим входом управляемого триггера, выход элемента НЕ подключен к третьему входу логического модуля ЛМ, вход элемента НЕ связан с выходом третьего элемента ИЛИ, первый вход седьмого элемента И подключен к соответствующему выходу второго дешифратора, а вторые входы шестого и седьмого элементов И связаны соответственно с прямым и инверсным выходами управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ дискретного модуля ДМ, содержащего первый и второй элементы И, элемент НЕ, первый и второй элементы ИЛИ причем входы первого элемента ИЛИ соединены с выходами первых счетных триггеров предпоследнего и последнего каналов, входы второго элемента И соединены с выходом первого элемента ИЛИ и с соответствующим выходом программного блока, который также подключен к входу элемента НЕ, выход последнего соединен с входом первого элемента И, другой вход которого связан с одним из выходов блока БУП, а выход подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И в многоканальном операционном блоке информационный вход управляемого триггера связан с прямым выходом управляемой ячейки памяти, инверсный выход управляемого триггера подключен через одну из общих шин системы связи к выходному блоку, управляющие входы управляемого элемента соединены с тремя командными шинами программного блока и одной из них связан с первым входом пятого элемента ИЛИ, выход последнего подключен к первому входу девятого элемента И, в коммутационно-вычислительном блоке первые входы третьего и четвертого элементов И, элемента И-ИЛИ подключены к соответствующим двум выходам первого дешифратора, а вторые входы связаны с выходом управляемого элемента многоканального операционного блока и с определенным выходом блока ускоренного переноса БУП, входы первого и второго дешифраторов в многоканальном операционном блоке подключены к соответствующим командным шинам программного блока, определенные выходы блока управления переносами БУП, обеспечивающего все арифметические операции сложения и вычитания, соединены с вторыми входами вторых элементов И всех логических каналов кроме первого, второй вход второго элемента И первого логического канала подключен вместе с соответствующим входом блока БУП к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, где второй вход девятого элемента И связан с выходом третьего элемента ИЛИ, входы восьмого элемента И соединены с выходами блока синхронизации и шестого элемента ИЛИ, а выход связан с первым входом четвертого элемента ИЛИ, выход которого подключен к входам сброса в «0» вторых счетных триггеров всех логических каналов, входы пятого элемента И соединены с определенной командной шиной программного блока и соответствующим выходом блока синхронизации, а выход связан с вторым входом четвертого элемента ИЛИ и с входами сброса в «0» первых счетных триггеров всех логических каналов, систему связи, содержащую общие шины, первый и второй электронные ключи, логический элемент (дешифратор), формирующий сигналы на своих выходах аналогично первым четырем выходам первого дешифратора многоканального операционного блока, логический модуль ЛМ структура которого и его функционирование определяется логическими функциями
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
, где
Figure 00000005
,
Figure 00000006
являются входами логического модуля ЛМ и связаны с соответствующими командными шинами программного блока, t1 поступает с выхода элемента НЕ многоканального операционного блока, d′ связан с выходом шестого элемента И коммутационно-вычислительного блока, а C′, C′′, C°, C′′′ выходы логического модуля ЛМ и соединены выходом C′′′ с первым входом шестого элемента ИЛИ многоканального операционного блока, другими выходами с соответствующими входами модулей сдвига разрядов МСР в каждом логическом канале, причем модуль сдвига разрядов МСР1 находится во всех логических каналах, кроме первого и последнего и реализует логические функции
Figure 00000007
,
Figure 00000008
, где У′1 и У′2 являются выходами модуля МСР1 и связаны с третьим и четвертым входами элемента ИЛИ данного и последующего логических каналов, переменные b′, b′′, C′, C′′ являются входными сигналами для МСР1, причем b′, b′′ поступают с выходов первых счетных триггеров данного и последующего логических каналов, С′ и С′′ поступают с выходов логического модуля ЛМ, модуль МСР2 в первом логическом канале реализует логические функции
Figure 00000009
,
Figure 00000010
и
Figure 00000011
, где У1, У2 и У3 служат выходами модуля МСР2 и связаны с третьим и четвертым входами элемента ИЛИ первого логического канала, а также с четвертым входом элемента ИЛИ второго логического канала, а b1, b2, С′, С′′, С° являются входами модуля МСР2 и соединены с выходами первых счетных триггеров первого и второго логических каналов, с тремя выходами логического модуля ЛМ, модуль МСР3 вычисляет логическую функцию
Figure 00000012
, где сигнал У1′′′ поступает с выхода модуля МСР3 на третий вход элемента ИЛИ последнего логического канала, сигналы b1. bn, С′′,
Figure 00000013
, поступают на входы модуля МСР3 соответственно с выходов первых счетных триггеров первого и последнего логического канала, с выхода логического модуля ЛМ и с определенного выхода программного блока, а
Figure 00000014
есть инверсия С′, в многоканальном операционном блоке, где первый вход четвертого элемента И связан с определенной командной шиной программного блока, второй вход соединен с соответствующим выходом блока синхронизации, а третий вход подключен к выходу элемента НЕ, управляющий вход электронного выключателя связан с выходом седьмого элемента ИЛИ, входы которого подключены к двум соответствующим выходам первого дешифратора, выход девятого элемента И соединен с первыми входами первых элементов И в каждом логическом канале, вторые входы первых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи T1…Tn, а выходы первых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к соответствующим входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с определенными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента системы связи, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и с определенными тремя выходами программного блока, второй вход элемента И счетчика импульсов связан с соответствующим выходом блока синхронизации, а выход подключен к управляющему входу электронного ключа счетчика импульсов блока программ, прямые выходы всех первых счетных триггеров связаны с определенными входами модулей сдвига разрядов МСР1, МСР2 и МСР3 в соответствующих логических каналах, в многоканальном операционном блоке восьмой элемент ИЛИ первым и вторым входами связан с вторым и третьим выходами второго дешифратора, а выходом соединен с первым входом шестого элемента И, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к определенной командной шине и к первой Т1 шине из числа общих шин системы связи, а выход связан с вторым входом пятого элемента ИЛИ, имеется «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый схемный фрагмент связан с соответствующим логическим каналом и содержит два логических элемента ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый, второй и третий входы элемента ИЛИ связаны с выходом первого элемента ИЛИ многоканального операционного блока, с выходом второго элемента И соответствующего логического канала и с соответствующим выходом дешифратора коммутационно-вычислительного блока, а выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого счетного триггера соответствующего логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами соответствующих схемных фрагментов и соединены с информационными входами электронного выключателя и управляемого элемента многоканального операционного блока, где первый и второй входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходом шестого элемента И и с выходом программного блока, а второй управляющий вход управляемого элемента связан с соответствующим выходом программного блока и с входом дискретного модуля ДМ, отличающееся тем, что в него введен блок триггеров БТ, содержащий программируемое постоянное запоминающее устройство ППЗУ, управляющий элемент И, "m" управляемых триггеров, подключенных информационными входами к информационным данным T′1…T′m на выходе ППЗУ, а входами управления к выходу управляющего элемента И, соединенного входами с шестым выходом дешифратора коммутационно-вычислительного блока и соответствующим выходом блока синхронизации, адресными входами ППЗУ связано с общими шинами Т1…Тn, выходами управляемые триггеры блока БТ связаны с информационными входами Т′1…Т′m электронного ключа программного блока, вход управления которого, через элемент И подключен к соответствующему выходу программного блока, шине передачи аварийного сигнала и к определенному выходу блока синхронизации, в коммутационно-вычислительном блоке введены второй счетный триггер, пятый, шестой и с седьмого по девятый элементы И, элемент И-НЕ, элементы ИЛИ и первый элемент ИЛИ, причем входы девятого элемента И подключены соответственно к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к определенному выходу программного блока, а выход соединен с входом первого элемента ИЛИ, счетный вход второго счетного триггера связан с выходом восьмого элемента И, элемент ИЛИ связан входами с определенным выходом программного блока и с шиной Ст передачи аварийного сигнала с объекта управления, а выходом соединен с блокировочным входом дешифратора коммутационно-вычислительного блока и с входом шестого элемента И, другой вход шестого элемента И соединен с инверсным выходом второго счетного триггера, а выход связан с блокировочными входами первого и второго дешифраторов и соответствующими входами четвертого и десятого элементов И многоканального операционного блока а также с блокировочным входом дешифратора системы связи, входы седьмого элемента И подключены к соответствующим выходам блока синхронизации и программного блока, а выход соединен с входом сброса в «0» второго счетного триггера, два входа пятого элемента И связаны с выходом дешифратора и с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу программного блока, а выход соединен с первым входом восьмого элемента И, второй вход которого подключен к соответствующему выходу блока синхронизации, выход элемента И-НЕ связан с третьим входом третьего элемента И, а входы элемента И-НЕ соединены с соответствующим выходом программного блока и с инверсным выходом счетного триггера, второй вход десятого элемента И в многоканальном операционном блоке соединен с выходом программного блока, а выход связан с вторым входом шестого элемента ИЛИ и с определенным входом второго элемента И всех логических каналов, в каждый из них введен логический элемент И-НЕ, своими входами подключенный к прямому выходу первого счетного триггера, к соответствующему выходу программного блока и к выходу третьего элемента ИЛИ многоканального операционного блока, а выходом соединенного с третьим входом третьего элемента И, в блок синхронизации введен пятый элемент И подключенный входами к инверсному выходу первого счетного триггера и к выходу элемента НЕ, а выходом к соответствующим входам четвертого и седьмого элементов И коммутационно-вычислительного блока и входу пятого элементу И многоканального операционного блока, а блок ускоренного переноса БУП имеет новую структуру, определяемую нижеследующими логическими функциями:A device for constructing programmable digital microprocessor systems, containing an input unit that receives signals from sensors and generates a specific code at its output, an output unit for recording the values of codes coming from all logical channels of a multi-channel operating unit to memory cells and transmitting them through digital-analog converters for electronic devices and electric drive mechanisms, a program unit, a RAM unit, a synchronization unit and a switching and computing unit, consisting one of the AND-OR elements, the element and the second EXCLUSIVE OR element, the four AND elements, the counting trigger, the decoder, while the inputs of the decoder are connected to the outputs of the program unit, the first inputs of the two first AND elements of the AND-OR are connected to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input block connected by the first and second groups of inputs to the group of information outputs of the control object and to the group of address outputs of the program block, as well as to the output of the RAM block, the output of the AND-OR element connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the output of the program block, the output of the EXCLUSIVE OR element is connected to the first input of the third AND element connected to the second input to the output of the synchronization block, and the output to the counting input of the counting trigger, the first input of the fourth AND element connected respectively to the output of the program unit, the second input is connected to the output of the synchronization unit, and the output is connected to the installation input in “1” of the counting trigger, the inputs of the second element EXCLUSIVE OR connected to the inverse output of the counting trigger and the output of the program block, and the output is connected to the information inputs of the output block and the RAM block, the first inputs of the first and second elements And are connected to the first and second outputs of the decoder, their second inputs are combined and connected to the corresponding output of the synchronization block, and the outputs are connected to the corresponding inputs of the output block and the random access memory block for managing information recording, a multi-channel operating unit containing a controlled element, the second and the fourth of the ninth AND element, the first and third to eighth OR elements, the first and second decoders that control the operation of the logical elements of the device, a controlled memory cell, a controlled trigger, an electronic switch, an element NOT, an element and the first element EXCLUSIVE OR and “n” in parallel working logical channels having the same structure and each of which contains an EXCLUSIVE OR element, three AND elements, an OR element, two countable triggers, bit shift modules, and in each logical channel of multi-channel operas of the block, the output of the EXCLUSIVE OR logic element is connected to the first input of the OR element, the second input of which is connected to the output of the second AND element, the output of the OR element is connected to the first input of the third AND element, the output of the last is connected to the counting input of the first counting trigger, the output of which is connected to the counting the input of the second counting trigger, while in the multi-channel operation unit the output of the first OR element is connected to the second inputs of the elements EXCLUSIVE OR logical channels, the first and second inputs of the first element OR are connected respectively with the outputs of the second decoder and the seventh element AND, the third element is OR, the inputs of which are connected to two corresponding outputs of the first decoder, the first and second inputs of the second element AND are connected with one of the outputs of the synchronization unit and with a specific output of the first decoder, and the output is connected with the control input of the controlled trigger, the element output is NOT connected to the third input of the LM logic module, the element input is NOT connected to the output of the third OR element, the first input of the seventh element AND is connected is connected to the corresponding output of the second decoder, and the second inputs of the sixth and seventh AND elements are connected respectively to the direct and inverse outputs of the controlled memory cell, the information input of which is connected to the output of the second OR element of the discrete DM module containing the first and second AND elements, the NOT element, the first and the second OR element, and the inputs of the first OR element are connected to the outputs of the first counting triggers of the penultimate and last channels, the inputs of the second AND element are connected to the output of the first OR element and, respectively the current output of the program unit, which is also connected to the input of the element NOT, the output of the latter is connected to the input of the first element AND, the other input of which is connected to one of the outputs of the ECU unit, and the output is connected to the first input of the second element OR, the second input of which is connected to the output of the second element And, the control input of the controlled memory cell is connected to the output of the fourth element And in the multi-channel operating unit, the information input of the controlled trigger is connected to the direct output of the controlled memory cell, the inverse output is The inventive trigger is connected through one of the common buses of the communication system to the output unit, the control inputs of the controlled element are connected to three command buses of the program unit and one of them is connected to the first input of the fifth OR element, the output of the last is connected to the first input of the ninth AND element, in the switching the computing unit, the first inputs of the third and fourth AND elements, the AND-OR element are connected to the corresponding two outputs of the first decoder, and the second inputs are connected to the output of the multi-channel controlled element of the operating unit and with a specific output of the accelerated transfer unit; the inputs of the first and second decoders in the multi-channel operating unit are connected to the corresponding command buses of the software unit; certain outputs of the transfer control unit of the control unit, which provides all arithmetic operations of addition and subtraction, are connected to the second inputs of the second AND elements of all logical channels except the first, the second input of the second element AND of the first logical channel is connected together with the corresponding input of the PCU block to the output the first element is an EXCLUSIVE OR multichannel operating unit, where the second input of the ninth AND element is connected to the output of the third OR element, the inputs of the eighth AND element are connected to the outputs of the synchronization unit and the sixth OR element, and the output is connected to the first input of the fourth OR element, the output of which is connected to the reset inputs to "0" of the second counting triggers of all logical channels, the inputs of the fifth AND element are connected to a specific command bus of the program unit and the corresponding output of the synchronization unit, and the output is connected to the input of the fourth OR element and with the reset inputs “0” of the first counting triggers of all logical channels, a communication system containing common buses, first and second electronic keys, a logical element (decoder) that generates signals at its outputs similar to the first four outputs of the first decoder multichannel operating unit, the logical module LM whose structure and its functioning is determined by logical functions
Figure 00000001
,
Figure 00000002
,
Figure 00000003
,
Figure 00000004
where
Figure 00000005
,
Figure 00000006
are the inputs of the LM logical module and are connected to the corresponding command buses of the program unit, t1 comes from the output of the NOT element of the multi-channel operating unit, d ′ is connected to the output of the sixth element AND of the switching and computing unit, and C ′, C ′ ′, C °, C ′ ″ The outputs of the LM logical module and are connected by the output C ″ ″ to the first input of the sixth element OR of the multichannel operating unit, the other outputs with the corresponding inputs of the modules for the shift of the MCP bits in each logical channel, and the module for the shift of the bits MCP1 ditsya in all logical channels except the first and last and implements logic functions
Figure 00000007
,
Figure 00000008
, where Y′1 and Y′2 are outputs of the MCP1 module and are connected with the third and fourth inputs of the OR element of the given and subsequent logical channels, the variables b ′, b ′ ′, C ′, C ′ ′ are the input signals for MCP1, and b ', B''come from the outputs of the first countable triggers of this and the subsequent logical channels, C' and C '' come from the outputs of the logical module LM, module MCP2 in the first logical channel implements the logical functions
Figure 00000009
,
Figure 00000010
and
Figure 00000011
, where Y1, Y2 and Y3 serve as outputs of the MCP2 module and are connected with the third and fourth inputs of the OR element of the first logical channel, as well as with the fourth input of the OR element of the second logical channel, and b1, b2, С ′, С ′ ′, С ° are the inputs of the MCP2 module and are connected to the outputs of the first counting triggers of the first and second logical channels, with three outputs of the logical module LM, the MCP3 module calculates the logical function
Figure 00000012
where the signal U1 ′ ′ ′ comes from the output of the MCP3 module to the third input of the OR element of the last logical channel, signals b1. bn, C ′ ′,
Figure 00000013
come to the inputs of the MCP3 module, respectively, from the outputs of the first counting triggers of the first and last logical channel, from the output of the LM logical module and from a specific output of the program unit, and
Figure 00000014
there is an inversion C, in a multi-channel operating unit, where the first input of the fourth element And is connected to a specific command bus of the program unit, the second input is connected to the corresponding output of the synchronization unit, and the third input is connected to the output of the element NOT, the control input of the electronic switch is connected to the output of the seventh OR element, the inputs of which are connected to two corresponding outputs of the first decoder, the output of the ninth AND element is connected to the first inputs of the first AND elements in each logical channel, the second inputs are of the first AND elements of each logical channel, together with the information outputs of the electronic switch of the multi-channel operating unit, are connected to the common buses of the communication system T1 ... Tn, and the outputs of the first AND elements in each logical channel are connected to the first inputs of the EXCLUSIVE OR elements, the common buses are also connected to the outputs of the first and the second electronic keys of the communication system and to the corresponding inputs of the RAM block and the output block, the inputs of the first and second electronic keys are associated with specific outputs of the input a block and a block of RAM, the control inputs of the first and second electronic keys, a block of RAM and an output block are connected to the corresponding outputs of the logical element of the communication system, the three inputs of which are combined with the corresponding three inputs of the first decoder of the multichannel operational block and with the defined three outputs of the program block, the second input of the element And the pulse counter is associated with the corresponding output of the synchronization unit, and the output is connected to the control input of the electronic key with of the pulse block of the program block, the direct outputs of all the first counting triggers are associated with certain inputs of the shift modules of the bits MCP1, MCP2, and MCP3 in the corresponding logical channels, in the multichannel operating unit, the eighth OR element is connected to the second and third outputs of the second decoder by the first and second inputs, and the output connected to the first input of the sixth AND element, the inputs of the EXCLUSIVE OR element are connected to a specific command bus and to the first T1 bus from among the common buses of the communication system, and the output is connected to the second input of the fifth e OR, there are “n” identical circuit fragments F1 ... Фn by the number of logical channels, each circuit fragment is connected to the corresponding logical channel and contains two logical elements OR and EXCLUSIVE OR, with the first, second and third inputs of the OR element connected to the output of the first element OR a multi-channel operating unit, with the output of the second AND element of the corresponding logical channel and with the corresponding output of the decoder of the switching and computing unit, and the output is connected to the first input of the element EXCLUSIVE AND And, the second input of which is connected to the output of the first counting trigger of the corresponding logical channel, and the outputs of the EXCLUSIVE OR elements are the outputs of the corresponding circuit fragments and are connected to the information inputs of the electronic switch and the controlled element of the multichannel operational unit, where the first and second inputs of the first EXCLUSIVE OR element are connected respectively with the output of the sixth element And and with the output of the software unit, and the second control input of the managed element is connected with the corresponding m is the output of the program block and with the input of the discrete DM module, characterized in that a BT trigger block is inserted into it, containing a programmable read-only memory ROM device, control element I, “m” controlled triggers connected by information inputs to information data T′1 ... T ′ M at the output of the EPROM, and the control inputs to the output of the control element And connected to the sixth output of the decoder of the switching and computing unit and the corresponding output of the synchronization unit, the address inputs of the EPROM are connected with common buses T1 ... Tn, outputs, controlled triggers of the BT block are connected to the information inputs T′1 ... T′m of the electronic key of the software block, the control input of which, through the And element, is connected to the corresponding output of the software block, the alarm transmission bus and to a specific output synchronization unit, in the switching and computing unit, a second counting trigger, the fifth, sixth and seventh through ninth elements AND, the AND element, AND elements and the first OR element are introduced, and the inputs of the ninth AND element are connected respectively specifically to the output of the EXCLUSIVE OR element and to a specific output of the program block, and the output is connected to the input of the first OR element, the counting input of the second counting trigger is connected to the output of the eighth AND element, the OR element is connected to the inputs with a specific output of the program block and to the alarm transmission bus St from the control object, and the output is connected to the blocking input of the decoder of the switching and computing unit and to the input of the sixth element And, the other input of the sixth element And is connected to the inverse output of the second counting t rigger, and the output is connected to the blocking inputs of the first and second decoders and the corresponding inputs of the fourth and tenth elements AND of the multi-channel operating unit as well as to the blocking input of the decoder of the communication system, the inputs of the seventh element And are connected to the corresponding outputs of the synchronization block and the program block, and the output is connected to reset input to “0” of the second counting trigger, two inputs of the fifth element AND are connected to the output of the decoder and the output of the second element EXCLUSIVE OR, and the output is connected to the first input m of the first OR element, the second input of which is connected to the output of the program block, and the output is connected to the first input of the eighth AND element, the second input of which is connected to the corresponding output of the synchronization block, the output of the AND gate is connected to the third input of the third AND element, and the inputs of the element AND NOT connected to the corresponding output of the program unit and with the inverse output of the counting trigger, the second input of the tenth element And in the multi-channel operation unit is connected to the output of the program unit, and the output is connected to the second input of the sixth of the first OR element and with a certain input of the second AND element of all logical channels, an AND-NOT logical element is inserted into each of them, connected with its inputs to the direct output of the first counting trigger, to the corresponding output of the program block and to the output of the third OR element of the multichannel operational block, and the output of the third AND connected to the third input of the third element, the fifth AND element connected to the inverse output of the first counting trigger and to the output of the element NOT, is inserted into the synchronization unit, and the output to the corresponding seventh and fourth inputs of the AND switching-computing unit and the input of the fifth AND gate multichannel operation unit, and an accelerated transfer unit PMU has a new structure defined by the following logic functions:
Figure 00000015
Figure 00000015
 M1 - сигнал с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, поступающий на соответствующий вход блока БУП;M1 is the signal from the output of the first element EXCLUSIVE OR multichannel operating unit, received at the corresponding input of the unit; М2…Μn - сигналы переноса, поступающие с определенных выходов блока БУП на определенные входы вторых элементов И всех логических каналов, кроме первого;M2 ... Μn - transfer signals coming from certain outputs of the ECU unit to certain inputs of the second elements AND of all logical channels except the first; Μn+1 - сигнал переноса, поступающий с определенного выхода блока БУП на соответствующий вход модуля ДМΜn + 1 - transfer signal coming from a specific output of the BUP unit to the corresponding input of the DM module В1…Bn - сигналы с выходов первых счетных триггеров всех логических каналов, поступающие на соответствующие входы блока БУП;B1 ... Bn - signals from the outputs of the first counting triggers of all logical channels received at the corresponding inputs of the unit; П1…Пn - сигналы переноса, поступающие с выходов вторых счетных триггеров всех логических каналов на определенные входы блока БУП,P1 ... Pn - transfer signals coming from the outputs of the second counting triggers of all logical channels to certain inputs of the unit BUP, в каждом логическом канале второй вход третьего элемента И связан с соответствующим выходом блока синхронизации. in each logical channel, the second input of the third AND element is associated with the corresponding output of the synchronization block.
RU2015117365A 2015-05-07 2015-05-07 Device for constructing programmable digital microprocessor systems RU2616153C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2015117365A RU2616153C2 (en) 2015-05-07 2015-05-07 Device for constructing programmable digital microprocessor systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2015117365A RU2616153C2 (en) 2015-05-07 2015-05-07 Device for constructing programmable digital microprocessor systems

Publications (2)

Publication Number Publication Date
RU2015117365A true RU2015117365A (en) 2016-11-27
RU2616153C2 RU2616153C2 (en) 2017-04-12

Family

ID=57758939

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015117365A RU2616153C2 (en) 2015-05-07 2015-05-07 Device for constructing programmable digital microprocessor systems

Country Status (1)

Country Link
RU (1) RU2616153C2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2685985C1 (en) * 2018-06-08 2019-04-23 Борис Германович Терехин Device for constructing programmable digital microprocessor systems
RU2726497C1 (en) * 2020-01-22 2020-07-14 Борис Германович Терехин Device for constructing programmable digital microprocessor systems

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4078259A (en) * 1976-09-29 1978-03-07 Gulf & Western Industries, Inc. Programmable controller having a system for monitoring the logic conditions at external locations
US4227247A (en) * 1977-10-12 1980-10-07 Eaton Corporation Integrated circuit controller programmable with unidirectional-logic instructions representative of sequential wire nodes and circuit elements of a ladder diagram
US6647301B1 (en) * 1999-04-22 2003-11-11 Dow Global Technologies Inc. Process control system with integrated safety control system
RU2319192C2 (en) * 2006-04-05 2008-03-10 Борис Германович Терехин Device for building programmable digital microprocessor systems
RU2374672C1 (en) * 2008-03-31 2009-11-27 Борис Германович Терехин Device for construction of programmable digital microprocessor systems

Also Published As

Publication number Publication date
RU2616153C2 (en) 2017-04-12

Similar Documents

Publication Publication Date Title
RU2015117365A (en) Device for building programmable digital microprocessor systems
TW201614665A (en) Display panel and bi-directional shift register circuit
RU2012117468A (en) PROGRAMMABLE LOGIC DEVICE
RU2419174C1 (en) Device of controlled cyclic shift
RU2685985C1 (en) Device for constructing programmable digital microprocessor systems
RU2374672C1 (en) Device for construction of programmable digital microprocessor systems
RU2364920C2 (en) Multichannel priority device
RU2419200C1 (en) Pulse counter
RU75071U1 (en) MODULE CONTROLLER OF PROCESSING TEAMS OF A MANAGED OBJECT OR THEIR IMITATION
RU2538279C1 (en) Composite barker signal generator
RU2589317C1 (en) Multichannel priority device
RU2006110846A (en) DEVICE FOR BUILDING PROGRAMMABLE DIGITAL MICROPROCESSOR SYSTEMS
CN103945018A (en) Parallel display system and bi-directional address configuration method thereof
RU2726497C1 (en) Device for constructing programmable digital microprocessor systems
RU2014126251A (en) Device for majority selection of signals (3 options)
RU2004106589A (en) DEVICE FOR BUILDING PROGRAMMABLE DIGITAL MICROPROCESSOR SYSTEMS
RU2174284C1 (en) Redundant counter
RU2805759C1 (en) Programmable logic device
RU2565528C1 (en) Counter
US20130140909A1 (en) Method for actuating a number of modules
RU2487393C1 (en) Device for inputting command matrix signals
RU2653301C1 (en) Programmable logic device
RU147514U1 (en) DEVICE FOR OPERATIONAL COMPRESSION OF VIDEO SIGNAL OF RGB MODEL
RU2551414C1 (en) Pulse counter
TWI623197B (en) Programmable method of transmitting signal

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20180508