RU2011117657A - Статическая запоминающая ячейка с двумя адресными входами - Google Patents
Статическая запоминающая ячейка с двумя адресными входами Download PDFInfo
- Publication number
- RU2011117657A RU2011117657A RU2011117657/08A RU2011117657A RU2011117657A RU 2011117657 A RU2011117657 A RU 2011117657A RU 2011117657/08 A RU2011117657/08 A RU 2011117657/08A RU 2011117657 A RU2011117657 A RU 2011117657A RU 2011117657 A RU2011117657 A RU 2011117657A
- Authority
- RU
- Russia
- Prior art keywords
- mosfet
- mos transistors
- drain
- bus
- channel
- Prior art date
Links
Abstract
Статическая запоминающая ячейка с двумя адресными входами на МОП-транзисторах, состоящая из триггера, двух ключей выборки и логического элемента «И», управляющего ключами, причем триггер состоит из первого и второго МОП-транзисторов с n-каналом и третьего и четвертого МОП-транзисторов с р-каналом, при этом истоки первого и второго МОП-транзисторов соединены с общей шиной триггеров, истоки третьего и четвертого МОП-транзисторов соединены с шиной питания, стоки третьего и первого МОП-транзисторов соединены с затворами четвертого и второго МОП-транзисторов, стоки четвертого и второго МОП-транзисторов соединены с затворами третьего и первого МОП-транзисторов; ключи собраны на пятом и шестом МОП транзисторах с n-каналом, причем исток пятого МОП-транзистора подключен к стоку третьего МОП-транзистора, исток шестого МОП-транзистора подключен к стоку четвертого МОП-транзистора, сток шестого МОП-транзистора подключен к первой разрядной шине, сток пятого МОП-транзистора подключен ко второй разрядной шине, затворы пятого и шестого МОП-транзисторов подключены к стоку седьмого МОП-транзистора; элемент «И» состоит из седьмого и восьмого МОП-транзисторов с п-каналом, причем исток седьмого МОП-транзистора подключен к общей шине ячейки, сток седьмого МОП-транзистора подключен к истоку восьмого МОП-транзистора, сток восьмого МОП-транзистора подключен к первой адресной шине, затвор седьмого МОП-транзистора подключен к инвертирующему разряду второй адресной шины, затвор восьмого МОП-транзистора подключен к неинвертирующему разряду второй адресной шины, отличающаяся тем, что содержит дополнительную общую шину триггеров,
Claims (1)
- Статическая запоминающая ячейка с двумя адресными входами на МОП-транзисторах, состоящая из триггера, двух ключей выборки и логического элемента «И», управляющего ключами, причем триггер состоит из первого и второго МОП-транзисторов с n-каналом и третьего и четвертого МОП-транзисторов с р-каналом, при этом истоки первого и второго МОП-транзисторов соединены с общей шиной триггеров, истоки третьего и четвертого МОП-транзисторов соединены с шиной питания, стоки третьего и первого МОП-транзисторов соединены с затворами четвертого и второго МОП-транзисторов, стоки четвертого и второго МОП-транзисторов соединены с затворами третьего и первого МОП-транзисторов; ключи собраны на пятом и шестом МОП транзисторах с n-каналом, причем исток пятого МОП-транзистора подключен к стоку третьего МОП-транзистора, исток шестого МОП-транзистора подключен к стоку четвертого МОП-транзистора, сток шестого МОП-транзистора подключен к первой разрядной шине, сток пятого МОП-транзистора подключен ко второй разрядной шине, затворы пятого и шестого МОП-транзисторов подключены к стоку седьмого МОП-транзистора; элемент «И» состоит из седьмого и восьмого МОП-транзисторов с п-каналом, причем исток седьмого МОП-транзистора подключен к общей шине ячейки, сток седьмого МОП-транзистора подключен к истоку восьмого МОП-транзистора, сток восьмого МОП-транзистора подключен к первой адресной шине, затвор седьмого МОП-транзистора подключен к инвертирующему разряду второй адресной шины, затвор восьмого МОП-транзистора подключен к неинвертирующему разряду второй адресной шины, отличающаяся тем, что содержит дополнительную общую шину триггеров, к которой подключены истоки первого и второго МОП-транзисторов, причем потенциал общей шины триггеров выше, чем потенциал общей шины ячейки.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011117657/08A RU2470390C1 (ru) | 2011-05-03 | 2011-05-03 | Статическая запоминающая ячейка с двумя адресными входами |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011117657/08A RU2470390C1 (ru) | 2011-05-03 | 2011-05-03 | Статическая запоминающая ячейка с двумя адресными входами |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2011117657A true RU2011117657A (ru) | 2012-11-10 |
| RU2470390C1 RU2470390C1 (ru) | 2012-12-20 |
Family
ID=47321962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011117657/08A RU2470390C1 (ru) | 2011-05-03 | 2011-05-03 | Статическая запоминающая ячейка с двумя адресными входами |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2470390C1 (ru) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2554849C2 (ru) * | 2013-09-26 | 2015-06-27 | Федеральное государственное бюджетное учреждение науки Российской академии наук Научно-исследовательский институт системных исследований РАН (НИИСИ РАН) | Ячейка памяти комплементарной металл-оксид-полупроводниковой структуры озу |
| RU2580072C1 (ru) * | 2015-04-07 | 2016-04-10 | Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН) | Блок памяти комплементарной металл-оксид-полупроводниковой структуры озу |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2030094C1 (ru) * | 1992-12-07 | 1995-02-27 | Всероссийский научно-исследовательский институт физики | Энергонезависимая ячейка памяти |
| DE19535106C2 (de) * | 1995-09-21 | 1998-03-19 | Siemens Ag | SRAM-Speicherzelle |
| US7542332B1 (en) * | 2007-10-16 | 2009-06-02 | Juhan Kim | Stacked SRAM including segment read circuit |
| TWI359422B (en) * | 2008-04-15 | 2012-03-01 | Faraday Tech Corp | 2t sram and associated cell structure |
| US7808812B2 (en) * | 2008-09-26 | 2010-10-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Robust 8T SRAM cell |
-
2011
- 2011-05-03 RU RU2011117657/08A patent/RU2470390C1/ru not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| RU2470390C1 (ru) | 2012-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2012256400A5 (ru) | ||
| TW200802384A (en) | Method of programming and erasing a P-channel BE-SONOS nand flash memory | |
| JP2012257215A5 (ru) | ||
| WO2016137685A3 (en) | Read-assist circuits for memory bit cells employing a p-type field-effect transistor (pfet) read port(s), and related memory systems and methods | |
| JP2015188209A5 (ru) | ||
| JP2012064930A5 (ja) | 半導体メモリ装置 | |
| JP2014022032A5 (ru) | ||
| DE602008004157D1 (de) | Rekonfigurierbare logikzelle aus doppelgate-mosfet-transistoren | |
| JP2012142066A5 (ru) | ||
| JP2014030185A5 (ja) | 半導体装置 | |
| WO2012125580A3 (en) | Non-volatile anti-fuse memory cell | |
| JP2011216870A5 (ru) | ||
| JP2013016246A5 (ru) | ||
| JP2013055651A5 (ja) | 半導体装置 | |
| EA201591225A1 (ru) | Полупроводниковое устройство, обладающее свойствами для предотвращения обратного проектирования | |
| JP2015207760A5 (ja) | 半導体装置 | |
| JP2013109818A5 (ja) | 半導体メモリ装置 | |
| JP2013254552A5 (ru) | ||
| JP2013257545A5 (ja) | 表示装置 | |
| JP2016105343A5 (ru) | ||
| RU2011117657A (ru) | Статическая запоминающая ячейка с двумя адресными входами | |
| JP2016157504A5 (ru) | ||
| RU2014103732A (ru) | Радиационно стойкая энергонезависимая программируемая логическая интегральная схема | |
| EP4236077A3 (en) | Continuous diffusion configurable standard cell architecture | |
| JP2013033951A5 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160504 |