RU2009147834A - Устройство управляемой перестановки битов бинарной строки - Google Patents
Устройство управляемой перестановки битов бинарной строки Download PDFInfo
- Publication number
- RU2009147834A RU2009147834A RU2009147834/08A RU2009147834A RU2009147834A RU 2009147834 A RU2009147834 A RU 2009147834A RU 2009147834/08 A RU2009147834/08 A RU 2009147834/08A RU 2009147834 A RU2009147834 A RU 2009147834A RU 2009147834 A RU2009147834 A RU 2009147834A
- Authority
- RU
- Russia
- Prior art keywords
- groups
- registers
- bit transposition
- setting
- register
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Устройство управляемой перестановки битов бинарных строк, характеризующееся тем, что содержит блок регистров кодов битовой транспозиции и две группы идентичных блоков, каждая из которых содержит последовательно электрически соединенные через шины данных регистр исходной строки, дешифратор битовой транспозиции, блок сборки битовой транспозиции и регистр результирующей строки, при этом блок регистров кодов битовой транспозиции содержит первую и вторую группы регистров для параллельной записи с внешнего устройства памяти и хранения управляющих кодов дешифраторов битовой транспозиции первой и второй групп, регистры исходных строк первой и второй группы имеют входы для параллельной записи данных с внешнего устройства при установке разрешающего сигнала установки каждого из регистров, блоки сборки битовой транспозиции первой и второй групп имеют также входы тактовых импульсов от внешних генераторов и входы разрешения установки регистров результирующих строк первой и второй группы и соединены дополнительными шинами данных с регистром результирующей строки другой группы для управляемой замены результирующих строк местами.
Claims (1)
- Устройство управляемой перестановки битов бинарных строк, характеризующееся тем, что содержит блок регистров кодов битовой транспозиции и две группы идентичных блоков, каждая из которых содержит последовательно электрически соединенные через шины данных регистр исходной строки, дешифратор битовой транспозиции, блок сборки битовой транспозиции и регистр результирующей строки, при этом блок регистров кодов битовой транспозиции содержит первую и вторую группы регистров для параллельной записи с внешнего устройства памяти и хранения управляющих кодов дешифраторов битовой транспозиции первой и второй групп, регистры исходных строк первой и второй группы имеют входы для параллельной записи данных с внешнего устройства при установке разрешающего сигнала установки каждого из регистров, блоки сборки битовой транспозиции первой и второй групп имеют также входы тактовых импульсов от внешних генераторов и входы разрешения установки регистров результирующих строк первой и второй группы и соединены дополнительными шинами данных с регистром результирующей строки другой группы для управляемой замены результирующих строк местами.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2009147834/08A RU2439662C2 (ru) | 2009-12-22 | 2009-12-22 | Устройство управляемой перестановки битов бинарной строки |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2009147834/08A RU2439662C2 (ru) | 2009-12-22 | 2009-12-22 | Устройство управляемой перестановки битов бинарной строки |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2009147834A true RU2009147834A (ru) | 2011-06-27 |
| RU2439662C2 RU2439662C2 (ru) | 2012-01-10 |
Family
ID=44738737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2009147834/08A RU2439662C2 (ru) | 2009-12-22 | 2009-12-22 | Устройство управляемой перестановки битов бинарной строки |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2439662C2 (ru) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9645820B2 (en) | 2013-06-27 | 2017-05-09 | Intel Corporation | Apparatus and method to reserve and permute bits in a mask register |
-
2009
- 2009-12-22 RU RU2009147834/08A patent/RU2439662C2/ru not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| RU2439662C2 (ru) | 2012-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20210082503A1 (en) | Apparatuses, memories, and methods for address decoding and selecting an access line | |
| TW200638425A (en) | Nonvolatile memory devices that support virtual page storage using odd-state memory cells and methods of programming same | |
| WO2013075128A3 (en) | Data encoder and decoder using memory-specific parity-check matrix | |
| WO2007116393A3 (en) | Method for generating soft bits in flash memories | |
| WO2012087803A3 (en) | Non-volatile multi-bit memory and methods with reading soft bits with non-uniformly arranged reference threshold voltages | |
| US10430101B2 (en) | Semiconductor memory device that randomizes data and randomizer thereof | |
| US20180018211A1 (en) | Semiconductor memory device | |
| US8467252B2 (en) | Word line activation in memory devices | |
| US9064578B2 (en) | Enable/disable of memory chunks during memory access | |
| RU2015145970A (ru) | Устройство обработки данных и способ обработки данных | |
| RU2015145972A (ru) | Устройство обработки данных и способ обработки данных | |
| WO2007076492A3 (en) | Methods and systems for writing non-volatile memories for increased endurance | |
| RU2009147834A (ru) | Устройство управляемой перестановки битов бинарной строки | |
| IN2014DN11168A (ru) | ||
| JP2018520410A5 (ru) | ||
| US8908446B2 (en) | Semiconductor device and method of driving thereof | |
| JP4986651B2 (ja) | 半導体装置 | |
| KR20190048033A (ko) | 반도체 장치의 테스트 모드 설정 회로 및 방법 | |
| US9576667B2 (en) | Apparatuses and methods for non-volatile memory programming schemes | |
| RU2009134344A (ru) | Устройство управляемого циклического сдвига | |
| KR20120005906A (ko) | 반도체 메모리 장치 | |
| WO2008016932A3 (en) | Method and apparatus for passive element memory array incorporating reversible polarity word line and bit line decoders | |
| WO2007048081A3 (en) | Clock reset address decoder for block memory | |
| EP2062263A4 (en) | METHOD AND DEVICE FOR DUAL DISTRIBUTION BUS SYSTEMS FOR COUPLING READ / WRITE CIRCUITS TO A MEMORY | |
| RU2008124087A (ru) | Устройство управляемой перестановки битов бинарной строки |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20161223 |