RU2007882C1

RU2007882C1 - Device for clock synchronization

Info

Publication number: RU2007882C1
Authority: RU
Inventors: А.А. Еремеев; В.Ф. Зенкин; С.И. Модель; В.М. Нижник; Э.В. Новиков; А.Р. Розанов
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1990-10-09
Filing date: 1990-10-09
Publication date: 1994-02-15

Abstract

FIELD: computer engineering. SUBSTANCE: device has two shift registers, four pulse counters, five matching gates, seven NOT gates, two NOR gates, OR gate, differentiating circuit, six flip-flops, output bus, clock pulse bus. EFFECT: increased functional capabilities. 2 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в качестве приемника циклового синхросигнала, предназначенного для работы в составе системы цифровой служебной связи и телемеханики. The invention relates to a pulse technique and can be used as a receiver of a cyclic clock signal designed to operate as part of a digital intercom system and telemechanics.

Цель изобретения - расширение области применения за счет возможности работы с неравномерно распределенной по циклу синхрогруппой. The purpose of the invention is the expansion of the scope due to the possibility of working with a synchro group unevenly distributed over the cycle.

На фиг. 1 приведена электрическая функциональная схема устройства; на фиг. 2 и 3 - временные диаграммы, поясняющие его работу. In FIG. 1 shows the electrical functional diagram of the device; in FIG. 2 and 3 are timing diagrams explaining its operation.

Устройство для цикловой синхронизации содержит первый и второй регистры сдвига 1 и 2, четыре счетчика импульсов 3-6, пять элементов совпадения 7-11, семь элементов НЕ 12-19, два элемента ИЛИ-НЕ 20 и 21, элемент ИЛИ 22, дифференцирующую цепь 23, шесть триггеров 24-29. The device for cyclic synchronization contains the first and second shift registers 1 and 2, four pulse counters 3-6, five coincidence elements 7-11, seven elements NOT 12-19, two elements OR NOT 20 and 21, element OR 22, differentiating circuit 23, six triggers 24-29.

Прямой выход первого триггера 24 соединен с первым входом первого элемента 7 совпадения и с первым входом второго элемента 8 совпадения, инверсный выход второго триггера 25 соединен с первым входом третьего элемента 9 совпадения. Первый вход четвертого элемента 10 совпадения соединен с выходом четвертого разряда первого регистра сдвига 1, второй вход - с выходом первого разряда второго регистра сдвига 2, третий вход - с выходом второго разряда второго регистра сдвига 2, выход третьего разряда которого соединен с четвертым входом четвертого элемента 10 совпадения, выход которого соединен с первым входом первого элемента ИЛИ-НЕ 20, второй вход которого соединен с выходом второго разряда первого регистра сдвига 1, выход третьего разряда которого соединен через первый элемент НЕ 12 с третьим входом первого элемента ИЛИ-НЕ 20, выход которого соединен со вторым входом первого элемента 7 совпадения и через второй элемент НЕ 14 с первым входом второго элемента ИЛИ-НЕ 21, четвертый вход - с выходом четвертого разряда второго регистра сдвига 2, установочный вход которого соединен с общей шиной и с установочным входом первого регистра сдвига 1, информационный вход которого соединен со входной шиной информации 30, счетный вход - со счетным входом второго регистра сдвига 2, с выходной шиной 31 и с прямым выходом третьего триггера 26, D-вход которого соединен с шиной логической единицы, С-вход - через третий элемент НЕ 15 с выходом первого разряда первого счетчика импульсов 3, R-вход - с R-входом первого триггера 24 и с выходом первого разряда второго счетчика импульсов 4, вход синхронизации которого соединен с шиной тактовых импульсов 32 и через четвертый элемент НЕ 16 со вторым входом второго элемента совпадения 8 и с R-входом четвертого триггера 27, вход разрешения - с выходом третьего элемента 9 совпадения, установочный вход - с установочными входами первого, третьего и четвертого счетчиков импульсов 3, 5 и 6, с выходом пятого элемента НЕ 17, с S-входами второго и пятого триггеров 25 и 28 и с первым входом элемента ИЛИ 22, выход четвертого разряда - со счетным входом первого счетчика импульсов 3, выход четвертого разряда которого соединен со счетным входом третьего счетчика импульсов 5, выход третьего разряда которого через шестой элемент НЕ 18 с С-входом первого триггера 24, D-вход которого соединен с шиной логической единицы, причем инверсный выход четвертого триггера 27 соединен со входом пятого элемента НЕ 17, D-вход - с шиной логической единицы, С-вход - с выходом второго элемента ИЛИ-НЕ 21, второй вход которого соединен с прямым выходом второго триггера 25, D- и R-входы которого соединены с общей шиной, С-вход - с выходом пятого элемента совпадения 11, первый вход которого соединен со вторым входом третьего элемента совпадения 9, с С-входом шестого триггера 29 и с прямым выходом пятого триггера 28, С-вход которого соединен с выходом второго элемента совпадения 8 и через седьмой элемент НЕ 19 со вторым входом пятого элемента совпадения 11 и с третьим входом третьего элемента совпадения 9, инверсный выход - со своим D-входом, R-вход - через дифференцирующую цепь 23 с выходом второго разряда четвертого счетчика импульсов 6 и непосредственно со вторым входом элемента ИЛИ 22, выход которого соединен с R-входом шестого триггера 29, D-вход которого соединен со своим инверсным выходом и с третьим входом пятого элемента совпадения 11. The direct output of the first trigger 24 is connected to the first input of the first matching element 7 and to the first input of the second matching element 8, the inverse output of the second trigger 25 is connected to the first input of the third matching element 9. The first input of the fourth coincidence element 10 is connected to the output of the fourth bit of the first shift register 1, the second input is with the output of the first bit of the second shift register 2, the third input is with the output of the second bit of the second shift register 2, the third discharge of which is connected to the fourth input of the fourth element 10 coincidence, the output of which is connected to the first input of the first element OR NOT 20, the second input of which is connected to the output of the second bit of the first shift register 1, the output of the third bit of which is connected through the first ele tent NOT 12 with the third input of the first element OR NOT 20, the output of which is connected to the second input of the first element 7 matches and through the second element NOT 14 with the first input of the second element OR NOT 21, the fourth input - with the output of the fourth bit of the second shift register 2 the installation input of which is connected to the common bus and with the installation input of the first shift register 1, the information input of which is connected to the input bus of information 30, the counting input - with the counting input of the second shift register 2, with the output bus 31 and with the direct output of the third trigger EPA 26, the D-input of which is connected to the logical unit bus, C-input - through the third element NOT 15 with the output of the first discharge of the first pulse counter 3, R-input - with the R-input of the first trigger 24 and with the output of the first discharge of the second pulse counter 4, the synchronization input of which is connected to the clock pulse 32 and through the fourth element NOT 16 with the second input of the second coincidence element 8 and with the R-input of the fourth trigger 27, the enable input is with the output of the third coincidence element 9, the installation input is with the installation inputs of the first third and even counter pulse counters 3, 5 and 6, with the output of the fifth element NOT 17, with S-inputs of the second and fifth triggers 25 and 28 and with the first input of the element OR 22, the fourth discharge output - with the counting input of the first pulse counter 3, the fourth discharge output which is connected to the counting input of the third pulse counter 5, the output of the third category of which through the sixth element is NOT 18 with the C-input of the first trigger 24, the D-input of which is connected to the logic unit bus, and the inverse output of the fourth trigger 27 is connected to the input of the fifth element NOT 17 , D-input - with w of a different logical unit, the C-input - with the output of the second element OR-NOT 21, the second input of which is connected to the direct output of the second trigger 25, the D- and R-inputs of which are connected to the common bus, the C-input - with the output of the fifth matching element 11 , the first input of which is connected to the second input of the third element of coincidence 9, with the C-input of the sixth trigger 29 and with the direct output of the fifth trigger 28, the C-input of which is connected to the output of the second element of coincidence 8 and through the seventh element NOT 19 with the second input of the fifth element matches 11 and with the third input of the third elem Coincidence 9, inverse output with its D-input, R-input through a differentiating circuit 23 with the output of the second discharge of the fourth pulse counter 6 and directly with the second input of the OR element 22, the output of which is connected to the R-input of the sixth trigger 29, D - the input of which is connected to its inverse output and to the third input of the fifth element of coincidence 11.

Устройство для цикловой синхронизации работает следующим образом. A device for cyclic synchronization operates as follows.

Суммарный поток сигналов телемеханики и служебной связи со скоростью передачи 32 кбит/с поступает по входной шине 30 цифрового сигнала (фиг. 2а). По шине 32 тактовых импульсов подается сигнал тактовой частоты 32 кГц (фиг. 2б), выделенная из этого суммарного потока. При этом на прямом выходе триггера 26 формируется последовательность импульсов, длительность которых равна длительности одного бита суммарного потока, а частота равна частоте следования бит в суммарном потоке. Эти импульсы подаются далее на входы синхронизации первого и второго регистров 1 и 2. Регистры 1 и 2 образуют приемный регистр выделяемого цифрового потока. На информационный вход этого регистра поступают суммарный цифровой поток (например, сигналов телемеханики и служебной связи), а на счетные входы - тактовые импульсы выделяемого цифрового потока. Элементы 10 и 20 образуют дешифрацию сигналов, поступающих с семи нижних выходов регистров 1 и 2. С прямого выхода триггера 24 поступает последовательность импульсов (фиг. 2д), частота которых равна частоте следования синхрогруппы в суммарном потоке. При этом с выхода триггера 24 эти импульсы подаются на элементы И-НН 8 и 7. The total signal flow of telemechanics and intercom with a transmission speed of 32 kbit / s is received through the input bus 30 of the digital signal (Fig. 2A). A 32 kHz clock signal (Fig. 2b), isolated from this total stream, is supplied via a 32 clock pulse bus. In this case, at the direct output of the trigger 26, a sequence of pulses is formed, the duration of which is equal to the duration of one bit of the total stream, and the frequency is equal to the repetition rate of bits in the total stream. These pulses are then fed to the synchronization inputs of the first and second registers 1 and 2. Registers 1 and 2 form the receiving register of the allocated digital stream. The information input of this register receives the total digital stream (for example, telemechanics and intercom signals), and the counting inputs receive the clock pulses of the allocated digital stream. Elements 10 and 20 form a decoding of the signals coming from the seven lower outputs of registers 1 and 2. From the direct output of trigger 24, a sequence of pulses (Fig. 2e) is received, the frequency of which is equal to the repetition rate of the sync group in the total stream. In this case, from the output of the trigger 24, these pulses are fed to the elements I-VN 8 and 7.

Устройство находится в состоянии синхронизма, если последовательность импульсов записи бит телемеханики (фиг. 2г) совпадает по фазе с расположением бит телемеханики в суммарном потоке (фиг. 2а), а поступление импульсов на прямом выходе триггера 24 (фиг. 2д) совпадает по фазе с подачей на входную шину 30 цифрового сигнала седьмого (последнего) бита синхрогруппы. В начальный момент работы устройства синхронизм отсутствует. При этом на выходе элемента И-НЕ 7 (фиг. 2е) отсутствуют импульсы отрицательной полярности, свидетельствующие об отсутствии подтверждения синхронизма, а на выходе элемента И-НЕ 8 (фиг. 2ж) присутствуют импульсы отрицательной полярности, свидетельствующие о наличии рассинхронизма. При этом также в моменты появления на выходе триггера 24 положительных импульсов на выходе элемента И-НЕ 8 (фиг. 2з) присутствует потенциал логического "0". The device is in a state of synchronism if the sequence of write pulses of the telemechanics bits (Fig. 2d) coincides in phase with the arrangement of the telemechanics bits in the total stream (Fig. 2a), and the arrival of pulses at the direct output of the trigger 24 (Fig. 2e) coincides in phase with applying to the input bus 30 a digital signal of the seventh (last) bit of the sync group. At the initial moment of operation of the device, there is no synchronism. At the same time, there are no pulses of negative polarity at the output of the AND-NOT 7 element (Fig. 2e), indicating the absence of confirmation of synchronism, and there are negative polarity pulses at the output of the AND-NOT 8 element (Fig. 2g), indicating the presence of desynchronism. At the same time, also at the moments of the appearance of 24 positive impulses at the output of the trigger, the potential of the logical “0” is present at the output of the AND-NOT 8 element (Fig. 2h).

Импульсы с выхода элемента И-НЕ 8 подсчитываются триггерами 28 и 29. С приходом на С-вход триггера 28 четвертого импульса рассинхронизации происходит опрокидывание триггера 25, на инверсном выходе которого появляется потенциал логической "1" (фиг. 3л). Если после этого в течение времени, равного удвоенному интервалу между синхрогруппами, на выходе элемента ИЛИ-НЕ 20 будет зафиксировано появление синхрогруппы, то на выходе элемента И-НЕ 9 появится первый отрицательный импульс подстройки (фиг. 3м). Эти импульсы будут затем повторяться через каждые два интервала следования синхрогрупп до тех пор, пока на выходе элемента ИЛИ-НЕ 20 не будет зафиксировано появление синхрогруппы (фиг. 3н). The pulses from the output of the AND-NOT 8 element are counted by triggers 28 and 29. When the fourth desynchronization pulse arrives at the C-input of trigger 28, the trigger 25 overturns, at the inverted output of which the logical “1” potential appears (Fig. 3l). If after this, during the time equal to the doubled interval between the sync groups, the appearance of the sync group is detected at the output of the OR-NOT 20 element, then the output of the And-NOT 9 element will display the first negative adjustment pulse (Fig. 3m). These pulses will then be repeated every two intervals of the synchronization groups until the appearance of the synchronization group is detected at the output of the OR-NOT 20 element (Fig. 3n).

Предположим, что первый положительный импульс на выходе элемента ИЛИ-НЕ 20 соответствует "ложной" синхрогруппе, т. е. комбинации, которая случайно совпадает по виду с синхрогруппой ("0111110"). При этом триггеры 25, 28 и 27 будет установлены в единичное состояние (фиг. 3о, фиг. 3и, фиг. 3л), счетчики 4, 3 и 5 будут установлены в нулевое состояние, а с прямых выходов триггеров 26 и 24 будут поступать импульсы положительной полярности. При этом также с выхода элемента И-НЕ 7 поступает импульс отрицательной полярности (фиг. 3п). Если после этого, спустя промежуток времени, равный интервалу между синхрогруппами, на выходе элемента И-НЕ 7 не появится отрицательный импульс, а на выходе элемента И-НЕ 8 (фиг. 3з) появится "ложная" синхрогруппа, то на инверсном выходе триггера 25 (фиг. 3л) вновь формируется уровень логической "1" ("разрешение подстройки"). Спустя два интервала следования синхрогрупп на выходе элемента И-НЕ 9 появится новый импульс подстройки (фиг. 3м), а устройство снова войдет в режим подстройки. Suppose that the first positive impulse at the output of the OR-NOT 20 element corresponds to a “false” sync group, that is, a combination that accidentally coincides in appearance with a sync group (“0111110”). In this case, the triggers 25, 28 and 27 will be set to a single state (Fig. 3o, Fig. 3i, Fig. 3l), the counters 4, 3 and 5 will be set to zero, and pulses will come from the direct outputs of the triggers 26 and 24 positive polarity. Moreover, a pulse of negative polarity also arrives from the output of the AND-NOT 7 element (Fig. 3p). If after this, after a period of time equal to the interval between the sync groups, a negative impulse does not appear at the output of the AND-NOT 7 element, and a “false” synchronization group appears at the output of the AND-NOT 8 element (Fig. 3c), then at the inverted output of the trigger 25 (Fig. 3L) the logical level “1” is again formed (“resolution of adjustment”). After two intervals following the synchronization groups, a new tuning pulse will appear at the output of the AND-NOT 9 element (Fig. 3m), and the device will again enter the tuning mode.

Подстройка фазы импульсов записи бит телемеханики в первый и второй регистры 1 и 2 будет продолжаться до тех пор, пока на выходе элемента ИЛИ-НЕ 20 не будет зафиксировано появление синхрогруппы, регулярно повторяющееся (не менее двух раз) через интервал следования синхрогрупп. При повторном появлении синхрогруппы, совпадающей по фазе с появлением импульса положительной полярности на прямом выходе триггера 24, на выходе второго разряда счетчика 6 появится импульс подтверждения синхронизма, который после дифференцирования устанавливает в нулевое состояние триггеры 29 и 28. При этом устройство будет входить в состояние устойчивого синхронизма, из которого оно может быть выведено в режим подстройки только после фиксации четырех подряд импульсов наличия рассинхронизма на выходе элемента И-НЕ 8. Adjustment of the phase of the pulses of recording telemechanics bits in the first and second registers 1 and 2 will continue until the appearance of a synchronization group is regularly detected at the output of the OR-NOT 20 element, which is regularly repeated (at least two times) through the interval of the synchronization groups. When the synchronization group reoccurs in phase with the appearance of a pulse of positive polarity at the direct output of trigger 24, the output of the second discharge of counter 6 will receive a synchronization confirmation pulse, which, after differentiation, sets triggers 29 and 28 to zero. In this case, the device will enter a stable state synchronism, from which it can be brought into the tuning mode only after fixing four consecutive pulses of the presence of desynchronism at the output of the AND-NOT 8 element.

Данное устройство предназначено для выделения тактовых импульсов одного из цифровых потоков из суммарного цифрового потока с неравномерно распределенной синхрогруппой. Однако в частном случае оно может быть использовано в качестве приемника циклового синхросигнала, предназначенного для работы в составе системы цифровой служебной связи и телемеханики, отличительными чертами которой является следующее. This device is designed to isolate the clock pulses of one of the digital streams from the total digital stream with an unevenly distributed sync group. However, in the particular case, it can be used as a receiver of a cyclic clock signal designed to operate as part of a digital intercom system and telemechanics, the hallmarks of which are the following.

Сигналы служебной связи для передачи по линейному тракту преобразуются в цифровой поток со скоростью 32 кбит/с. Intercom signals for transmission over a linear path are converted into a digital stream at a speed of 32 kbit / s.

Для упрощения структуры всей системы в целом сигналы телемеханики передаются не отдельным цифровым потоком со скоростью 1 кбит/с, а путем вторичного временного уплотнения цифрового потока служебной связи. Это позволяет использовать на приеме вместо сложного и дорогого устройства разделения разноскоростных (32 и 1 кбит/с) цифровых потоков служебной связи и телемеханики более простое устройство выделения сигналов телемеханики из суммарного цифрового потока сигналов служебной связи и телемеханики. To simplify the structure of the entire system as a whole, telemechanic signals are transmitted not by a separate digital stream at a speed of 1 kbit / s, but by secondary time compression of the digital overhead communication stream. This makes it possible to use a simpler device for extracting telemechanics signals from the total digital signal flow of intercoms and telemechanics instead of a complex and expensive device for separating digital (32 and 1 kbit / s) digital streams of intercom and telemechanics.

Вторичное временное уплотнение цифрового потока служебной связи при этом производится посредством замены каждого 32-го бита этого потока на бит телемеханики. Дополнительные искажения сигналов служебной связи, возникающие вследствие этого, являются незначительными, поэтому в качестве цифрового потока сигналов служебной связи может использоваться весь суммарный (уплотненный) цифровой поток сигналов телемеханики и служебной связи. The secondary temporary compression of the digital intercom stream is done by replacing every 32th bit of this stream with a telemechanics bit. The additional distortions of the intercom signals, arising as a result of this, are insignificant, therefore, the entire summed (compressed) digital signal flow of telemechanics and intercom can be used as a digital stream of intercom signals.

Каждые 64 бита телемеханики образуют законченный цикл опроса одного контролируемого пункта (длительностью 64 ˙ 1 мс = = 64 мс). Первые семь позиций (бит) каждого цикла при этом отводятся под семизначную кодовую комбинацию (0111110), используемую в качестве циклового синхросигнала потока телемеханики. Every 64 bits of telemechanics form a complete interrogation cycle of one controlled point (duration 64 ˙ 1 ms = = 64 ms). The first seven positions (bits) of each cycle are allocated to the seven-digit code combination (0111110), used as a cyclic clock signal of the telemechanics stream.

Необходимость сосредоточения бит цифрового синхросигнала на семи первых позициях цикла опроса контролируемого пункта вызвана тем, что ответы контролируемого пункта (т. е. сигналы о его состоянии) должны вписываться в последующие биты того же цикла, а также необходимостью избежать появления в следующих один за другим циклах опроса контролирумого пункта регулярно повторяющихся на других местах цикла кодовой комбинации того же вида, что и цифровой синхросигнал (это достигается соответствующей структурой цикла опроса контролируемого пункта). Эти факторы препятствуют произвольному размещению бит цифрового синхросигнала внутри цикла опроса контролируемого пункта (например, их равномерному размещению по всей длине цикла). The need to concentrate the bits of the digital clock on the first seven positions of the polling cycle of the controlled item is due to the fact that the responses of the controlled item (i.e., signals about its status) should fit into the subsequent bits of the same cycle, as well as the need to avoid occurrence in subsequent cycles polling of the controlled item regularly repeated at other places in the cycle of the code combination of the same type as the digital clock signal (this is achieved by the corresponding structure of the polling cycle of the controlled pun ma). These factors prevent the arbitrary placement of bits of the digital clock within the polling cycle of the controlled item (for example, their uniform distribution over the entire length of the cycle).

Данное устройство может быть использовано при выделении сигналов телемеханики из суммарного потока сигналов телемеханики и служебной связи, обеспечивая на выходе формирование синхронизирующих импульсов телемеханики, т. е. импульсов записи бит телемеханики в приемный регистр. При этом регулярная кодовая синхрогруппа, с помощью которой осуществляют эту операцию, является неравномерно распределенной внутри суммарного потока сигналов телемеханики и служебной связи. This device can be used to isolate telemechanics signals from the total signal flow of telemechanics and intercom, providing the output of the formation of synchronizing pulses of telemechanics, i.e., pulses of recording bits of telemechanics in the receiving register. At the same time, the regular code synchronization group, with the help of which this operation is carried out, is unevenly distributed inside the total signal flow of telemechanics and intercom.

Несмотря на то, что в частном случае предлагаемое устройство предназначено для цифрового потока сигналов телемеханики и служебной связи, однако, в общем случае оно предназначено для выделения тактовых импульсов одного из цифровых потоков из суммарного потока с неравномерно распределенной синхрогруппой. (56) Авторское свидетельство СССР N 944137, кл. Н 04 L 7/08, 1981. Despite the fact that in the particular case the proposed device is designed for a digital signal stream of telemechanics and intercom, however, in the general case, it is intended to isolate the clock pulses of one of the digital streams from the total stream with an unevenly distributed sync group. (56) Copyright certificate of the USSR N 944137, cl. H 04 L 7/08, 1981.

Claims

DEVICE FOR CYCLE SYNCHRONIZATION, containing the first trigger, the direct output of which is connected to the first inputs of the first and second coincidence elements, the second trigger, the inverse output of which is connected to the first input of the third coincidence element, the first and second shift registers, the first and second pulse counters, the input bus information, a clock bus and an output bus, characterized in that, in order to expand the scope due to the possibility of working with a synchro group unevenly distributed over the cycle, it is introduced the fourth and fifth elements of coincidence, the seven elements of NOT, the two elements of OR - NOT, the element of OR, the third, fourth, fifth and sixth triggers, the third and fourth counters of pulses, a differentiating circuit, and the first input of the fourth element of coincidence is connected to the output of the fourth discharge of the first shift register, the second input - with the output of the first bit of the second shift register, the third input - with the output of the second bit of the second shift register, the output of the third bit of which is connected to the fourth input of the fourth matching element, the output to the second input of which is connected via the first element NOT to the third input of the first element OR - NOT, the output of which is connected to the second input of the first coincidence element and through the second element NOT with the first input of the second element OR - NOT, the fourth input - with the output of the fourth bit of the second shift register, the installation input of which is connected to the common bus and with the installation input of the first register and a shift, the information input of which is connected to the input information bus, the counting input - with the counting input of the second shift register, with the output bus and with the direct output of the third trigger, the D-input of which is connected to the logical unit bus, the C-input through the third element is NOT - with the output of the first bit of the first pulse counter, the R input is with the R-input of the first trigger and with the output of the first bit of the second pulse counter, the synchronization input of which is connected to the clock bus and through the fourth element NOT to the second input of the second element with coincidence with the R-input of the fourth trigger, the enable input - with the output of the third coincidence element, the installation input - with the installation inputs of the first, third and fourth pulse counters, with the output of the fifth element NOT, with the S-inputs of the second and fifth triggers and with the first input OR element, the fourth discharge output - with the enable input of the first pulse counter, the fourth discharge of which is connected to the enable input of the third pulse counter, the third discharge of which is connected via the sixth element NOT to the C-input of the first три trigger, the D-input of which is connected to the logical unit bus, with the inverse output of the fourth trigger connected to the input of the fifth element NOT, the D-input to the bus of the logical unit, the C-input to the output of the second element OR - NOT, the second input of which is connected with the direct output of the second trigger, the D- and R-inputs of which are connected to the common bus, the C-input - with the output of the fifth matching element, the first input of which is connected to the second input of the third matching element, with the C-input of the sixth trigger and with the direct output of the fifth trigger, C-input of which is connected to the output of the second coincidence element and through the seventh element NOT with the second input of the fifth coincidence element and with the third input of the third coincidence element, the inverse output with its D-input, the R-input through the differentiating circuit with the output of the second discharge of the fourth pulse counter and directly with the second the input of the OR element, the output of which is connected to the R-input of the sixth trigger, the D-input of which is connected to its inverse output and to the third input of the fifth coincidence element, and the output of the first coincidence element is connected to the third input m of the second element of coincidence and with the synchronization input of the fourth pulse counter.