RU2005132307A - Архитектура встроенного самотестирования запоминающего устройства, имеющая распределенное интерпретирование команд и обобщенный протокол команд - Google Patents

Архитектура встроенного самотестирования запоминающего устройства, имеющая распределенное интерпретирование команд и обобщенный протокол команд Download PDF

Info

Publication number
RU2005132307A
RU2005132307A RU2005132307/09A RU2005132307A RU2005132307A RU 2005132307 A RU2005132307 A RU 2005132307A RU 2005132307/09 A RU2005132307/09 A RU 2005132307/09A RU 2005132307 A RU2005132307 A RU 2005132307A RU 2005132307 A RU2005132307 A RU 2005132307A
Authority
RU
Russia
Prior art keywords
modules
commands
indicators
memory
command
Prior art date
Application number
RU2005132307/09A
Other languages
English (en)
Other versions
RU2336581C2 (ru
Inventor
Роберто Ф. АВЕРБУХ (US)
Роберто Ф. АВЕРБУХ
Дэвид В. ХАНСКУИН (US)
Дэвид В. ХАНСКУИН
Original Assignee
Квэлкомм Инкорпорейтед (US)
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед (US), Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед (US)
Publication of RU2005132307A publication Critical patent/RU2005132307A/ru
Application granted granted Critical
Publication of RU2336581C2 publication Critical patent/RU2336581C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines

Claims (38)

1. Система для тестирования работы множества модулей запоминающего устройства, содержащая централизованный контроллер встроенного самотестирования (BIST), который сохраняет алгоритм для тестирования множества модулей запоминающего устройства, при этом контроллер встроенного самотестирования (BIST) сохраняет алгоритм как набор обобщенных команд, которые согласуются с протоколом команд, и множество распределенных указателей следования, которые интерпретируют команды на основе протокола команд и применяют обобщенные команды к модулям запоминающего устройства.
2. Система согласно п.1, в которой обобщенные команды указывают алгоритм в соответствии с протоколом команд и безотносительно к требованиям распределения во времени модулей запоминающего устройства.
3. Система согласно п.1, в которой обобщенные команды указывают алгоритм безотносительно к физическим характеристикам модулей запоминающего устройства.
4. Система согласно п.1, в которой каждая из обобщенных команд включает в себя идентификатор указателя следования, который идентифицирует один или более указателей следования для обработки соответствующей команды и применяет эту команду к модулям запоминающего устройства.
5. Система согласно п.4, в которой идентификатор указателя следования содержит идентификатор широкой передачи для указания того, что обобщенная команда должна интерпретироваться и применяться посредством всех их распределенных указателей следования.
6. Система согласно п.4, в которой идентификатор указателя следования содержит идентификатор однонаправленной передачи, который идентифицирует конкретный один из указателей следования для того, чтобы интерпретировать и применять обобщенную команду к соответствующим модулям запоминающего устройства идентифицированного указателя следования.
7. Система согласно п.4, в которой протоколы команд определяют каждую из обобщенных команд, чтобы включить в нее операционный код, выбранный из набора определенных операционных кодов и набора соответствующих параметров.
8. Система согласно п.7, в которой набор определенных операционных кодов включает в себя операционный код, который дает указание указателям следования выборочно включать и отключать режим встроенного самотестирования (BIST), во время которого указатели следования подготавливают модули запоминающего устройства для тестирования посредством выделения модулей запоминающего устройства из адресных и информационных линий, используемых во время обычной операции.
9. Система согласно п.7, в которой набор определенных операционных кодов включает в себя операционный код, который дает указание указателям следования применять последовательность из одной или более операций запоминающего устройства по совокупности адресов, определяемых посредством параметров.
10. Система согласно п.9, в которой параметры включают в себя поле единичной строки (SR) для того, чтобы давать указания указателям следования применять операции запоминающего устройства для всех столбцов модуля запоминающего устройства соответствующих модулей запоминающего устройства для указателей следования, которые имеют самый большой выбор битов столбцов, в то время как поддерживают адрес строки на нулевом значении.
11. Система согласно п.9, в которой параметры включают в себя поле инвертированных битов, чтобы направлять указание указателям следования инвертировать данные, определяемые параметрами для каждой матрицы из строк и столбцов модулей запоминающего устройства, когда применяют операции запоминающего устройства.
12. Система согласно п.9, в которой параметры включают в себя поле пульсирующей строки, чтобы направлять указание указателям следования применять операции запоминающего устройства к модулям запоминающего устройства в постолбцовом режиме посредством поддержания адреса столбца для каждого из модулей запоминающего устройства постоянным и путем обеспечения пульсирования адреса строки для каждого из модулей запоминающего устройства.
13. Система согласно п.9, в которой параметры включают в себя поле инвертированных строк, чтобы направлять указание указателям следования инвертировать данные, определяемые параметрами для соседних строк модулей запоминающего устройства, когда применяют операции запоминающего устройства.
14. Система согласно п.9, в которой параметры включают в себя поле инвертированных столбцов, чтобы направлять указание указателям следования инвертировать данные, определяемые параметрами для соседних столбцов модулей запоминающего устройства, когда применяют операции запоминающего устройства.
15. Система согласно п.9, в которой параметры включают в себя множество операционных полей, чтобы направлять указание указателям следования применять множественные операции запоминающего устройства для каждого из адресов запоминающего устройства модулей запоминающего устройства.
16. Система согласно п.9, в которой параметры включают в себя данные по умолчанию в поле, которое направляет указание указателям следования применять значение входных данных к модулям запоминающего устройства во время операции считывания.
17. Система согласно п.7, в которой набор определенных операционных кодов включает в себя операционный код, который направляет указание указателям следования выполнять определенную операцию запоминающего устройства по указанному адресу, определяемому параметрами.
18. Система согласно п.7, в которой набор определенных операционных кодов включает в себя операционный код, который направляет указание указателям следования тестировать конкретный один из модулей запоминающего устройства.
19. Система согласно п.7, в которой параметры включают в себя поле анализа неисправностей, чтобы направлять указание указателям следования выборочно осуществлять переключение между режимом анализа неисправностей и режимом встроенного самотестирования (BIST).
20. Система согласно п.19, в которой при работе в режиме анализа неисправностей поле идентификации запоминающего устройства параметров направляет указание указателям следования осуществлять выбор данных от одного конкретного из модулей запоминающего устройства для анализа неисправностей и поля отрезка шины, которое указывает участок шины мультиплексированных данных от выбранного модуля запоминающего устройства, который должен использоваться для анализа неисправностей.
21. Система согласно п.7, в которой набор определенных операционных кодов включает в себя операционный код, который направляет указание, по меньшей мере, одному из распределенных указателей следования применять алгоритм тестирования запоминающего устройства, сохраняемый в этом указателе следования.
22. Система согласно п.1, которая также содержит множество интерфейсов запоминающего устройства, подключенных между указателями следования и модулями запоминающего устройства, при этом интерфейсы запоминающего устройства применяют команды к модулям запоминающего устройства по указанию указателей следования и в соответствии с физическими характеристиками модуля запоминающего устройства.
23. Система согласно п.1, в которой контроллер встроенного самотестирования (BIST) выдает команды указателям следования параллельно для применения к модулям запоминающего устройства.
24. Система согласно п.1, в которой указатели следования применяют команды к соответствующим модулям запоминающего устройства в соответствии с требования распределения во времени модулей запоминающего устройства.
25. Система согласно п.1, в которой каждый из указателей следования содержит множество контроллеров команд, которые выполняют команды в соответствии с протоколом команд, и синтаксический анализатор команд для проведения синтаксического анализа каждой из команд, чтобы идентифицировать операционный код и установить параметры на основе протокола команд, при этом синтаксический анализатор команд выборочно активирует контроллер команды на основе операционных кодов команд, принятый от контроллера встроенного самотестирования (BIST).
26. Устройство для тестирования работы множества модулей запоминающего устройства, содержащее централизованное средство управления встроенным самотестированием (BIST) для выдачи команд, которые согласуются с обобщенным протоколом команд и определяют алгоритм встроенного самотестирования (BIST) для тестирования множества распределенных модулей запоминающего устройства, имеющих различные требования к распределению во времени и физические характеристики, и распределенное средство для интерпретирования команд и применения команд к модулям запоминающего устройства в соответствии с требования распределения во времени и физическими характеристиками модулей запоминающего устройства.
27. Устройство согласно п.26, в которой распределенное средство включает в себя средство интерфейса для генерирования транслируемых сигналов адресации и информационных сигналов на основе физических характеристик модулей запоминающего устройства для применения алгоритма встроенного самотестирования (BIST) к модулям запоминающего устройства.
28. Способ для тестирования работы множества модулей запоминающего устройства, заключающийся в том, что направляют указание о применении алгоритма от централизованного контроллера посредством выдачи обобщенных команд, которые согласуются с протоколом команд, для тестирования множества модулей запоминающего устройства, и интерпретируют команды с помощью распределенного набора указателей следования, чтобы применять команды как одну или более последовательностей операций запоминающего устройства в соответствии с протоколом команд.
29. Способ согласно п.28, в котором обобщенные команды указывают алгоритм безотносительно к физическим характеристикам и требования распределения во времени модулей запоминающего устройства.
30. Способ согласно п.28, в котором направление указания о применении алгоритма содержит шаг, заключающийся в том, что указывают каждой из команд включить в себя идентификатор указателя следования, который идентифицирует одну или более последовательностей для обработки команды и применения команды к соответствующему модулю запоминающего устройства.
31. Способ согласно п.30, в котором идентификатор указателя следования содержит один из идентификаторов с широкой передачей, указывающий, что команда должна быть интерпретирована и применена всеми из распределенных указателей следования, и идентификатор с однонаправленной передачей, который идентифицирует конкретный один из указателей следования для интерпретирования команды.
32. Способ согласно п.28, в котором направление указания о применении алгоритма содержит шаг, заключающийся в том, что указывают каждой из команд включить в себя операционный код, выбранный из набора кодов определенных операций и набора соответствующих параметров.
33. Способ согласно п.32, в котором набор определенных операционных кодов включает в себя операционный код, который направляет указание указателям следования, чтобы выборочно включать и отключать режим встроенного самотестирования (BIST), во время которого указатели следования готовят модули запоминающего устройства для тестирования посредством отделения модулей запоминающего устройства из адресных линий и информационных линий, используемых по время обычной операции.
34. Способ согласно п.32, в котором набор определенных операционных кодов включает в себя операционный код, который направляет указание указателям следования, чтобы применять последовательность одной или более операций запоминающего устройства по всей совокупности адресов, определяемых посредством параметров.
35. Способ согласно п.32, в котором набор определенных операционных кодов включает в себя операционный код, который направляет указание указателям следования, чтобы выполнять определенную операцию запоминающего устройства к конкретному адресу, определяемому посредством параметров.
36. Способ согласно п.32, в котором набор определенных операционных кодов включает в себя операционный код, который направляет указание указателям следования, чтобы тестировать конкретный один из модулей запоминающего устройства.
37. Способ согласно п.33, в котором набор определенных операционных кодов включает в себя операционный код, который направляет указание, по меньшей мере, одному из распределенных указателей следования, чтобы применять алгоритм тестирования запоминающего устройства, сохраняемый в этом указателе следования.
38. Способ согласно п.29, в котором шаг выдачи алгоритма содержит шаг, заключающийся в том, что выдают команды на указатели следования параллельно для применения к модулям запоминающего устройства.
RU2005132307/09A 2003-03-20 2004-03-19 Архитектура встроенного самотестирования запоминающего устройства, имеющая распределенное интерпретирование команд и обобщенный протокол команд RU2336581C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US45645103P 2003-03-20 2003-03-20
US60/456,451 2003-03-20
US10/630,480 US7392442B2 (en) 2003-03-20 2003-07-29 Built-in self-test (BIST) architecture having distributed interpretation and generalized command protocol
US10/630,480 2003-07-29

Publications (2)

Publication Number Publication Date
RU2005132307A true RU2005132307A (ru) 2006-04-10
RU2336581C2 RU2336581C2 (ru) 2008-10-20

Family

ID=39733993

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2005132307/09A RU2336581C2 (ru) 2003-03-20 2004-03-19 Архитектура встроенного самотестирования запоминающего устройства, имеющая распределенное интерпретирование команд и обобщенный протокол команд

Country Status (7)

Country Link
US (2) US7392442B2 (ru)
EP (1) EP1604372B1 (ru)
CA (1) CA2519618A1 (ru)
DE (1) DE602004022029D1 (ru)
ES (1) ES2329797T3 (ru)
RU (1) RU2336581C2 (ru)
WO (1) WO2004086411A1 (ru)

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184915B2 (en) * 2003-03-20 2007-02-27 Qualcomm, Incorporated Tiered built-in self-test (BIST) architecture for testing distributed memory modules
US7392442B2 (en) * 2003-03-20 2008-06-24 Qualcomm Incorporated Built-in self-test (BIST) architecture having distributed interpretation and generalized command protocol
US20050066226A1 (en) * 2003-09-23 2005-03-24 Adams R. Dean Redundant memory self-test
US7370238B2 (en) * 2003-10-31 2008-05-06 Dell Products L.P. System, method and software for isolating dual-channel memory during diagnostics
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7146587B2 (en) * 2004-01-08 2006-12-05 International Business Machines Corporation Scalable logic self-test configuration for multiple chips
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US8244891B2 (en) * 2004-03-08 2012-08-14 Ixia Simulating a large number of users
EP1585139A1 (en) * 2004-04-08 2005-10-12 STMicroelectronics Pvt. Ltd An on-chip and at-speed tester for testing and characterization of different types of memories
US7203873B1 (en) * 2004-06-04 2007-04-10 Magma Design Automation, Inc. Asynchronous control of memory self test
US7260759B1 (en) * 2004-06-16 2007-08-21 Sun Microsystems, Inc. Method and apparatus for an efficient memory built-in self test architecture for high performance microprocessors
US7240267B2 (en) * 2004-11-08 2007-07-03 Marvell International Ltd. System and method for conducting BIST operations
EP1724788A1 (en) * 2005-05-18 2006-11-22 STMicroelectronics S.r.l. Improved built-in self-test method and system
US7519886B2 (en) * 2006-01-05 2009-04-14 International Business Machines Corporation Apparatus and method for integrated functional built-in self test for an ASIC
JP2007272635A (ja) * 2006-03-31 2007-10-18 Toshiba Corp メモリシステム及びコントローラ
JP2008108326A (ja) * 2006-10-24 2008-05-08 Toshiba Corp 記憶装置およびその自己テスト方法
WO2008100495A1 (en) * 2007-02-13 2008-08-21 Gainspan Corporation Method and system of fast clearing of memory using a built-in self-test circuit
JP2008269669A (ja) * 2007-04-17 2008-11-06 Renesas Technology Corp 半導体装置及びデータ処理システム
US7973549B2 (en) * 2007-06-12 2011-07-05 International Business Machines Corporation Method and apparatus for calibrating internal pulses in an integrated circuit
JP4683014B2 (ja) * 2007-06-25 2011-05-11 株式会社デンソー 経路案内装置、道路地図データ作成装置及び道路地図データ作成方法
US7757133B1 (en) * 2007-07-05 2010-07-13 Oracle America, Inc. Built-in self-test hardware and method for generating memory tests with arbitrary address sequences
US7730369B2 (en) * 2007-08-17 2010-06-01 International Business Machines Corporation Method for performing memory diagnostics using a programmable diagnostic memory module
US7739562B2 (en) 2007-08-17 2010-06-15 International Business Machines Corporation Programmable diagnostic memory module
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8787060B2 (en) 2010-11-03 2014-07-22 Netlist, Inc. Method and apparatus for optimizing driver load in a memory package
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR101088588B1 (ko) * 2010-12-03 2011-12-06 삼성전자주식회사 멀티 칩 패키지 테스트 장치 및 테스트 방법
GB2498980A (en) * 2012-02-01 2013-08-07 Inside Secure Device and method to perform a parallel memory test
US9286423B2 (en) * 2012-03-30 2016-03-15 International Business Machines Corporation Cycle accurate and cycle reproducible memory for an FPGA based hardware accelerator
US9230046B2 (en) 2012-03-30 2016-01-05 International Business Machines Corporation Generating clock signals for a cycle accurate, cycle reproducible FPGA based hardware accelerator
US8872322B2 (en) 2012-10-22 2014-10-28 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable built-in self-maintenance blocks
US8853847B2 (en) 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
US9194912B2 (en) 2012-11-29 2015-11-24 International Business Machines Corporation Circuits for self-reconfiguration or intrinsic functional changes of chips before vs. after stacking
US9116876B2 (en) * 2012-12-18 2015-08-25 Qualcomm Incorporated Programmable built-in-self tester (BIST) in memory controller
US9275757B2 (en) * 2013-02-01 2016-03-01 Scaleo Chip Apparatus and method for non-intrusive random memory failure emulation within an integrated circuit
US20140258780A1 (en) * 2013-03-05 2014-09-11 Micron Technology, Inc. Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory
WO2015017356A1 (en) 2013-07-27 2015-02-05 Netlist, Inc. Memory module with local synchronization
US9946620B2 (en) 2015-02-03 2018-04-17 Invecas, Inc. Memory built-in self test system
US9715942B2 (en) 2015-06-09 2017-07-25 International Business Machines Corporation Built-in self-test (BIST) circuit and associated BIST method for embedded memories
KR102391385B1 (ko) * 2015-08-13 2022-04-27 삼성전자주식회사 내장형 로직 분석기 및 이를 포함하는 집적 회로
US9761329B2 (en) 2015-10-20 2017-09-12 Globalfoundries Inc. Built-in self-test (BIST) circuit and associated BIST method for embedded memories
US9881693B2 (en) * 2016-02-16 2018-01-30 Micron Technology, Inc. Selectors on interface die for memory device
CN109275109B (zh) * 2017-07-17 2021-08-24 中兴通讯股份有限公司 消息的处理方法、装置、终端及基站
US10937518B2 (en) 2018-12-12 2021-03-02 Micron Technology, Inc. Multiple algorithmic pattern generator testing of a memory device
CN114518902A (zh) 2020-11-20 2022-05-20 马来西亚瑞天芯私人有限公司 一种内存定序器系统和应用该系统的内存定序方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5224101A (en) 1990-05-16 1993-06-29 The United States Of America As Represented By The Secretary Of The Air Force Micro-coded built-in self-test apparatus for a memory array
US5617531A (en) 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US5633877A (en) * 1995-05-31 1997-05-27 International Business Machines Corporation Programmable built-in self test method and controller for arrays
US5661732A (en) * 1995-05-31 1997-08-26 International Business Machines Corporation Programmable ABIST microprocessor for testing arrays with two logical views
US5675545A (en) * 1995-09-08 1997-10-07 Ambit Design Systems, Inc. Method of forming a database that defines an integrated circuit memory with built in test circuitry
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
US5995731A (en) * 1997-12-29 1999-11-30 Motorola, Inc. Multiple BIST controllers for testing multiple embedded memory arrays
US6327556B1 (en) 1998-02-21 2001-12-04 Adaptec, Inc. AT-speed computer model testing methods
US6249889B1 (en) 1998-10-13 2001-06-19 Advantest Corp. Method and structure for testing embedded memories
KR100308621B1 (ko) 1998-11-19 2001-12-17 윤종용 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템
US6349398B1 (en) 1999-01-26 2002-02-19 Silicon Graphics, Inc. Method and apparatus for partial-scan built-in self test logic
US6415403B1 (en) 1999-01-29 2002-07-02 Global Unichip Corporation Programmable built in self test for embedded DRAM
WO2000068698A1 (en) 1999-05-07 2000-11-16 Morphics Technology Inc. Apparatus and method for implementing a wireless system-on-a-chip with a reprogrammable tester, debugger, and bus monitor
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
JP4165990B2 (ja) 1999-12-20 2008-10-15 Ｔｄｋ株式会社 メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリへのデータの書き込み方法
US6643804B1 (en) 2000-04-19 2003-11-04 International Business Machines Corporation Stability test for silicon on insulator SRAM memory cells utilizing bitline precharge stress operations to stress memory cells under test
US6874111B1 (en) 2000-07-26 2005-03-29 International Business Machines Corporation System initialization of microcode-based memory built-in self-test
EP1332416A2 (en) * 2000-09-06 2003-08-06 Infineon Technologies AG Bist for parallel testing of on-chip memory
WO2002075337A2 (en) 2001-03-20 2002-09-26 Nptest, Inc. Low-jitter clock for test system
US6347056B1 (en) * 2001-05-16 2002-02-12 Motorola, Inc. Recording of result information in a built-in self-test circuit and method therefor
DE10129771A1 (de) * 2001-06-20 2003-01-23 Infineon Technologies Ag Testanordnung zum parallelen Funktionstest von Halbleiterspeicherbausteinen und Testverfahren
US7644333B2 (en) 2001-12-18 2010-01-05 Christopher John Hill Restartable logic BIST controller
US7062689B2 (en) 2001-12-20 2006-06-13 Arm Limited Method and apparatus for memory self testing
US7392442B2 (en) * 2003-03-20 2008-06-24 Qualcomm Incorporated Built-in self-test (BIST) architecture having distributed interpretation and generalized command protocol
US7184915B2 (en) * 2003-03-20 2007-02-27 Qualcomm, Incorporated Tiered built-in self-test (BIST) architecture for testing distributed memory modules
US7461304B1 (en) * 2003-07-07 2008-12-02 Marvell Israel (M.I.S.L.) Ltd. Integrated circuit test using clock signal modification

Also Published As

Publication number Publication date
CA2519618A1 (en) 2004-10-07
US20050257109A1 (en) 2005-11-17
EP1604372B1 (en) 2009-07-15
EP1604372A1 (en) 2005-12-14
US7392442B2 (en) 2008-06-24
WO2004086411A1 (en) 2004-10-07
US7814380B2 (en) 2010-10-12
ES2329797T3 (es) 2009-12-01
RU2336581C2 (ru) 2008-10-20
DE602004022029D1 (de) 2009-08-27
US20080215944A1 (en) 2008-09-04

Similar Documents

Publication Publication Date Title
RU2005132307A (ru) Архитектура встроенного самотестирования запоминающего устройства, имеющая распределенное интерпретирование команд и обобщенный протокол команд
US6073263A (en) Parallel processing pattern generation system for an integrated circuit tester
EP0149048B1 (en) Method and apparatus for testing semiconductor devices
US4397021A (en) Multi-processor automatic test system
US7184915B2 (en) Tiered built-in self-test (BIST) architecture for testing distributed memory modules
US3978456A (en) Byte-by-byte type processor circuit
US20040073854A1 (en) Software tool for monitoring faults in an automation device
JPS6252400B2 (ru)
US5321701A (en) Method and apparatus for a minimal memory in-circuit digital tester
US5889669A (en) Programmable controller allowing an external peripheral device to monitor an internal operation state of a CPU unit
DE19900299A1 (de) Speichertestvorrichtung und -verfahren, die in der Lage sind, einen schnellen Speichertest ohne Erhöhung einer Chip-Stiftzahl zu erzielen
US4959772A (en) System for monitoring and capturing bus data in a computer
US6272388B1 (en) Program structure and method for industrial control
US9342425B2 (en) Test apparatus and test module
CN106990350B (zh) 内部带有模数转换接口芯片的量产测试模块及方法
US6845478B2 (en) Method and apparatus for collecting and displaying bit-fail-map information
KR100634992B1 (ko) 집적회로 테스터를 제어하는 명령 처리 패턴 발생기
JP4795936B2 (ja) 分散された命令解読及び一般化された命令プロトコルを有するメモリ内蔵自己診断（ｂｉｓｔ）アーキテクチャ
EP0143516A2 (en) Multimode scan apparatus
KR970002413B1 (ko) 버스정보처리기의 정보저장장치(Trace memory module in the Bus Information Processing Unit)
JPH0580125A (ja) 集積回路試験装置
JPH02245876A (ja) 高速直列データ獲得モジュール
JPH04373032A (ja) 入出力制御装置
JPS6238746B2 (ru)
JPS6212541B2 (ru)

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20110320