RU1838894C - Receiver of multifrequency signals - Google Patents
Receiver of multifrequency signalsInfo
- Publication number
- RU1838894C RU1838894C SU904876754A SU4876754A RU1838894C RU 1838894 C RU1838894 C RU 1838894C SU 904876754 A SU904876754 A SU 904876754A SU 4876754 A SU4876754 A SU 4876754A RU 1838894 C RU1838894 C RU 1838894C
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- decoder
- signal
- duration
- Prior art date
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Изобретение относитс к устройствам приема многочастотных сигналов и может быть использовано в электросв зи. Сущность изобретени : приемник содержитуси- литель с автоматической регулировкой усилени , шесть полосовых фильтров, шесть детекторов, первый дешифратор, первый, второй и третий селекторы, сигнала по длительности, первый, второй, третий и четвертый элементы И, формирователь импульсов, параллельный регистр , элемент НЕРАВНОЗНАЧНОСТЬ, генератор, первый и второй коммутаторы , элемент ИЛИ, второй дешифратор, блок индикации, триггер, одновибратор и блок оперативной пам ти. 2 з.п. ф-лы, 3 ил., 1 табл.The invention relates to devices for receiving multi-frequency signals and can be used in telecommunications. The inventive receiver contains an amplifier with automatic gain control, six band-pass filters, six detectors, a first decoder, first, second and third selectors, signal duration, the first, second, third and fourth elements And, pulse shaper, parallel register, element DISCHARGE, generator, first and second switches, OR element, second decoder, display unit, trigger, one-shot and random access memory unit. 2 s.p. crystals, 3 ill., 1 tab.
Description
ЁYo
Изобретение относитс к области электросв зи и может быть использовано при приеме многочастотных сигналов.The invention relates to the field of telecommunications and can be used to receive multi-frequency signals.
Цель изобретени - повышение помехоустойчивости принимаемых сообщений.The purpose of the invention is to increase the noise immunity of received messages.
Предлагаемое устройство (см. фис. содержит усилитель 1 с автоматической регулировкой усилени , шесть (2-1,2- 2,2-3,2-4,2-5,2-6) узкополосных полосовых фильтров, шесть ( 4-1,4- 2,4-3,4-5,4-6) детекторов, дешифратор 6, схему 7 ИЛИ, три (8-1,8-2,8-3) селекторов сигнала по длительности, четыре (9-1,9-2,9-3,9-4) схемы И, параллельный 10 регистр, схему неравнозначности 11, первый 12 и второй 16 коммутаторы, оперативное запоминающее устройство 13, формирователь 14, генератор 15, триггер 17,The proposed device (see fis. Contains an amplifier 1 with automatic gain control, six (2-1,2-2,2-3,2-4,2-5,2-6) narrow-band bandpass filters, six (4-1 , 4- 2.4-3.4-5.4-6) detectors, decoder 6, circuit 7 OR, three (8-1.8-2.8-3) signal selectors by duration, four (9-1 , 9-2.9-3.9-4) circuits And, parallel to 10 register, disambiguation scheme 11, first 12 and second 16 switches, random access memory 13, former 14, generator 15, trigger 17,
счетчик-18, второй дешифратор 19, блок индикации 20, одновибратор 21.counter-18, second decoder 19, display unit 20, one-shot 21.
На фиг. 2 изображен селектор (8-1,8- 2,8-3) сигнала по длительности, состо щей из интегрирующей RC-цепи 24 и схемы равнозначности 25.In FIG. Figure 2 shows the duration selector (8-1.8-2.8-3) of the signal, consisting of an integrating RC circuit 24 and an equivalence circuit 25.
На фиг. 3 изображен формирователь 14, состо щий из схемы И 22 и одновибратора 23,In FIG. 3 shows a shaper 14, consisting of a circuit And 22 and a single vibrator 23,
Приемник многочастотных сигналов содержит последовательно соединенные усилитель 1 с автоматической регулировкой усилени , шесть (2-1,2-2,2-3,2-4,2-5,2-6) .узкополосных полосовых фильтров, шесть (4- 1,4-2,4-3,4-4.4-5,4-6) детекторов, первый 6 дешифратор, первый селектор 8-1 сигнала по длительности, первую 9-1 схему И, параллельный 10 регистр, первый 12 коммутатор, оперативное запоминающее устройст00The multi-frequency signal receiver contains a series-connected amplifier 1 with automatic gain control, six (2-1,2-2,2-3,2-4,2-5,2-6). Narrow-bandpass filters, six (4-1, 4-2.4-3.4-4.4-5.4-6) detectors, the first 6 decoder, the first selector 8-1 signal in duration, the first 9-1 circuit And, parallel 10 register, the first 12 switch, random access memory device00
соwith
0000
0000
чэche
ь.b.
соwith
во 13, блок 20 динамической индикации, последовательно соединенные формирователь 14, второй 16 коммутатор, счетчик 18, дешифратор 19, триггер 17, четвертую 9-4 схему И, выходом соединенную со вторым входом оперативного запоминающего устройства 13, последовательно соединенные третий 8-3 селектор сигнала по длительности , третью 9-3 схему И, выходом соединен- ную к третьему входу первого 12 коммутатора, последовательно соединенные схему неравнозначности 11, вторую 9-2 схему И, одновибратор 21, выходом соединенного с другим входом параллельного регистра 10, а так же второй 8-2 селектор сигнала по длительности, выходом соединенный со вторым входом второго 16 дешифратора , при этом 2-ой, 3-ий, 4-ый выходы дешифратора 6 соединены соответственно с входами второго 8-2 и третьего 8-3 селекторов и входом формировател 14, информационный выход дешифратора соединен со входом параллельного регистра 10, входом схемы 11 неравнозначности, вторым входом первого 12 коммутатора, входы схемы ИЛИ 7 соответственно к выходу дешифратора 19 и выходу первого 9-1 схемы И, выход схемы 7 ИЛИ соединен с другим входом счетчика 18.13, dynamic display unit 20, serially connected shaper 14, second 16 commutator, counter 18, decoder 19, trigger 17, fourth 9-4 circuit I, connected to the second input of random access memory 13 by output, third connected 8-3 selector signal duration, the third 9-3 AND circuit, output connected to the third input of the first 12 switch, sequentially connected unequal circuit 11, the second 9-2 circuit And, one-shot 21, the output connected to another input of the parallel register 10 , as well as the second 8-2 signal selector in duration, the output connected to the second input of the second 16 decoder, while the 2nd, 3rd, 4th outputs of the decoder 6 are connected respectively to the inputs of the second 8-2 and the third 8- 3 selectors and the input of the shaper 14, the information output of the decoder is connected to the input of the parallel register 10, the input of the ambiguity circuit 11, the second input of the first 12 of the switch, the inputs of the OR circuit 7, respectively, to the output of the decoder 19 and the output of the first 9-1 of the AND circuit, the output of the OR circuit 7 connected to another input of the counter 18.
Работу данного устройства можно полег нить следующим образом.The operation of this device can be laid down as follows.
При включении устройства в сеть происходит предварительный сброс устройства в исходное состо ние. Данна операци осуществл етс подачей сигнала Сброс на 7- ой вход дешифратора 6. На выходах дешифратора 6 Разрешенна комбинаци и Старт формируютс две логические активные единицы. На выходах Повтор и Цифра/повтор, формируютс пассивные логические нули. На информационных выходах дешифраторов сформирована запрещенна кодова комбинаци 1111 (Здесь и дальше надстроечный индекс обозначает систему счислени ). Сигналы с выходов Старт и Разрешенна комбинаци запускают в работу второй 8-2 и первый 8-1 селекторы по длительности, представл ющие собой устройство, позвол ющее распознать сигнал по длительности. В частности, если длительность сигнала, который формируетс на четырех служебных выходах дешифратора 6 меньше заданной, то на выходах селекторов по длительности (блоки 8-1, 8-2, 8-3) будут логические нули. В случае, если поступающий выходной сигнал дешифратора 6 больше порогового значени , то на выходе селекторов по длительности - логическа единица. Эта операци селекции (см. фиг. 2) достигаетс When the device is connected to the network, the device is initially reset to its initial state. This operation is performed by applying a Reset signal to the 7th input of the decoder 6. At the outputs of the decoder 6 The allowed combination and the Start are formed of two logical active units. At the Repeat and Digit / Repeat outputs, passive logic zeros are generated. A forbidden code combination 1111 is generated at the information outputs of the decoders (Hereinafter, the superstructure index denotes the number system). The signals from the outputs Start and Enabled combination start the second 8-2 and first 8-1 duration selectors, which are a device that allows the signal to be recognized by duration. In particular, if the duration of the signal that is generated at the four service outputs of the decoder 6 is less than the specified one, then the outputs of the selectors in duration (blocks 8-1, 8-2, 8-3) will have logical zeros. If the incoming output signal of the decoder 6 is greater than the threshold value, then the output of the selectors in duration is a logical unit. This selection operation (see FIG. 2) is achieved
пропусканием входного сигнала через интегрирующую RC-цепи и сравнени в схеме равнозначности сигналов на входе и выходе RC-цепи, Посто нна времени RC определ - ет операцию селекции по длительности. Дл правильной работы селекторов по длительности должно выдерживатьс соотношениеby passing the input signal through the integrating RC circuit and comparing in the circuit of the equivalence of the signals at the input and output of the RC circuit, the RC time constant determines the duration selection operation. For proper operation of the selectors in terms of duration, the ratio
1010
0,1 Тмин RC Тмин0.1 Caraway Caraway Caraway
Здесь Тмин минимальный временной интервал приема многочастотной посылки. Обнул ющий сигнал Сброс выбираетс всегда больше минимально-возможнойHere Tmin is the minimum time interval for receiving a multi-frequency transmission. Resetting signal. Reset is always selected as large as minimum.
5 TWH. Поэтому на выходе первого 8-1 и второго 8-2 селекторов по длительности формируютс логические единицы.5 TWH. Therefore, logical units are generated at the output of the first 8-1 and second 8-2 selectors in duration.
В первой 9-1 схеме И происходит совпадение этих сигналов. На выходе первойIn the first 9-1 AND pattern, these signals coincide. At the exit of the first
0 схемы И формируетс обнул ющий сигнал, который одновременно поступает в счетчик 18, триггер 17, параллельный регистр 10 и принудительно устанавливает выше блоки в исходное состо ние. Так счетчик 18 и триг5 гер 1-7 перевод тс в нулевое состо ние, а параллельный регистр 10 устанавливаетс R состо ние 11112. Так как триггер 17 переведен в нулевое состо ние (Q Q, Q 1), то сигналом с пр мого выхода триггера запре0 щаетс работа блока динамической индикации 20. Помимо этого второй 16 коммутатор подключает выход формировател 14 ко входу счетчика 18. Устройство готово к приему сигналов, Сигнал Сброс можно не пода5 вать в дешифратор 6, но в этом случае в перечисленных выше блоках при первоначальном включении хранитс произвольна информаци . Хот при приеме блока информации устройство автоматически приходит0 of AND circuit, a nulling signal is generated, which simultaneously enters counter 18, trigger 17, parallel register 10, and forcibly sets the blocks above to their initial state. So counter 18 and trigger 5 ger 1-7 are switched to the zero state, and the parallel register 10 is set to R state 11112. Since trigger 17 is turned to the zero state (QQ, Q 1), the signal from the direct output of the trigger is disabled the operation of the dynamic indication unit 20 is enabled. In addition, the second 16 switch connects the output of the driver 14 to the input of the counter 18. The device is ready to receive signals, the Reset signal can not be supplied to the decoder 6, but in this case, at the initial start-up, the blocks listed above are stored arbitrarily information and. Although when receiving a block of information, the device automatically arrives
0 в рабочее состо ние.0 to working condition.
Рассмотрим, каким образом осуществл етс прием сигналов. Принимаемый сигнал поступает через усилитель 1 с автоматической регулировкой усилени иConsider how signals are received. The received signal is fed through an amplifier 1 with automatic gain control and
5 далее параллельно на 6 узкополосных полосовых фильтров, каждый из перечислен -:ых выше полосовых фильтров (2-1,2-2,2-3,2- 4,2-5,2-6) настроены соответственно на частоты 700, 900, 1100, 1300, 1500 и 1700 Гц.5 further in parallel to 6 narrow-band bandpass filters, each of the following -: the bandpass filters above (2-1,2-2,2-3,2-4,2-5,2-6) are tuned to frequencies 700, 900, respectively , 1100, 1300, 1500 and 1700 Hz.
0 Следует заметить, что из линии при правильной работе может поступать код 2 из 6. Это значит, что одновременно принимаютс только две частоты из 6. Другие комбинации , к примеру одна частота из 6, либо более0 It should be noted that a code 2 of 6 can come from the line when operating correctly. This means that only two frequencies from 6 are received at a time. Other combinations, for example one frequency from 6, or more
5 двух частот из 6 вл ютс ошибочными или запрещены дл приема и обработки. При поступлении кода 2 из 6 на входы узкополосных полосовых фильтров такой комбинации, сигнал приема может присутствовать лишь на двух выходах. На остальных выходах полосовых фильтров сигнала не будет. Сигналы с выхода узкополосиых полосовых фильтров далее поступают на входы детекторов. Эта задача детекторов - обнаружить принимаемый сигнал. Так как только на двух выходах узкополосных полосовых фильтров при правильной работе присутствует сигнал , то только на двух выходах детекторов формируетс активный логический нуль, на четырех оставшихс выходах детекторов формируетс пассивна логическа единица .5 of two frequencies out of 6 are erroneous or prohibited for reception and processing. When a code 2 of 6 arrives at the inputs of narrow-band bandpass filters of this combination, a reception signal can be present at only two outputs. There will be no signal at the other outputs of the bandpass filters. The signals from the output of narrowband bandpass filters are then fed to the inputs of the detectors. This task of the detectors is to detect the received signal. Since only two outputs of the narrow-bandpass filters are present with proper operation, an active logic zero is generated only on the two outputs of the detectors, a passive logic unit is formed on the four remaining outputs of the detectors.
Цифрова комбинаци с выходов детекторов поступает далее на вход дешифратора 6. Дешифратор представл ет собой посто нное запоминающее устройство (ПЗУ), где выходные шины детекторов вл ютс адресными входами зашифки ПЗУ дл дешифратора 6 приведен в табл. 1. Из анализа этой таблицы можно сделать вывод, что на входе дешифратора 6 может присутствовать только 12 комбинаций (разрешенных). 10 комбинаций - информаци о значении переданных цифр. В дес тичной системе счислени таких цифр 10 (с 0 до 9). 11-а комбинаци Старта. По вл етс вначале передачи блока информации. 12 комбинаци - комбинаци повтор. Данный сигнал формируетс вс кий раз в тракте передачи, когда очередна передаваема цифра по значению така же, что и предыдуща , к примеру, если мы должны передать (а значит и прин ть приемником многочастотных сигналов) значение цифры Зю на i-ом и i + 1 тактовом интервалах, то i-ом таковом интервале передаетс сигнал З ю, а на i + 1 такто- вом интервале передаетс сигнал Поворот. Такой пор док передачи и приема многочастотных сигналов осуществл ет своеобразное скремблирование. Поэтому на соседних тактовых сигналах нет совершенно одинаковых сигналов. Это в свою очередь повышает качество приема. Из анализа кода 2 из 6 легко можно показать, что число возможных комбинаций при таком кодировании будет 15.The digital combination from the outputs of the detectors goes further to the input of the decoder 6. The decoder is a read-only memory (ROM), where the output buses of the detectors are the address inputs of the encryption of the ROM for the decoder 6 is given in Table. 1. From the analysis of this table we can conclude that at the input of the decoder 6 there can be only 12 combinations (allowed). 10 combinations - information on the meaning of the transmitted digits. In the decimal number system, such digits are 10 (from 0 to 9). 11th Start combination. Appears at the beginning of the transmission of the information block. 12 combinations - repeat combination. This signal is generated every time in the transmission path when the next transmitted digit in value is the same as the previous one, for example, if we must transmit (and therefore receive a multi-frequency signal receiver) the value of the Zu digit on the i-th and i + 1 clock intervals, then the i-th such interval sends a signal W, and at the i + 1 clock interval, a Turn signal is transmitted. Such an order of transmission and reception of multi-frequency signals carries out a peculiar scrambling. Therefore, adjacent clock signals do not have exactly the same signals. This in turn improves the quality of reception. From an analysis of the code 2 of 6, it can easily be shown that the number of possible combinations with this coding will be 15.
С6C6
66
2 42 4
Следовательно, три комбинации остаютс лишними и их прием запрещен. Кроме того будут запрещенными все комбинации, когда принимаетс лишь одна частота из 6, или более двух частот из 6. Если принимаемый сигнал - разрешенна комбинаци , то на выходе дешифратора 6 Разрешенна комбинаци (далее РК) формируетс логическа единица. Если входна комбинаци попадает в разр д запрещенных, то на упом нутом выше входе-логический нуль. Аналогично дешифруютс другие сигналы. Так как на выходе Старт лог,единица будет только тогда, когда принимаетс сигнал на- 5 чэла блока 7 на выходе Повтор формируетс лог.единица в том случае, когда принимаетс сигнал Повтора. На выходе Цифра или Повтор формируетс ло. единица , когда осуществл етс прием цифро0 вой информации, либо когда принимаетс сигнал Повтора. В Случае приема сигнала Старт на выходе дешифратора 6 цифра или Повтор - лог.нуль, Помимо этого, на четырех информационных выходах дешиф5 ратора 6, подключенных к информационным входам параллельного регистра 10, принимаемый сигнал 2 из 6 перекодируетс по закону 1-2-4-8. К примеру, если принимаетс комбинаци цифры Зю, то ей соот0 ветствует сигнал на информационных выходах дешифратора 6 0011а. По сним пор док приема сигнала более подробно. Пер- вым принимаемым сигналом вл етс сигнал Старта. В соответствии с табл. 1 наConsequently, the three combinations remain redundant and are prohibited. In addition, all combinations will be prohibited when only one frequency of 6 is received, or more than two frequencies of 6. If the received signal is a permitted combination, then the output of the decoder 6 Allowed combination (hereinafter PK) is a logical unit. If the input combination falls into the forbidden category, then logic zero at the input mentioned above. Other signals are decrypted similarly. Since the Start log is the output, the unit will be only when the 5th signal of the unit 7 is received, the Log unit is formed at the Repeat output when the Repeat signal is received. At the output, a Digit or Repeat is formed. unit when digital information is being received, or when a Retry signal is being received. In the case of receiving a signal, the start at the output of the decoder is 6 digits or Repeat - logic zero, In addition, at the four information outputs of decoder 5 connected to the information inputs of parallel register 10, the received signal 2 of 6 is encoded according to the law 1-2-4- 8. For example, if a combination of the Zu digit is received, then it corresponds to a signal at the information outputs of the decoder 6 0011a. The picture shows the signal reception in more detail. The first received signal is the Start signal. In accordance with the table. 1 on
5 выходах детекторов 4-1 и 4-6 по вл ютс активные нули. На выходах дешифратора 6 РК и Старт будут активные логические единицы. На выходах Повтор и Цифра/Повтор формируютс логические нули.Active zeros appear at the 5 outputs of detectors 4-1 and 4-6. At the outputs of the decoder 6 RK and Start there will be active logical units. Logic zeros are generated at the Repeat and Digit / Repeat outputs.
0 С помощью первого 8-1 и второго 8-2 селекторов по длительности спуст интервал задержки формируютс на их выходах две лог. единицы. На выходе первой 9-1 схемы И по вл етс лог.единица, соответ5 ствующа сигналу начальной установки. Если устройство не установлено в исходное состо ние сигналом Сброс подаваемым вручную, то оно сигналом Старт принудительно устанавливаетс в исходное состо 0 ние. Пор док точно такой же, как и на подаче сигнала Сброс. Если же устройство уже установлено в исходное состо ние, то происходит повторение перечисленных выше операций и устройство еще раз принуди5 тельно сбрасываетс в исходное. Предположим, что после приема сигнала Старт нам необходимо прин ть блок информации , состо щей из б дес тичных цифр 291129. Следующим сигналом после приема0 With the help of the first 8-1 and second 8-2 selectors in duration, a delay interval is formed at the outputs of two logs. units. At the output of the first 9-1 AND circuit, a logical unit appears corresponding to the initial setup signal. If the device is not reset, manually reset, then it is forced to reset to the initial state by the Start signal. The order is exactly the same as for the Reset signal. If the device is already set to its initial state, then the above operations are repeated and the device is again forcedly reset to its original state. Suppose that after receiving the Start signal, we need to receive a block of information consisting of decimal digits 291129. The next signal after receiving
0 Старта будет сигнал дес тичной двойки. В соответствии с табл. 1, данный сигнал принимаетс частотами fo 700 Гц; fa 1100 Гц. На выходе дешифратора в этом случае будут сформкрованы следующие сигналы:0 The start will be a decimal two signal. In accordance with the table. 1, this signal is received at frequencies fo 700 Hz; fa 1100 Hz. In this case, the following signals will be generated at the decoder output:
5- выход РК - логическа единица .5- output of the RK - logical unit.
- выход Старт - логический нуль- output Start - logical zero
- выход Повтор - логический нуль- output Repeat - logical zero
- выход Цифра/Повтор -лог.единица . - Информационный выход - кодова комбинаци 0010.- output Digit / Repeat -log.unit. - Information output - code combination 0010.
Так при начальной установке в параллельный регистр 10 записываетс по S в ходу комбинации 11112. а на информационных выходах дешифратора комбинаци 00102, то на выходе схемы неравнозначности 11 подготавливают вторую 9-2 схему И. С по- олением сигнала на выходе первого 8-1 селектора по длительности срабатывает втора 9-2 схема И и запускает в работу одновибратор 21. Запись в параллельный регистр 10 будет производитьс по окончании импульса с выхода одновибратора 21. Как только в параллельный регистр 10 запишетс комбинаци 00102, схема неравнозначности 11 закрываетс . Следовательно, закрываетс втора 9-2 схема И и одновибратор 21 больше не будет срабатывать. Это состо ние длитс до приема и дешифрации очередной цифры.So, during initial installation, in parallel register 10, the combination 11112 is written in S during the combination. And at the information outputs of the decoder, the combination is 00102, then the second 9-2 circuit I is prepared at the output of the ambiguity circuit 11. With the signal at the output of the first 8-1 selector in duration, the second 9-2 circuit And activates and starts the one-shot 21. Recording in parallel register 10 will be done at the end of the pulse from the output of one-shot 21. As soon as the combination 00102 is written to the parallel register 10, the ambiguity scheme 11 closes. Consequently, the second AND circuit 9-2 closes, and the one-shot 21 will no longer be triggered. This state lasts until the next digit is received and decrypted.
Рассмотрим, какие операции производ тс в других блоках. Так как на выходе дешифратора 6 Повтор - лог.нуль, то третий 8-3 селектор по длительности выключен . Треть 9-3 схема И закрыта. Сигналом с выхода третьей 9-3 схемы И первый коммутатор 12 подключает информационные оыходы дешифратора к информационным входам оперативного запоминающего устройства 13 (в дальнейшем ОЗУ 13).Consider what operations are performed in other blocks. Since at the output of the decoder 6 Repeat is log.null, the third 8-3 selector is turned off by duration. Third 9-3 circuit And closed. The signal from the output of the third 9-3 circuit And the first switch 12 connects the information outputs of the decoder to the information inputs of random access memory 13 (hereinafter RAM 13).
На выходе дешифратора 6 Цифра/По- отор сформирована лог.единица. С помощью формировател 14, структура которого изображена на фиг, 3 в схеме И 22 происходит совпадение сигналов Цифра/Повтор с сигналом РК. Сигналом с выхода схемы И 22 запускаетс одновибратор 23, формирующий импульс заданной длительности по формуле (1). Второй 16 коммутатор подключает выход формировател 14 ко входу счетчика 18. От заданного фронта сигнала срабатывает счетчик 18, увеличи- ва свое состо ние на единицу. Сформированный по длительности импульс в одновибраторе 23 используетс дл записи информации в ОЗУ 13. По окончании импульса в ОЗУ 13 осуществл етс перевод адресного счетчика 18. Импульсные записи в ОЗУ 13 приход т с выхода четвертый 9-4 схемы И. Так как при начальной установке триггер 13 был обнулен, то на его Q выходе - лог.единица, котора разрешает работать четвертой 9-4 схемы И. При по влении сигналов РК и сигналов с, выхода формировател 14, на выходе четвертой 9-4 схемы И формируетс импульс по длительности равный длительности работы одновибратора 23. Импульс с выхода четвертой 9-4 схемы И. записывает по адресу 00002 - с выхода счетчика 18 первую цифру 0010. Как указывалось выше по окончании импульса с выхода формировател 14 счетчик 18 переходит в состо ние 00012. подготавлива запись нового числа в ОЗУ 13. Дешифратор 19 во врем приема сигналов остаетс выключенным , как и блок динамической индикации 20. Генератор 15 посто нно включен, но при приеме информации тактовые импульсы с его выхода никуда не проход т. Это происходит из-за того, что второй коммутатор 16At the output of the decoder 6 Digit / Porator, a log unit is formed. Using the shaper 14, the structure of which is shown in FIG. 3, in the AND 22 circuit, the Digital / Repeat signals coincide with the RK signal. The signal from the output of circuit And 22 starts a single-shot 23, which generates a pulse of a given duration according to formula (1). The second 16 switch connects the output of the driver 14 to the input of the counter 18. The counter 18 is triggered from a given edge of the signal, increasing its state by one. The pulse generated by the duration in the single-shot 23 is used to write information to the RAM 13. At the end of the pulse, the address counter 18 is translated into the RAM 13. The pulse records in the RAM 13 come from the output of the fourth 9-4 circuit I. Since the trigger is installed during initial installation 13 was reset, then at its Q output there is a log unit that allows the fourth 9-4 circuit I to work. When signals of the RK and signals from the output of the former 14 appear, the output of the fourth 9-4 circuit And generates a pulse with a duration equal to single-vibration operation times of the torus 23. The pulse from the output of the fourth 9-4 circuit I. writes at address 00002 — from the output of counter 18, the first digit 0010. As indicated above, at the end of the pulse from the output of former 14, counter 18 goes to state 00012. prepare writing a new number to RAM 13. The decoder 19 remains off while receiving signals, as does the dynamic indication unit 20. The generator 15 is constantly on, but when receiving information, clock pulses from its output do not go anywhere. This is due to the fact that the second switch 16
0 подключает выход формировател 14 ко входу счетчика 18. Аналогично описанным выше процессом по адресу 00012 в ОЗУ 13 запишетс сигнал 9. а по адресу 0010 запишетс 1. По иному обстоит дело при приеме0 connects the output of the shaper 14 to the input of the counter 18. Similarly to the process described above, the signal 9 is written to the address 00012 in RAM 13. And it is written to the address 0010 1. The situation is different when receiving
5 второй дес тичной единицы. В этом случае на выходе дешифратора 6 формируютс следующие сигналы5 second decimal unit. In this case, the following signals are generated at the output of the decoder 6
- на выходе РК - лог.единица- at the output of the RK - log.unit
- на выходе Старт - лог.нуль 0- на выходе Повтор - лог.единица- at the output Start - logical zero 0 - at the output Repeat - logical unit
. - на выходе Цифра/Повтор - лог.единица. - at the output Digit / Repeat - log.unit
- на информационных выходах - комбинаци 11112- at information outputs - combination 11112
5 По данному набору сигналов срабатывает треть 9-3 схема И и первый 12 коммутатор подключает выход параллельного регистра 10 к информационным входам ОЗУ 13. Это означает, что необходимо записать в ОЗУ 135 According to this set of signals, the third 9-3 circuit is triggered AND the first 12 switch connects the output of parallel register 10 to the information inputs of RAM 13. This means that it is necessary to write to RAM 13
0 по очередному адресу информацию о предыдущем прин том символе. Эта информаци хранитс в параллельном регистре 10. Так как на выходе дешифратора 6 комбинаци равна 11112, а на выходе параллельного0 at the next address information about the previous received character. This information is stored in parallel register 10. Since at the output of decoder 6, the combination is 11112, and at the output of parallel
5 регистра 10 - комбинаци 00012 то схема неравнозначности 11 срабатывает, запуска через вторую 9-2 схему И одновибратор 21. Как указывалось выше запись в параллельный регистр 10 осуществл етс 5 register 10 - combination 00012 then the ambiguity circuit 11 is triggered, starting through the second 9-2 circuit And a single-shot 21. As mentioned above, recording in parallel register 10 is carried out
0 задним фронтом сигнала с выхода одновибратора 21. Так как первый 12 коммутатор во врем приема сигнала Повтор подключает выход параллельного регистра 10 ко входу ОЗУ 13, то в последний по адресу 001120 by the trailing edge of the signal from the output of the single-shot 21. Since the first 12 switch, while receiving the Repeat signal, connects the output of the parallel register 10 to the RAM input 13, then the last one at the address 00112
5 записываетс вновь сигнал 00012 (дес тична единица), соответствующий приему четвертой по пор дку цифры. Запись в ОЗУ 13 осуществл етс аналогично записи трем предыдущим цифрам. Таким образом в5, the signal 00012 (decimal unit) is recorded again, corresponding to the reception of a fourth digit order. Writing to RAM 13 is similar to writing to the previous three digits. So in
0 чейку пам ти ОЗУ 13 по адресу 01002 записываетс сигнал 01102 (п та прин та цифра - дес тична шестурка), а в чейку с адресом 0101 - запишетс вновь 01102 и т.д. Второй дешифратор 19 дешифрируетSignal 01102 is written to the memory cell of RAM 13 at address 01002 (the fifth digit is decimal six), and 01102 is written to the cell with address 0101 again, etc. Second decryptor 19 decrypts
5 состо ние счетчика 18. Как указывалось выше принимаемый блок информации состо л из 6 дес тичных цифр. По окончании приема шестой последней цифры, счетчик 18 переходит в состо ние 0110. Это состо ние дешифрируетс торым дешифратором 19. На5, the state of counter 18. As indicated above, the received information block consisted of 6 decimal digits. After receiving the sixth last digit, the counter 18 enters the state 0110. This state is decrypted by the second decoder 19. At
его выходе по вл етс активна лог.единица , котора перевоит триггер 17 в единично состо ние. Если принимаемый блок состоит из 7 принимаемых цифр, то дешифратор 19 настраиваетс на кодовую комби- на|цию 01112 и т.д.an active log unit appears at its output, which takes trigger 17 to a single state. If the received block consists of 7 received digits, then the decoder 19 is tuned to the code combination 01112, etc.
| Триггер 17 срабатывает и производит переключение следующих устройств:| Trigger 17 fires and switches the following devices:
- закрывает четвертую 9-4 схему И и запрещает тем самым запись в ОЗУ 13,- closes the fourth 9-4 circuit And and thereby prohibits writing to RAM 13,
-переключает выход генератора 15 через второй коммутатор 16 ко входу счетчика 10,- switches the output of the generator 15 through the second switch 16 to the input of the counter 10,
- разблокирует работу блока динамической индикации 20. Л- unlocks the operation of the dynamic indication unit 20. L
Генератор 15 вырабатывает тактовые импульсы, которые поступают в счетчик 18. Сметчик 18 измен ет свое состо ние с нуле- вфго до порогового, который задаетс де- ш|ифратором 19. При достижении порогового значени счетчик 18 по сигналу С; выхода дешифратора 18 принудительно обнул етс . Состо ние счетчика 18 используетс дл адресации в ОЗУ-13 и дл работы б)юка динамической индикации 20. Из ОЗУ 10 по нулевому адресу считываетс перва записанна цифра 2. Блок динамической ин- дмкации 20 индицирует эту цифру на первой Прин той позиции. Аналогично на второй Прин той позиции индицируетс цифра 9,..., а| на шестой - цифра G (дл нашего конкрет- Ного случа ).Oscillator 15 generates clock pulses, which are supplied to counter 18. Counter 18 changes its state from zero to threshold, which is set by decoupler 19. Upon reaching threshold value, counter 18 is received by signal C; the output of the decoder 18 is forcibly zeroed. The state of the counter 18 is used for addressing in the RAM-13 and for operation b) of the dynamic indication 20. From the RAM 10, the first recorded number 2 is read at the zero address. The dynamic indication unit 20 indicates this number at the first Received position. Likewise, the second Accepted position displays the number 9, ..., a | on the sixth, the digit G (for our particular case).
Индикаци прин того блока будет до тех пор, пока не поступит сигнал Сброс, либо Пока не по витс новый блок информации.The received block will be displayed until a Reset signal is received, or until a new block of information has arrived.
Как показали исследовател выигрыш пр мо пропорционален девиации частотыAs the researcher showed, the gain is directly proportional to the frequency deviation
V 4wV 4w
где го-девиаци частоты.where are go-deviations of frequency.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904876754A RU1838894C (en) | 1990-10-22 | 1990-10-22 | Receiver of multifrequency signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904876754A RU1838894C (en) | 1990-10-22 | 1990-10-22 | Receiver of multifrequency signals |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1838894C true RU1838894C (en) | 1993-08-30 |
Family
ID=21541970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904876754A RU1838894C (en) | 1990-10-22 | 1990-10-22 | Receiver of multifrequency signals |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1838894C (en) |
-
1990
- 1990-10-22 RU SU904876754A patent/RU1838894C/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1322509, кл. Н 04 Q 1/36, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU1838894C (en) | Receiver of multifrequency signals | |
US4009348A (en) | Fault bypass for a processor associated scanner | |
US3609698A (en) | Control station for two-way address communication network | |
US2884615A (en) | Pulse coded signal separator | |
SU1522409A1 (en) | Decoder | |
SU476700A2 (en) | False Start Protection Device | |
SU1339722A1 (en) | Apparatus for automatic protection and disconnection of user | |
SU905857A1 (en) | Storage device | |
SU1180898A1 (en) | Device for checking logical units | |
SU1238164A1 (en) | Multichannel device for checking memory | |
SU1092706A1 (en) | Multichannel band-pass digital filter | |
SU1019600A1 (en) | Device for forming pulse sequences | |
SU1619407A1 (en) | Parallel to series code converter | |
SU1661770A1 (en) | Test generator | |
RU1826140C (en) | Device for receiving digital frequency- and phase-keyed signals | |
SU788366A1 (en) | Time delay device | |
SU1325721A1 (en) | Receiving start-stop device | |
SU1083393A1 (en) | Device for receiving and transmitting digital information | |
SU1104679A1 (en) | Cycle phasing device for digital information transmission equipment | |
SU1674392A1 (en) | Discrete data transceiver | |
SU843215A1 (en) | Decoding storage | |
SU1640740A1 (en) | Device for monitoring permanent memory units | |
SU560351A1 (en) | Phase trigger device for discrete information receiver | |
SU1184116A1 (en) | Multichannel device for switching reserve radio stations | |
SU1128267A1 (en) | Device for checking digital units |