RU1835546C - Устройство дл сопр жени - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  сопр жени  разно- скоростных устройств обработки и передачи данных при одновременном поступлении синхроимпульсов записи и считывани . Устройство содержит счетчики, коммутаторы, буферную пам ть, элементы НЕ, два комбинационных сумматора, два элемента ИЛИ- НЕ. элемент И, блоки .совпадени  кодов, регистр (управлени  буферной пам тью) и элемент ИЛИ. Работа устройства состоит в организации обмена информацией между источником и приемником, при этом изменение размерности буферной пам ти дает возможность управл ть скоростью передани информации от источника к приемнику, когда запись информации происходит быстрее считывани . 1 ил.

Description

CS .

Ё

Изобретение относитс  к области автоматики и вычислительной техники, может быть использовано дл  сопр жени  разно- скоростных устройств обработки и передачи данных при одновременном поступлении сигналов записи и считывани .

Цель изобретени  - расширение функциональных возможностей устройства за счет управлени  размерностью буферной пам ти, используемой при обмене информацией , что позвол ет вли ть на скорость обмена информацией.

На чертеже представлена схема устройства .

Устройство содержит источник 1 и приемник 2 информации, коммутаторы ввода 3 и вывода 4 информации, регистры 5 буферной пам ти 6, счетчики 7 записи и 8 считывани , блоки совпадени  кодов 9 и 10.

регистр 11, группу элементов НЕ 12, комбинационные сумматоры 13 и 16, элементы ИЛИ-НЕ 14 и 17. элемент И 15, элемент ИЛИ 18. вход 19 приемника 2 и вход 20 источника 1.

Устройство работает следующим образом .

Перед процессом передачи информации источник 1 посылает сигнал Запрос на прием на вход 1.9 приемника 2. который при готовности к работе выдает на вход 20 источника 1 сигнал Готов к приему. После этого источник 1 информации, исход  из данных о требуемом при обмене информацией объеме буферной пам ти, через вход настройки устройства заносит в регистр 11 код, соответствующий числу регистров 5. за- действуемых при обмене. При этом первоначально на первый синхронизирующий

00 CJ

ел ел

.N

о

вход устройства выдаетс  синхроимпульс записи, который поступает на тактовый вход счетчика 7, В счетчике 7 записи формируетс  адресный код, поступающий на адресные входы коммутатора 3 ввода информации, который подключает информационный вход устройства к соответствующему регистру 5 буферной пам ти 6, Источник: 1 выдает информацию в очередной регистр 5. При выдаче очередного синхроимпульса в случае совпадени  кодов в счетчике 7 записи л регистре 11 срабатывает первый блок 9 совпадени  кодов, сигнал с которого обнул ет счетчик 7 записи. Очередной информационный код записываетс  в нулевой регистр 5 буферной пам ти 6, что ограничивает число используемых при обмене информацией регистров.

При наличии информации в буферной пам ти 6 на второй синхронизирующий вход устройства выдаетс  синхроимпульс считывани , который/юступает на тактовый вход счетчика 8. В счетчике 8 считывани  формируетс  адресный код, поступающий на адресные входы коммутатора 4 вывода информации, который подключает соответствующий регистр 5 буферной пам ти б к информационному выходу устройства. Приемник 2 принимает информацию из очередного регистра 5. При выдаче очередного синхроимпульса в случае совпадени  кодов в счетчике 8 считывани  и регистре 11 срабатывает второй блок 10 совпадени  кодов, сигнал с которого обнул ет счетчик 8 считывани . Очередной информационный код считываетс  из нулевого регистра 5 буферной пам ти 6, что ограничивает число .используемых при обмене информацией регистров.

Поскольку запись и считывание информации в буферную пам ть происходит с различной скоростью, необходимо фиксировать моменты полного считывани  информации полного заполнени  буферной пам ти. Дл  определени  этих моментов адресные коды со счетчика 7 записи через инверторы 12 и со счетчика 8 считывани  подаютс  на входы комбинационного сумматора 13. На выходах сумматора 13 формируетс  код, отражающий количество регистров 5 буферной пам ти 6, хран щих несчитанную информацию.

В случае, когда считывание информации происходит быстрее записи, момент полного считывани  информации из буферной пам ти.определ ётс  единичным кодом на выходе сумматора 13. Этот код формирует на выходе элемента Л 15 сигнал блокировки чтени , который передаетс  в приемник информации 2. Сигнал будет сохран тьс  до тех пор, пока информаци  не будет записана хот  бы в один регистр.

В случае, когда запись информации происходит быстрее считывани , момент полного заполнени  буферной пам ти определ етс  двум  способами. Во-первых, при этом возможна ситуаци , что адресный код на счетчике 7 записи на единицу меньше адресного кода на счетчике 8 считывани .

Это состо ние соответствует нулевому коду на выходе сумматора 13. Данный код формирует на выходе первого элемента ИЛИ- НЕ 14 сигнал блокировки записи, который передаетс  через элемент ИЛИ 18 в источ5 ник информации 1. Сигнал будет сохран тьс  до тех пор, пока информаци  не будет считана еще хот  бы из одного регистра 5. Во-вторых,в св зи с произвольным числом используемых в передаче регистров 5 в бу0 ферной пам ти 6 возможна ситуаци , когда адресный код на счетчике записи 7 соответствует максимальному номеру используемого в буферной пам ти 6 регистра 5, а адресный код на счетчике считывани  8 ну5 левой. Это состо ние счетчиков соответствует нулевому коду на выходе второго комбинационного сумматора 16, поскольку на его входы первого слагаемого подаетс  инверсный адресный код счетчика 7 записи,

0 а на входы второго слагаемого код с регистра 11. Данный код формирует на выходе второго элемента ИЛИ-НЕ 17 сигнал блокировки записи, который передаетс  через элемент ИЛИ 18 в источник 1.

5 формула изобретени 

Устройство дл  сопр жени , содержащее буферную пам ть, счетчики записи и считывани , коммутаторы ввода и вывода информации, группу элементов НЕ, первый

0 комбинационный сумматор, первый элемент ИЛИ-НЕ и элемент И, причем информационный вход коммутатора ввода информации  вл етс  информационным входом устройства, а выходы соединены с

5 входами буферной пам ти, выходы которой соединены с информационными входами коммутатора вывода информации, выход которого  вл етс  информационным выходом устройства, первым синхронизирующим

0 входом которого  вл етс  тактовый вход счетчика записи, а его выходы соединены с адресными входами коммутатора ввода информации и входами элементов НЕ, выходы которых соединены со входами первогосла5 гаемого первого комбинационного сумматора , вторым синхронизирующим входом устройства  вл етс  тактовый вход счетчика считывани , а его выходы соединены с адресными входами коммутатора вывода информации и входами второго слагаемого

первого комбинационного сумматора, выходы которого соединены с входами первого элемента ИЛИ-НЕ и элемента И, выход которого  вл етс  выходом готовности считывани  устройства, отличающеес  тем, что, с целью расширени  области применени  устройства, в него введены регистр , первый и второй блоки совпадени  кодов, второй комбинационный сумматор, второй элемент ИЛИ-НЕ и элемент ИЛИ, причем вход настройки устройства соединен с группой входов регистров, выход которого соединен с первыми группами входов Первого и второго блоков совпадени  кодов и входами первого слагаемого второго комбинационного сумматора, входы второго слагаемого которого соединены

с выходами первого комбинационного сумматора, выходы второго комбинационного сумматора соединены с входами второго элемента ИЛИ-НЕ. выход которого

соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента ИЛИ-НЕ, выход элемента ИЛИ  вл етс  выходом готовности записи устройства, выходы счетчика записи

соединены с второй группой входов первого блока совпадени  кодов, выход которого соединен с входом сброса счетчика записи, выходы счетчика считывани  сое- динен ы со второй группой входов второго

блрка совпадени  кодов, выход которого соединен с входом сброса счетчика считывани .