RU1807423C - Multichannel meter of intensity of pulses - Google Patents
Multichannel meter of intensity of pulsesInfo
- Publication number
- RU1807423C RU1807423C SU4941409A RU1807423C RU 1807423 C RU1807423 C RU 1807423C SU 4941409 A SU4941409 A SU 4941409A RU 1807423 C RU1807423 C RU 1807423C
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- control unit
- counter
- elements
- Prior art date
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
Abstract
Изобретение относитс к измерительной технике и может быть использовано при регистрации случайных импульсных потоков , поступающих от детекторов ионизирующих излучений. Измеритель содержит блок 1 датчиков, мультиплексоры 2,26, схемы И 3, 10,11,14,19,23, счетчики 4,12,20 импульсов, дешифраторы 5,7,22,32,33, триггеры 6,8,15, 17. шифратор 9, схемы ИЛИ 13,16, элементы 18. 21 задержки, генератор 24 импульсов, делитель 25, блок 27 управлени каналами, регистрирующее устройство 28, блок 29 управлени , регистры 30, 31. 1 табл., 5 ил.The invention relates to measuring technique and can be used to register random pulsed fluxes coming from ionizing radiation detectors. The meter contains a block of 1 sensors, multiplexers 2.26, circuits I 3, 10,11,14,19,23, counters 4,12,20 pulses, decoders 5,7,22,32,33, triggers 6,8,15 17. encoder 9, OR circuits 13,16, elements 18. 21 delays, pulse generator 24, divider 25, channel control unit 27, recording device 28, control unit 29, registers 30, 31. 1 table, 5 ill.
Description
Изобретение относитс к информационно-измерительной технике и может быть использовано при регистрации случайных импульсных потоков, поступающих до детекторов ионизирующих излучений.The invention relates to an information measuring technique and can be used to register random pulsed flows arriving before ionizing radiation detectors.
Целью изобретени вл етс увеличение быстродействи при обработке группы датчиков,The aim of the invention is to increase the speed when processing a group of sensors,
Цель достигаетс тем, что в измеритель интенсивно сти импульсов, содержащий блок управлени , первый дешифратор, делитель частоты, четыре элемента И, блок датчиков, генератор, мультиплексор и регистрирующее устройство, введены второй мультиплексор, три счетчика, четыре тригге- ра, второй, третий, четвертый и п тый дешифраторы , п тый и шестой элементы И, два элемента ИЛИ, два элемента задержки, два регистра, шифратор, блок управлени номером канала, причем выход блока датчиков через первый мультиплексор подключен к первому входу схемы И, выход которого подключен к первому входу первого счетчика, первый выход которого соединен через дешифратор с первым входом второго триггера, а второй выход через второй дешифратор соединен с первым входом третьего триггера, причем выходы второго и третьего триггеров подключены к входу шифратора, первый и второй выходы кото- рого через элемент И подключены соответственно к вычитающему и суммирующему входам второго счетчика импульсов и через схему ИЛИ к первому входу четвертого элемента И, выход которого соединен с первым входом четвертого триггера и первым входом второго элемента ИЛИ, выход которого подключен к первому входу первого триггера , к вторым входам первого счетчика и второго и третьего триггеров, а через пер- вый элемент задержки к второму входу четвертого триггера, выход которого соединен с первым входом шестого элемента И, второй вход которого подключен к первому входу третьего счетчика и через второй элемент задержки к выходу п того дешифратора, вторым входом второго, третьего и четвертого элементов И и к второму входу первого триггера, выход которого соединен с вторым входом первой схемы И и первым вхо- дом п той схемы И, второй вход которой подключен к первому генератору, а выход через первый делитель - к первому входу второго мультиплексора, выход которого через второй вход третьего счетчика соединен с входом п того дешифратора, а второй вход второго мультиплексора - с выходом второго счетчика и первым входом блока управлени номером канала и регистрирующим устройством, второй вход которого соединен с третьим выходом первого счетчика , а третий вход подключен к первому выходу блока управлени , второй выход которого соединен с вторым входом второго элемента ИЛИ, третий выход - с вторым входом блока управлени номером канала, четвертый выход-с первым входом первого регистра, выход которого подключен к управл ющему входу первого мультиплексора , а второй вход - к выходу второго регистра, второй вход которого соединен с соответствующим выходом блока управлени номером канала, причем выход шестого элемента И соединен с входом блока управлени , а второй и третий выходы второго счетчика через соответствующий третий и четвертый дешифратор подключены к третьему входу второй и третьей схемы.The goal is achieved in that a second multiplexer, three counters, four triggers, a second, a third are introduced into the pulse intensity meter, comprising a control unit, a first decoder, a frequency divider, four AND elements, a sensor unit, a generator, a multiplexer and a recording device. , the fourth and fifth decoders, the fifth and sixth AND elements, two OR elements, two delay elements, two registers, an encoder, a channel number control unit, the output of the sensor unit through the first multiplexer connected to the first input of the AND circuit, the output for which it is connected to the first input of the first counter, the first output of which is connected through the decoder to the first input of the second trigger, and the second output through the second decoder is connected to the first input of the third trigger, the outputs of the second and third triggers connected to the input of the encoder, the first and second outputs of which - horn through the AND element, respectively, connected to the subtracting and summing inputs of the second pulse counter and through the OR circuit to the first input of the fourth AND element, the output of which is connected to the first input of the fourth about the trigger and the first input of the second OR element, the output of which is connected to the first input of the first trigger, to the second inputs of the first counter and the second and third triggers, and through the first delay element to the second input of the fourth trigger, the output of which is connected to the first input of the sixth element And, the second input of which is connected to the first input of the third counter and through the second delay element to the output of the fifth decoder, the second input of the second, third and fourth elements And to the second input of the first trigger, the output of which is inen with the second input of the first circuit And and the first input of the fifth circuit And, the second input of which is connected to the first generator, and the output through the first divider is to the first input of the second multiplexer, the output of which through the second input of the third counter is connected to the input of the fifth decoder and the second input of the second multiplexer - with the output of the second counter and the first input of the channel number control unit and a recording device, the second input of which is connected to the third output of the first counter, and the third input is connected to the first output of the unit a circuit, the second output of which is connected to the second input of the second OR element, the third output - with the second input of the channel number control unit, the fourth output - with the first input of the first register, the output of which is connected to the control input of the first multiplexer, and the second input - to the output of the second register, the second input of which is connected to the corresponding output of the control unit by the channel number, the output of the sixth element And connected to the input of the control unit, and the second and third outputs of the second counter through the corresponding third and fourth first decoder connected to the third input of the second and third circuits.
Анализ за вленного технического решени показывает, что в сравнении с аналогом и прототипом оно содержит мультиплексор , три счетчика, четыре триггера, два элемента И, два элемента ИЛИ, два элемента задержки, два регистра, шифратор, блок управлени номером канала, которые отсутствуют у аналога и пр ототипа, причем выполн емые этими блоками функции обеспечивают существенное увеличение быстродействи обработки группы датчиков. Таким образом, за счет наличи вышеперечисленных блоков и принадлежащих им св зей за вленное техническое решение соответствует критерию новизна по сравнению с прототипом и обладает существенными отличи ми по сравнению с аналогами.The analysis of the claimed technical solution shows that, in comparison with the analogue and the prototype, it contains a multiplexer, three counters, four triggers, two AND elements, two OR elements, two delay elements, two registers, an encoder, a channel number control unit that are absent from the analog and prototype, moreover, the functions performed by these blocks provide a significant increase in the processing speed of the group of sensors. Thus, due to the presence of the above blocks and the bonds belonging to them, the claimed technical solution meets the criterion of novelty in comparison with the prototype and has significant differences compared to analogues.
Суть изобретени состоит в том, что пор док подключени дл измерени каналов осуществл етс не по жесткому алгоритму (например, в пор дке возрастани номера канала), а в очередности, обеспечивающей плавное (монотонное) убывание (возрастание ) интенсивности от канала к каналу, т.е. канал с большей интенсивностью обрабатываетс раньше канала с меньшей интенсивностью . При этом его пор дковый номер может быть больше. Пример приведен в таблице .The essence of the invention is that the connection order for measuring channels is carried out not according to a strict algorithm (for example, in the order of increasing the channel number), but rather in order to ensure a smooth (monotonous) decrease (increase) in intensity from channel to channel, t .e. a channel with a higher intensity is processed before a channel with a lower intensity. Moreover, its serial number may be larger. An example is given in the table.
На фиг.1 представлена функциональна схема устройства многоканального преобразовани массивов аналоговой информации; на фиг.2 - структурна схема блока управлени номером канала; на фиг.З -функциональна схема анализатора чисел; на фиг.4 - пример реализации блока управлени .Figure 1 is a functional diagram of a device for multi-channel conversion of arrays of analog information; Fig. 2 is a block diagram of a channel number control unit; Fig. 3 is a functional diagram of a number analyzer; Fig. 4 is an example implementation of a control unit.
На фиг.1 представлена функциональна схема многоканального измерител интенсивности поступлени импульсов с широким динамическим диапазоном. Входы блока 1 датчиков через мультиплексор 2Fig. 1 is a functional diagram of a multi-channel pulse intensity meter with a wide dynamic range. The inputs of the block 1 sensors through the multiplexer 2
подключены к первому входу схемы И 3, выход которой подключен к первому входу счетчика 4. Первый выход счетчика 4 соединен через дешифратор 5 с первым входом триггера (Т) 6, а второй выход - через дешифратор 7 с первым входом Т 8. Выходы Т 6 и 8 подключены к шифратору 9. Первый и второй выходы шифратора 9 через элементы И 10 и 11 подключены соответственно к вычитающему и суммирующему входам счетчика 12 и через схему ИЛИ 13 к первому входу элемента И 14. Выход элемента И 14 соединен с первым входом Т 15 и первым входом элемента ИЛИ 16, выход которого подключен к первому входу Т 17, к вторым входам счетчика 4 и Т б и 8, через элемент 18 задержки к второму входу Т 15. Выход Т 15 соединен с первым входом элемента И 19, второй вход которого подключен к первому входу счетчика 20 и через элемент 21 задержки к выходу дешифратора 22, вторым входом элементов И 10, 11 и 14 и к второму входу Т 17. Выход Т 17 соединен с вторым входом схемы И 3 и первым входом схемы И 23, второй вход которой подключен к генератору 24, а выход через делитель 25 - к первому входу мультиплексора 26. Выход мультиплексора 26 через второй вход счетчика 20 соединен с входом дешифратора 22, а второй вход - с выходом счетчика 12 и первым входом 27 регистрирующего устройства 28, второй вход которого соединён с третьим выходом счетчика 4, а третий вход подключен к первому выходу блока 27 управлени номером канала. Первый выход блока 29 управлени соединен первым входом регистрирующего устройства 28, второй выход - с вторым входом элемента ИЛИ 16, третий выход - с вторым входом блока 27 управлени номером канала, четвертый выход-с первым входом регистра 30, выход которого подключен к управл ющему входу мультиплексора 2, а второй вход - к выходу регистра31. Два входа регистра31 соединены с соответствующими выходами блока 27. Выход элемента И 19 соединен с входом блока 29 управлени . Второй и третий выходы счетчика 12 через соответствующие дешифраторы 32 и 33 подключены к третьим входам схем И 10 и 11.connected to the first input of the circuit And 3, the output of which is connected to the first input of the counter 4. The first output of the counter 4 is connected through a decoder 5 to the first input of the trigger (T) 6, and the second output through a decoder 7 with the first input of T 8. Outputs T 6 and 8 are connected to the encoder 9. The first and second outputs of the encoder 9 through the elements And 10 and 11 are connected respectively to the subtracting and summing inputs of the counter 12 and through the circuit OR 13 to the first input of the element And 14. The output of the element And 14 is connected to the first input T 15 and the first input of the OR element 16, the output of which is connected to the first input T 17, to the second inputs of the counter 4 and T b and 8, through the delay element 18 to the second input T 15. The output T 15 is connected to the first input of the element And 19, the second input of which is connected to the first input of the counter 20 and through the element 21 delays to the output of the decoder 22, the second input of the elements And 10, 11 and 14 and to the second input T 17. The output of T 17 is connected to the second input of the circuit And 3 and the first input of the circuit And 23, the second input of which is connected to the generator 24, and the output through a divider 25 - to the first input of the multiplexer 26. The output of the multiplexer 26 through the second input of the counter 20 is connected to the input of the decoder 22, and the second input with the output of the counter 12 and the first input 27 of the recording device 28, the second input of which is connected to the third output of the counter 4, and the third input is connected to the first output of the channel number control unit 27. The first output of the control unit 29 is connected to the first input of the recording device 28, the second output to the second input of the OR element 16, the third output to the second input of the channel number control unit 27, and the fourth output to the first input of the register 30, the output of which is connected to the control input multiplexer 2, and the second input to the output of the register31. Two inputs of the register 31 are connected to the corresponding outputs of the block 27. The output of the And 19 element is connected to the input of the control unit 29. The second and third outputs of the counter 12 through the corresponding decoders 32 and 33 are connected to the third inputs of the circuits And 10 and 11.
На фиг.2 представлена структурна схема блока 27 управлени номером канала. Упор дочение цифровых кодов, формируемых на выходах, выполн етс параллельно по словам и последовательно по разр дам, но сами цифровые коды не выдел ютс , а выдел ютс коды их адресов в пор дке убывани .Figure 2 is a block diagram of a channel number control unit 27. The digital codes generated at the outputs are ordered in parallel according to words and sequentially in bits, but the digital codes themselves are not allocated, but their address codes are allocated in descending order.
Блок 27 содержит блок 34 пам ти, выполненный на базе параллельно-последовательных регистров . В блоке 34 пам ти осуществл етс параллельный по рэзр дэм рием цифрового кода в регистр 35 I (I 1,п) и одновременный последова- 5 тельный вывод цифровых кодов из регистров 35i-35n. Дл адресации регистра 35 используетс адресный блок 36. Он содержит счетчика 37 и дешифратор 38. Кроме того, адресный блок 36 выполн ет выбор ТBlock 27 comprises a memory block 34 made on the basis of parallel-serial registers. In the block 34 of the memory, a parallel parallel sampling of the digital code to register 35 I (I 1, p) and simultaneous sequential output of digital codes from registers 35i-35n are carried out. To address the register 35, an address block 36 is used. It contains a counter 37 and a decoder 38. In addition, the address block 36 selects T
10 в анализаторе 39 чисел дл установки его в нулевое состо ние. ,10 in the number analyzer 39 to set it to the zero state. ,
Анализатор 39 чисел предназначен дл определени максимального цифрового кода путем анализа битовых срезов содержи5 мого блока 34 пам ти. В том случае, если в анализаторе чисел установлено наличие нескольких максимальных цифровых кодов (равных между собой), определение первых максимальных цифровых кодов (равныхThe number analyzer 39 is designed to determine the maximum digital code by analyzing bit slices of the contents of memory block 34. In the event that the number analyzer has established the presence of several maximum digital codes (equal to each other), the definition of the first maximum digital codes (equal to
0 между собой), определение первого максимального цифрового кода выполн ет приоритетный формирователь 40. Выходы формировател 40 (ВФ1-ВФП) подключены к шифратору 41, на выходах которого выра5 батываетс код адреса, соответствующий установленному в анализаторе 39 чисел максимальному цифровому коду. По сигналу блока 42 управлени код адреса переписываетс с выходов шифратора 41 в счетчик 370 among themselves), the first driver 40 determines the first maximum digital code. The outputs of the driver 40 (VF1-VFP) are connected to the encoder 41, the outputs of which generate an address code corresponding to the maximum digital code set in the analyzer 39. At the signal of the control unit 42, the address code is copied from the outputs of the encoder 41 to the counter 37
0 адресного блока 36, Затем по коду адреса определ етс регистр 35, в которой из ПЧК заноситс новый цифровой код на место найденного максимального цифрового кода , Кроме того, в анализаторе 39 чисел0 of the address block 36. Then, the register code 35 determines the register 35, in which a new digital code is entered from the PLC to the place of the found maximum digital code. In addition, there are 39 numbers in the analyzer
5 сбрасываетс Т дл маскировани (выключение из работы) содержимого регистра 35 i до тех пор, пока не будет заключена обработка предыдущего массива цифровых кодов , размер которого определ етс числом 5, T is reset to mask (shut down) the contents of register 35 i until processing of the previous array of digital codes is completed, the size of which is determined by the number
0 входных сигналов на шине I. Управление работой и синхронизацию всех узлов в блоке 27 выполн ет блок 42 управлени , имеющий управл ющие входы 43.0 of the input signals on bus I. Operation control and synchronization of all nodes in block 27 are performed by a control unit 42 having control inputs 43.
На фиг.З показана функциональна схе5 ма анализатора 39 чисел и приоритетного формировател 40. Анализатор чисел содержит т говые Т 44i-44n, , первую группу элементов И 46i-46n, необходимую дл передачи значений Т45г45п в T44i-44n,Fig. 3 shows the functional diagram of the number analyzer 39 and the priority driver 40. The number analyzer contains traction T 44i-44n,, the first group of elements And 46i-46n, necessary for transmitting the values of T45g45p to T44i-44n.
.0 группу элементов ИЛИ 47i-47n, вторую группу элементов И 48i-48n, третью группу элементов И 49i-49n, n- входовой элемент ИЛИ 50, четвертую группу элементов И 51i-51n и группу инверторов . В.0 group of elements OR 47i-47n, second group of elements AND 48i-48n, third group of elements AND 49i-49n, n-input element OR 50, fourth group of elements AND 51i-51n and group of inverters. AT
5 состав приоритетного формировател вход т группа элементов И и п-входо- вой элемент И 54.5, the composition of the priority driver includes a group of AND elements and a n-input AND element 54.
На фиг.4 представлена структурна схема блока 42 управлени , в состав которого вход т автомат 55 управлени , блок 56 сравнени , регистр 57 и два счетчика 58 и 59. Автомат 55 управлени может быть реализован по известным принципам, как автомат Мура или автомат Мили. Счетчик 58 необходим дл определени конца сдвига цифрового кода из регистров 35i-35n, a счетчик 59 предназначен дл подсчета количества уже упор доченных цифровых кодов в анализаторах 39 чисел дл определени конца обработки массива цифровых кодов. Это необходимо делать в том случае, если массивы цифровых кодов имеют произвольные размеры ( п). Тогда регистр 57 используетс дл записи кода границы массива (КМ) по сигналу Зп, например, со сторону пульта управлени , который на фиг.2 и 4 не показан. Дл синхронизации работы автомата 55 управлени примен ютс тактовые сигналы (ТС).Fig. 4 is a block diagram of a control unit 42, which includes a control unit 55, a compare unit 56, a register 57 and two counters 58 and 59. The control unit 55 may be implemented according to well-known principles, such as a Moore machine or a Mealy machine. Counter 58 is needed to determine the end of the shift of the digital code from registers 35i-35n, and counter 59 is used to count the number of already ordered digital codes in the number analyzers 39 to determine the end of processing of the digital code array. This is necessary if arrays of digital codes have arbitrary sizes (n). Then, the register 57 is used to record the array boundary code (CM) by the signal Zn, for example, from the side of the control panel, which is not shown in Figs. 2 and 4. Clock signals (TCs) are used to synchronize the operation of the control 55.
Принцип функционировани блока 27 управлени номером канала описываетс графом микропрограммы (фиг.5), реализуемым автоматом 55 управлени .The principle of operation of the channel number control unit 27 is described by the microprogram graph (Fig. 5) implemented by the control unit 55.
По управл ющим входам 43 в блок 42 управлени поступает сигнал ПУСК (П). С приходом первого сигнала ТС блок управлени формирует сигнал YI, по которому регистры устанавливаютс в нулевое состо ние. По второму сигналу ТС блок 42 управлени вырабатывает сигнал Y2, выпол- н ющий установку в единичное состо ние триггеров и 45i-45n в анализаторе 39 чисел и сброс счетчиков 58 и 59 в нулевое состо ние. В соответствии с третьим сигналом ТС блок 42 управлени формирует сиг- нал Уз, вызывающий сдвиг информации в регистрах 35i-35n на один разр д. Затем в следующем такте содержимое счетчика 58 увеличиваетс на единицу (в счетчике 58 отмечаетс число сдвигов информации дл оп- ределени момента окончани вывода цифровых кодов). Если сигнал окончани вывода Xi 0 на выходе счетчика 58, то в 4цикле происходит поочередна выработка сигналов Уз и УА. При Xi 1 (установлен первый максимальный цифровой код, в анализаторе 39 чисел Т 44i, TI 1) блок 42 управлени формирует сигнал YS, по которому выполн етс передача кода адреса из шифратора 41 в адресный блок 36.At the control inputs 43, a START (P) signal is supplied to the control unit 42. With the arrival of the first TC signal, the control unit generates a YI signal, by which the registers are set to the zero state. Based on the second signal TC, the control unit 42 generates a signal Y2, which sets the flip-flops and 45i-45n in the single-state analyzer 39 and resets the counters 58 and 59 to the zero state. In accordance with the third signal TC, the control unit 42 generates a signal Uz causing a shift in the information in registers 35i-35n by one bit. Then, in the next clock cycle, the contents of counter 58 are increased by one (counter 58 indicates the number of information shifts to determine the end of the output of digital codes). If the output end signal is Xi 0 at the output of the counter 58, then in the 4-cycle generation of the signals Uz and UA takes place alternately. At Xi 1 (the first maximum digital code is set, in the analyzer 39 of the numbers T 44i, TI 1), the control unit 42 generates a signal YS by which the address code is transmitted from the encoder 41 to the address unit 36.
После этого блок 42 управлени ожидает поступлени внешнего сигнала ПРИЕМ (ПР), сообщающего о наличии цифрового ко- да на входах регистров 35i-35n. С приходом очередного сигнала ТС блок 42 управлени формирует сигнал Ye, выполн ющий, во- первых, запись из ПЧК цифрового кода в регистр 35i в соответствии с его кодом адреса , во-вторых, сброс 45i в нулевое состо ние (маскируетс 1-й максимальный цифровойThereafter, the control unit 42 awaits the receipt of an external signal RECEIVING (PR), reporting the presence of a digital code at the inputs of registers 35i-35n. With the arrival of the next TC signal, the control unit 42 generates a signal Ye, which, firstly, writes a digital code from the PLC to register 35i in accordance with its address code, and secondly, resets 45i to the zero state (the 1st maximum digital
код); и, в-третьих, увеличиваетс содержимое счетчика 59 на единицу. Затем блок 42 управлени организует свою работу в соответствии со значени ми осведомительных сигналов Х2. Конец опроса (КО), поступающего из приоритетного формировател 40, - конец работы (КР). Если Ха 0 (не просмотрены все входные сигналы) и КО 0 (наличие нескольких равных максимальных цифровых кодов), то вновь выполн етс блоком 42 управлени поочередное формирование сигналов Ys, Ye. При Х2 0 и КО 1 блоком управлени формируетс сигнал YT, по которому осуществл етс перезапись содержимого Т в Т 44г-44з.the code); and thirdly, the contents of counter 59 are increased by one. Then, the control unit 42 organizes its operation in accordance with the values of the awareness signals X2. The end of the survey (KO), coming from the priority driver 40, - the end of the work (CR). If Xa 0 (all input signals have not been viewed) and KO 0 (the presence of several equal maximum digital codes), then the control unit 42 again performs alternate generation of signals Ys, Ye. At X2 0 and KO 1, the YT signal is generated by the control unit, over which the contents of T are transferred to T 44g-44z.
. С помощью триггеров И 44i-44n осуществл етс определение одного или нескольких максимальных цифровых кодов. Триггеры И 45i-45n используютс дл маскировани (исключени из работы)тех регистров блока 34 пам ти, в которых хранились найденные максимальные цифровые коды.. Using the AND 44i-44n triggers, one or more maximum digital codes are determined. Triggers And 45i-45n are used to mask (exclude from operation) those registers of the memory block 34 in which the found maximum digital codes were stored.
Рассмотрим более подробно процесс установлени максимального цифрового кода . Let us consider in more detail the process of setting the maximum digital code.
Предварительно сигналом Ya блока 42 управлени Т 44i-44n и 45i-45n установлены в единичное состо ние. Затем на входы BPi-BPn анализатора 39 чисел поступают битовые срезы из регистров 35i-35n старшими разр дами вперед. При наличии в битовом срезе хот бы одной единицы на выходе элемента ИЛИ 50 формируетс единичный уровень сигнала, который поступает на первые входы группы элементов И 49i-49n. На вторые входы группы элементов И 49i-49n поступают соответствующие биты цифровых кодов. Если бит (Б 0 равен 1, то Т 44| не сбрасываетс в нулевое состо ние . В нулевое состо ние переходит тот Т 44j, у Которого Bj 0. Таким образом, после прохода всех битовых срезов цифровых кодов несброшенные в нулевое состо ние Т фиксируют максимальные (равные) цифровые коды в соответствующих регистрах. Дл поочередного выделени единичного Т 44 i используетс приоритетный формирователь 40.Preliminarily, the signal Ya of the control unit 42 sets T 44i-44n and 45i-45n to a single state. Then, the bit slices from registers 35i-35n are sent to the inputs of the BPi-BPn of the analyzer 39 numbers in high order bits. If there is at least one unit in the bit slice at the output of the OR element 50, a single signal level is formed, which is fed to the first inputs of the group of AND 49i-49n elements. The second inputs of the group of elements And 49i-49n receive the corresponding bits of digital codes. If the bit (B 0 is 1, then T 44 | is not reset to the zero state. The T 44j at which Bj 0 goes to the zero state. Thus, after passing through all the bit slices of the digital codes, T is not reset to the zero state the maximum (equal) numeric codes in the respective registers. For alternate allocation of a single T 44 i, priority shaper 40 is used.
После того, как с помощью шифратора 41 определен код адреса и занесен в адресный блок 36, выполн етс сброс сигналом Ye блока 42 управлени Т 45t в нулевое состо ние . Это осуществл етс дл того, чтобы исключить найденный максимальный цифровой код из дальнейшего упор дочени . Затем по сигналу Y блока 42 управлени содержимое Т 45i-45n переписываетс в ,Т 44i-44n и дл оставшихс цифровых кодов выполн етс поиск максимального цифрового кода.After the address code is determined using the encoder 41 and stored in the address block 36, the signal Y of the control unit 42 T 45t is reset to the zero state. This is done in order to exclude the found maximum digital code from further ordering. Then, according to the signal Y of the control unit 42, the contents of T 45i-45n are copied to, T 44i-44n, and the maximum digital code is searched for the remaining digital codes.
Многоканальный измеритель интенсивности импульсов с широким динамическим диапазоном работает следующим образом.A multi-channel pulse intensity meter with a wide dynamic range works as follows.
В исходном состо нии счетчики 4, 12, 20, Т б. 8, 15, 17, регистры 30 и 31, блок 27 управлени номером канала устанавливаютс в нулевое состо ние, а входы мультиплексора соединены с соответствующими номерами датчиков. По команде ПУСК с блока управлени Т 17 устанавливаетс в единичное состо ние и разрешает прохождение импульсов с выхода мультиплексора 2 на вход счетчика А и прохождение импульса с тактового генератора через делитель 25 и мультиплексор 26 на вход счетчиков 4 и 20 одного пор дка; причем если ттакт fax, то к моменту заполнени счетчиков 20 и 4 устанавливаетс число, пропорциональное интенсивности поступлени импульсов. По достижении счетчиком 20 числа 1000 с выхода дешифратора 22 сигнал устанавливает Т 17 в нулевое состо ние и с задержкой , определ емой элементом 18, поступает в блок управлени , который вырабатывает команду переписи информации из счетчика 12 в блок 27, а по следующему такту переписи информации из счетчиков 4 и 12 в регистрирующее устройство 28.In the initial state, counters 4, 12, 20, T b. 8, 15, 17, registers 30 and 31, the channel number control unit 27 are set to the zero state, and the multiplexer inputs are connected to the corresponding sensor numbers. By the start command from the control unit, T 17 is set to a single state and allows the passage of pulses from the output of multiplexer 2 to the input of counter A and the passage of the pulse from the clock through divider 25 and multiplexer 26 to the input of counters 4 and 20 of the same order; moreover, if it is a fax fax, then by the time the counters 20 and 4 are full, a number is set proportional to the intensity of the pulses. When the counter 20 reaches the number 1000 from the output of the decoder 22, the signal sets T 17 to the zero state and, with the delay determined by element 18, enters the control unit, which generates a command for transferring information from the counter 12 to block 27, and according to the next information transfer cycle from counters 4 and 12 to the recording device 28.
В случае, если fBx оказалось существенно больше или меньше fiatcr fт fax или tV « fox (fax fe, fax н). то срабатывает система, обеспечивающа переключение диапазонов. По комбинации сигналов дешифратора ДСН ДСВ Т 6 и 8 занимают соответствующие состо ни , которые ин- формируютс шифратором и через элементы И 10 и 11 воздействуют на счетчик 12, увеличива или уменьша число в нем. Это число определ ет диапазон измер емого сигнала и соответственно через мульти- плексор 2 выбирает номер выхода делител частоты дл подключени счетчика 20. В случае , если при поступлении сигнала с дешифратора 22 на выходе схемы ИЛИ будет сигнал, свидетельствующий о наличии необ- ходимости переключени диапазона, то элемент И 14 Т 15 устанавливаетс в нулевое состо ние и запрещает прохождение задержанного импульса с дешифратора 22 на вход блока 29. При этом через схему ИЛИ 16 Т 17 устанавливаетс в единичное состо ние и процесс измерени интенсивности по тому же каналу повтор етс , но на другом диапазоне измерени . Переключение с канала на канал в процессе измерени всего массива каналов осуществл етс в пор дке, определ емом блоком 27, который осуществл ет ранжирование каналов по уровню интенсивности поступлени импульсов в каждом из них (например, в пор дке возрастани ). По завершении измерени очередного канала информаци о диапазоне измерени этого канала поступает в блок 27. где после обработки за врем измерени следующего канала с выхода блока 27 номер очередного канала записываетс в регистр 31. Поэтому после записи информации в регистр 31 и блок 27 блок 29 осуществл ет перепись значени номера канала, подлежащего измерени м из регистра 31 в регистр 30.In case fBx turned out to be significantly more or less fiatcr ft fax or tV “fox (fax fe, fax n). This triggers a range switching system. By the combination of signals of the SDS decoder, the DSVs T 6 and 8 occupy the corresponding states, which are informed by the encoder and through the elements 10 and 11 act on the counter 12, increasing or decreasing the number in it. This number determines the range of the measured signal and, accordingly, through multiplexer 2 selects the output number of the frequency divider to connect the counter 20. In the event that when the signal from the decoder 22 is received, the output of the OR circuit will contain a signal indicating the necessity of range switching then the AND 14 T 15 element is set to the zero state and prohibits the passage of the delayed pulse from the decoder 22 to the input of the block 29. At the same time, through the OR circuit 16 T 17 is set to the single state and the process of measuring int The intensities on the same channel are repeated, but on a different measuring range. Switching from channel to channel during the measurement of the entire array of channels is carried out in the order determined by block 27, which ranks the channels according to the level of pulse arrival rate in each of them (for example, in increasing order). Upon completion of the measurement of the next channel, information about the measurement range of this channel is sent to block 27. where, after processing the next channel from the output of block 27, during the measurement of the next channel, the number of the next channel is recorded in register 31. Therefore, after the information is recorded in register 31 and block 27, block 29 implements rewriting the value of the channel number to be measured from register 31 to register 30.
Таким образом, упор дочение последовательности подключени каналов дл измерени в пор дке убывани (возрастани ) интенсивности в них обеспечивает мини- мгтьное врем поиска диапазона при переходе от канала к каналу и тем самым существенное сокращение времени преобразовани группы каналов, т.е. увеличение быстродействи .Thus, the ordering of the channel connection sequence for measuring in order of decreasing (increasing) intensity in them provides an instantaneous range search time when switching from channel to channel, and thereby significantly reducing the conversion time of a group of channels, i.e. increase in speed.
Например, дл ухудшени случа , когда в группе из N каналов по четным каналам поступают сигналы с высоким уровнем интенсивности , а по нечетным - с низким уровнем , оценим величину выигрыша.For example, to worsen the case when a group of N channels receives signals with a high level of intensity through even channels, and with a low level through odd channels, we estimate the gain.
Предположим, что TI - врем измерени канала с высоким уровнем интенсивности; Та - врем измерени канала с низким уровнем интенсивности; Tin - врем поиска диапазона при переходе от верхнего до нижнего диапазонов; Т2п - врем поиска диапазона при переходе от нижнего до верхнего диапазонов.Assume that TI is a channel measurement time with a high level of intensity; Ta is a low intensity channel measurement time; Tin - time range search when moving from upper to lower ranges; T2p - time range search when moving from lower to upper ranges.
Примем следующие соотношени :We accept the following relations:
Ti « Та, Tni Тп2 и .Ti "Ta, Tni Tn2 and.
Тогда в первом случае, когда измерение ведетс без упор дочени , общее врем измерени группы из N каналов будетThen in the first case, when the measurement is carried out without ordering, the total measurement time of a group of N channels will be
тт- N...-г N, Тизм1 Tl-jj-H- Та -j-t- Tni -rf-+rm- N ...- r N, Tism1 Tl-jj-H- Ta -j-t- Tni -rf- +
+Тпа() - -у- (Ti + Т2+Tni + ТП2) .+ TPA () - - (Ti + T2 + Tni + TP2).
Во втором случае, когда измерение ведетс с упор дочением, общее врем измерени группы каналов будетIn the second case, when the measurement is carried out in order, the total measurement time of the channel group will be
NN
+Та) + Тпа + ТП1+ Ta) + TPA + TP1
Л 2L 2
N +2N +2
NN
ТИзм2 Тг-у-+ Та -лг+ Тпа + ТП1 -гг-0 1+TIzm2 Tg-y- + Ta-lg + TPa + TP1-yy-0 1+
1 Та1 Ta
Таким образом, дл прин тых условий выигрыш можно оценить:Thus, for the accepted conditions, the gain can be estimated:
МM
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU4941409 RU1807423C (en) | 1991-06-03 | 1991-06-03 | Multichannel meter of intensity of pulses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU4941409 RU1807423C (en) | 1991-06-03 | 1991-06-03 | Multichannel meter of intensity of pulses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU1807423C true RU1807423C (en) | 1993-04-07 |
Family
ID=21577251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU4941409 RU1807423C (en) | 1991-06-03 | 1991-06-03 | Multichannel meter of intensity of pulses |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU1807423C (en) |
-
1991
- 1991-06-03 RU SU4941409 patent/RU1807423C/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 705360, кл. G 01 R 23/00, 1979. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3626307A (en) | Counting system for measuring a difference between frequencies of two signals | |
| RU1807423C (en) | Multichannel meter of intensity of pulses | |
| US5090034A (en) | Dual channel ionization counter | |
| SU1665526A1 (en) | Digital data receiving device | |
| SU1647878A1 (en) | Selector of pulses of specified duration | |
| GB2044039A (en) | Digital signalling receiver for receiving PCM tones | |
| KR930004213B1 (en) | Signal processing apparatus | |
| SU1610508A1 (en) | Device for inspecting multichannel magnetic recording/playback apparatus | |
| SU1265642A1 (en) | Device for determining sign of phase difference | |
| SU1492312A1 (en) | Device for determining center of area of quasi-symmetric video pulses | |
| SU1506553A1 (en) | Frequency to code converter | |
| SU553588A1 (en) | Digital center for square video pulses | |
| SU1042190A1 (en) | Digital asynchronous pulse signal regenerator | |
| SU1370725A1 (en) | Matched digital filter of composite signals | |
| SU1129723A1 (en) | Device for forming pulse sequences | |
| SU1305630A1 (en) | System for dynamic synchronization and correction of object ranks in automatic control system | |
| SU1325470A1 (en) | Random number generator | |
| SU1427574A1 (en) | Modulo k device for counting units of binary code | |
| SU1092742A1 (en) | Device for determining information validation | |
| SU1151951A1 (en) | Digital discriminator | |
| SU1679631A1 (en) | Analog signal-to-digital converter | |
| SU1166025A1 (en) | Selector of pulse noise | |
| SU1430956A1 (en) | Multichannel signature analyzer | |
| SU1226619A1 (en) | Pulse sequence generator | |
| SU1280621A1 (en) | Random process generator |