RU1795554C - Дельта-модул тор дл передачи речевых сигналов - Google Patents

Abstract

Изобретение относитс  к Электросв зи и может использоватьс  в цифровых системах передачи речевых сигналов дл  анало- го-цифрового преобразовани  методом дельта-модул ции. Устройство позвол ет в паузах речи увеличивать начальный шаг квантовани , что стабилизирует его режим холостого хода и уменьшает шумы 8 паузах FT речи при дельта-модул ции. Это достигаетс  тем, что по выходной цифровой информационной .последовательности при помощи цифрового детектора уровн  5, дополнительного интегратора 10, порогового устройства 9 ведетс  анализ на активность и на основе анализа происходит переключение при помощи ключа, основного интегратора 4 на режим работы одинарного интегрировани  (речева  пауза) или двойного интегрировани  (речерой фрагмент). Это позвол ет в дельта-модул торе, который также включает блок сравнени  1, формирователь цифрового сигнала 2, амплитудно-импульсный модул тор 3, интегратор сигнала уровн  6 и интегратор компенсации посто нного напр жени  7, примен ть двойное интегриро- вание при речевых фрагментах, что обеспечивает хорошее соотношение сигнал/шум квантовани , а одинарное - при речевых паузах, что стабилизирует режим холостого хода дельта-модул тора в паузах речи. 1 з.п. ф-лы, 2 ил. (Л С vj о ел ел ел 45ь

Description

Ило р зтсни относитс  к электросв зи и MIVM-M Г)ыгь использовано в системах пе- родлчи речевых сигналов с дельта-модул цией (ДМ).

Цель изобретени  - уменьшение шумов R ппузах речи преобразуемых (дельта-моду- пированных) сигналов за счет стабилизации режима холостого хода дельта-модул торов .

На фиг. 1 представлена функциональна  схема дельта-модул тора дл  передачи речевых сигналов: на фиг. 2 - функциональна  схема цифрового детектора уровн .

Дельта-модул тор включает блок сравнени  1, формирователь 2 цифровых сигналов , амплитудно-импульсный модул тор 3, основной интегратор 4, цифровой детектор уровн  5, интегратор сигнала уровн  6, интегратор компенсации посто нного напр жени  7, аналоговый ключ 8, пороговое устройство 9, дополнительный интегратор 10. а цифровой детектор уровн  (фиг. 2) выполнен на регистре сдвига 11, элементе ИЛИ-НЕ 12, элементах И 13, ИЛИ 14, элементах И 15, 16, ИЛИ 17, НЕ.18, регистре сдвига 19 и элементе ИЛИ 20.

На фиг, 1 представлена функциональна  схема дельта-модул тора с компандиро- вэнием, котора  в отличие от линейных дельта-модул торов обладает р дом известных преимуществ и находит широкое практические применение. Однако-в режиме холостого хода, т.е. в паузах речи, дельта-модул торы с компандированием работают в режиме линейной дельта-модул ции с посто нным начальным шагом квантовани . Поэтому применение двойных интеграторов в схемах дельта-демодул торов как при линейной, так и при компанди- руемой дельта-модул ции дл  увеличени  отношени  сигнал/шум квантовани  копии y(t) сигнала требует стабилизации режима холостого хода дельта-модул тора в паузах речи. Предлагаемое решение может быть использовано как при линейной АД, так и при дельта-модул ции с компандированием .

Рассмотрим работу схемы устройства в соответствии с его функциональной схемой фи г. 1 и функциональной схемой реализации цифрового детектора уровн  фиг. 2.

Входной аналоговый сигнал x(t) поступает на один из двух входов блока сравнени  1, где сравниваетс  с восстановленной копией y(t) сигнала, поступающего с цепи обратной св зи местного дельта-модул тора на второй вход. Если x(t) y(t), на выходе блока сравнени  1 сигнал логической 1, а если y(t) x(t) - сигнал логического О. Блок сравнени  реализуетс  аналоговым

компаратором, ширина переходной зоны которого должна быть в 3-4 раза меньше начального шага квантовани  дельта-модул тора . Формирователь цифрового сигнала

2с выходного сигнала блока сравнени  1 формирует, в соответствии с тактовой частотой FT, выходной информационный цифровой сигнал. Формирователь цифровых сигналов может быть реализован синхронным D-триггером. С выхода блока цифровой информационный сигнал поступает на цифровой выход устройства и в цепь обратной св зи дельта-модул тора на входы цифрового детектора уровн  5, амплитудно-импульсного модул тора 3 и интегратора 7,

Погрешности выполнени  узлов схемы служат причинами по влени  на входе блока сравнени  1 посто нного смещени , которое приводит к преобладанию посылок

одного знака. Это может привести как к нарушению режима холостого хода кодека, так и к по влению на входе блока сравнени  1 посто нного смещени . Дл  устранени  указанного  влени  в состав дельта-модул тора введен интегратор 7, создающий компенсирующее посто нное напр жение в случае преобладани  посылок одного знака. Посто нна  времени интегратора 7 Т 0,2 + 0,5с.

Амплитудно-импульсный модул тор 3, основной интегратор 4, цифровой детектор уровн  5 и интегратор сигнала уровн  6 составл ют схему местного дельта-демодул тора ,-котора  включена в цепь обратной св зи

дельта-модул тора. В дельта-модул торе на основе анализа структуры цифрового выход- . ного сигнала осуществл етс  компресси  речевого аналогового сигнала x(t).

Практически в рассматриваемом устройстве компресси  осуществл етс  за счет экепандировани  в цепи обратной св зи (местном дельта-демодул торе) при восстановлении копии y(t) входного сигнала из выходного цифрового дельта-сигнала. При

увеличении крутизны входного аналогового сигнала в цифровом дельта-сигнале на выходе формирователей 2 по вл ютс  пачки из четырех и более однородных символов. Цифровой детектор уровн  5 выдел ет пачки из 4

и более однородных символов и с его первого выхода они поступают на интегратор сигнала уровн  6. Таким образом, формируетс  сигнал , определ ющий уровень сигнала амплитудно-импульсной модул ции. На основе

этого сигнала уровн  и по выходному цифровому сигналу, поступающему на вход ампли- тудно-импульсного модул тора 3, формируетс  амплитудно-модулированный импульсный сигнал, из которого в схеме ос

новного интегратора 4 восстанавливаетс  сигнал копии y(t). Таким образом, рост крутизны входного аналогового сигнала ведет к увеличению плотности пачек в выходном цифровом сигнале, что приводит к увеличе- нию сигнала уровн  на управл ющем входе блока 3 и, соответственно, к увеличению шага квантовани  дельта-модул тора. Такое компандирование, с изменением шага квантовани  на основе анализа выходного сигнала, позвол ет дельта-модул тору вести преобразование речевых сигналов с более широким динамическим диапазоном, чем дельта-модул тору без компандирова- ни .

На основе машинного моделировани  1 вы влено, что при преобразовании речевых сигналов с FT 32 + 128 кГц оптимальное число однородных символов в пачке цифрового дельта-сигнала, при котором следует начинать компандирование, равно 4. Анализ выходного цифрового дельта-сигнала и выделение пачек однородных посылок происходит в цифровом детекторе уровн  5, подробна  функциональна  схема которого представлена на фиг. 2. Цифровой информационный дельта-сигнал поступает на четы- оехоазо дный регистр сдвига 11, где в соответствии с FT сдвигаетс  по разр дам регистра и, если на выходах четырех разр - дов по вл ютс  однородные посылки, на выходе элемента ИЛИ 17 по вл етс  сигнал логической единицы. Следовательно, на выходе элемента ИЛИ 17 выдел ютс  пачки однородных символов цифрового дельта- сигнала в виде пачек логических 1, укороченные на три символа. Тр.ехразр дный регистр сдвига совместно с элементом ИЛ И 20 восстанавливает первоначальную длительность пачки, прибавл   к ней три сим- вола логической V. Таким образом, на основном выходе блока 5 получаетс  сигнал выделенных пачек в виде логических 1, на основе которого и формируетс  интегратором 6 сигнал управлени  уровнем амплитуд- но-импульсной модул ции,

В цифровом детекторе уровн  5 по выходному цифровому дельта-сигналу ведетс  анализ на присутствие речевого фрагмента или паузы на аналоговом входе дельта-мо- дул тора. Анализ ведетс  по наличию в цифровом дельта-сигнале пачек из Np 3 и более однородных посылок. Этот выбор сделан по следующим соображени м. Оптимальной паузой последовательностью дл  дельта-модул ции  вл етс  цифрова  последовательность чередующихс  символов нулей и единиц. Также допустимой  вл етс  паузна  последовательность чередующихс  сдвоенных символов нулей и единиц. Поэтому Np должно быть 2. С другой стороны при увеличении Np уменьшаетс  диапазон уровней входного сигнала, в котором дельта-мо- дул ци  осуществл етс  с двойным интегрированием, т.е. с минимальным уровнем шумов квантовани . Поэтому оптимальным  вл етс  выбор Np 3.

В цифровом детекторе уровн  (фиг. 2) пачки из 3-х и более однородных посылок выдел ютс  схемой регистра сдвига 11 с помощью элементов И 15 и ИЛИ-НЕ 12, а на выходе элемента ИЛИ 14 получаем последовательность выделенных из цифрового дельта-сигнала пачек трёх и более однородных символов в виде логических 1. Пачки при этом получаютс  укороченные на два символа. Выход элемента ИЛИ 14 и  вл етс  дополнительным выходом цифрового детектора уровн . Получаема  цифрова  последовательность с дополнительного выхода блока 5 поступает на дополнительный интегратор 10, который и формирует уровень активности (присутстви  речевого фрагмента на аналоговом входе) или паузы. Посто нна  времени гю интегратора 10 должна быть такой, чтобы не воспринимались как паузы межслоговые интервалы в речевом фрагменте (по. Юме). На основа- нии сигнала, сформированного дополнительным интегратором, пороговое устройство 9 принимает решение об активности или паузе и управл ет работой аналогового ключа 8, который включает или выключает цепь интегрировани  R 1, R 2, С 1 основного интегратора 4. Так, если сформирован уровень на выходе дополнительного интегратора 10 выше порогового уровн  активности, на выходе порогового устройства сформирован сигнал логической 1, который также присутствует на управл ющем входе аналогового ключа 8, при этом последний замкнут и цепочка R 2, С 1 соединена с общей шиной, что соответствует режиму двойного интегрировани  схемы 4.

В паузах на интегратор 10 не поступают пачки выделенных однородных символов, а следовательно, и уровень сигнала на входе порогового устройства 9 соответствует режиму паузы, т.е. он ниже порогового уровн . На выходе порогового устройства 9 сигнал логического О и ключ 8 разомкнут. Схема основного интегратора 4 при этом становитс  одинарным интегратором, включающим элементы R 1, R 3 и С 2.

Дополнительный интегратор 10 легко реализуетс  на R С элементах. Пороговое устройство 9 может быть реализовано аналоговым компаратором, на отрицательный вход которого подаетс  пороговый уровень

активности, заданный от средней точки переменного резистора, включенного между шиной напр жени  питани  схемы и общей шиной, Пороговый уровень может быть выбран как:

II n l 1П0 05°Д

Un U.I 1U

где Анач начальный шаг квантовани  дельта-модул тора:

fi 1/2 ji(R + Рз)С2 (дл  схемы основного интегратора фиг. 1);

ОД - диапазон изменени  шага квантовани  в дБ.

Таким образом, в предлагаемом устройстве реализуетс  режим дельта-модул ции с одинарным интегрированием в продолжение речевых пауз и режим дельта-модул ции с двойным интегрированием при

поступлении на вход речевых фрагментов. Такое решение позвол ет стабилизировать режим холостого хода дельта-модул тора в паузах речи, что приводит к уменьшению

шумов в паузах на выходе дельта-демодул тора на принимающей стороне. Тем самым повышаетс  помехозащищенность св зи.

Дельта-демодул тор на принимающей стороне аналогичен дельта-демодул тору в

цепи обратной св зи дельта-модул тора (местному дельта-демодул тору) и включает амплитудно-импульсный модул тор 3, основной интегратор 4, цифровой детектор уровн  5 и интегратор сигнала уровн  6.

Кроме того, на принимающей стороне на выходе дельта-демодул тора, дл  улучшени  отношени  сигнал/шум, включают фильтр нижних частот.

Claims (2)

1. Формула изобретени  1. Дельта-модул тор дл  передачи речевых сигналов, содержащий формирователь цифровых сигналов, амплитудно-импульсный модул тор,основной интегратор, интегратор сигнала уровн , интегратор компенсации посто нного напр жени , цифровой детектор уровн  и блок сравнени , первый вход которого  вл етс  входной шиной, второй вход соединен с выходами основного интегратора и интегратора компенсации посто нного напр жени , вход основного интегратора соединен с выходом амплитудно-импульсного модул тора, выход блока сравнени  соединен с информационным входом формировател  цифровых сигналов, выход которого  вл етс  выходной шиной и соединен с информационным входом амплитудно-импульсного модул тора , с входом интегратора компенсации посто нного напр жени  и с информационным входом цифрового детектора уровн , тактовый вход которого объединен с тактовым входом формировател  цифровых сигналов и  вл етс  тактовой шиной , первый выход цифрового детектора ;уровн  соединен с входом интегратора сигнала уровн , выход которого подключен к входу управлени  уровнем сигнала амплитудно-импульсного модул тора, отличающийс  тем, что, с целью уменьшени  шумов в паузах речи преобразуемых сигналов , введены дополнительный интегратор, пороговое устройство и аналоговым ключ,

   причем второй выход цифрового детектора уровн  соединен с входом дополнительного интегратора, выход которого соединен с входом порогового устройства, выход которого соединен с управл ющим входом аналогового ключа, информационный вход которого  вл етс  общей шиной, выход аналогового ключа соединен с дополнительным входом основного интегратора.
2. 2. Дельта-модул тор по п. 1, о т л и ч а ю- щ и и с   тем, что цифровой детектор уровн  выполнен на первом и втором регистрах сдвига , элементах ИЛИ-НЕ, НЕ, первом, втором и третьем элементах И, первом, втором и третьем элементах ИЛИ, первый, второй и третий входы первого из которых соединены с выходами соответствующих разр дов первого регистра сдвига, а четвертый вход-объединен с информационным входом первого регистра сдвига и подключен к выходу второго элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами первого и второго элементов И, первый вход первого из которых объединен с первым входом третьего элемента ИЛ И и подключен к выходу элемента ИЛИ-НЕ, первый, второй и третий входы которого соединены с выходами первого, второго и третьего разр дов второго регистра сдвига, выход четвертого разр да которого соединен с первым входом второго элемента И непосредственно и через элемент НЕ подключен к второму входу первого элемента И, а второй вход второго элемента И объединен с вторым входом

   третьего элемента ИЛИ и подключен к выходу третьего элемента И, первый, второй и третий входы которого объединены с первым, вторым и третьим входами элемента ИЛИ-НЕ соответственно, информационный вход второго регистра сдвига  вл етс  информационным входом детектора, вход синхронизации объединен с входом синхронизации первого регистра сдвига и  вл етс  тактовым входом детектора, выходы первого и третьего элементов ИЛИ  вл ютс  соответственно первым и вторым выходами детектора.

   Сигнал nevz;

   J- 5олее