RU1788521C - Устройство дл цифровой записи-воспроизведени цифровой информации - Google Patents

Abstract

Изобретение относитс  к накоплению информации, а именно к устройствам дл  цифровой записи-воспроизведени  речевой информации, и предназначено дл  расширени  рабочего динамического диапазона записываемых речевых сигналов за счет поддержани  средней мощности воспроизводимых речевых сигналов, независимо от их средней мощности при записи. При записи речевых фрагментов на выходе сигнала уровн  речи по вл ютс  пачки однородных символов, плотность которых пропорциональна уровню входного речевого сигнала. Сигнал пачек преобразуетс  в аналоговый сигнал, несущий информацию об уровне входного речевого сигнала. Этот сигнал сравниваетс  с уровнем порога и на основе сравнени  формируетс  сигнал речевых фрагментов (логическа  1) и пауз (логический О), поступающий на вход сигнала пауз блока управлени . Блок управлени  управл ет записью речевой дельта-последовательности в блок основной пам ти и записью информации о длительности пауз в блок дополнительной пам ти. В режиме чтени  сигнал среднего значени  уровн  записи управл ет величиной шага квантовани  при дельта-демодул ции и соответственно величиной средней мощности воспроизведени . 2 з.п. ф-лы. 3 ил. ь/ - В

Description

vj 00 00 СЛ

ю

Изобретение относитс  к накоплению информации, а именно к устройствам дл  цифровой записи-воспроизведени  речевой информации.

Известное устройство дл  цифровой записи-воспроизведени  речевой информации содержит блок основной динамической пам ти, элемент И аналого-цифровой пре: образователь, формирователь управл ющих импульсов, адресный счетчик, дешифратор, цифроанэлоговый преобразователь , счетчик временных интервалов, адресный мультиплексор, первый, второй и третий элементы ИЛИ, коммутатор и триггер записи.

Недостатком данного устройства  вл етс  ограниченный рабочий динамический диапазон записываемых речевых сигналов дл  заданной разборчивости речи при воспроизведении .

Наиболее близким к предлагаемому  вл етс  устройство дл  цифровой записи- воспроизведени  речевых сообщений, содержащее блок основной пам ти, выходом подключенный к первому входу первого коммутатора, блок аналого-цифрового и цифроэналогопого преобразователей (АЦП/ЦАП). первый вход которого подключен к входной шине речевого сигнала, гене- ратор кода паузы, блок дополнительной пам ти, соединенный первым входом с первым входом блока основной пам ти и первым входом блока управлени , первый, второй, третий, четвертый, п тый и шестой входы которого подключены соответственно к управл ющему входу первого коммутатора , первому, второму и третьему входам блока дополнительной пам ти, первому и второму управл ющим входам блока основ- ной пам ти, второй коммутатор, элемент И, интегратор, входную шину управлени  режимами , входную шину тактового сигнала, подключенную к второму входу блока управлени , входную шину запуска, подклю- ченную к третьему входу блока управлени , и выходную шину дл  звукового воспроизведени .

Данное устройство обладает ограниченным рабочим динамическим диапазо- ном записываемых сигналов при заданной разборчивости речи при воспроизведении, что обусловлено тем, что при записи слабых сигналов они .воспроизвод тс  с тем же уровнем.

Целью изобретени   вл етс  расширение рабочего динамического диапазона записываемых речевых сигналов за счет поддержани  средней мощности воспроизводимых речевых сигналов независимо от их средней мощности при записи.

Дл  этого в устройство дл  цифровой записи-воспроизведени  речевых сигналов, содержащее блок основной пам ти, выхо- дом подключенный к первому входу первого коммутатора, блок аналого-цифрового и цифроаналогового преобразователей, первый вход которого подключен к входной шине речевого сигнала, генератор кода паузы, блок дополнительной пам ти, соединенный первым входом с первым входом блока основной пам ти и первым входом блока управлени , первый, второй, третий, четвертый, п тый и шестой выходы которого подключены соответственно к управл юще- му входу первого коммутатора, первому, второму и третьему входам блока дополнительной пам ти, первому и второму управл ющим входам блока основной пам ти, второй коммутатор, элемент И, интегратор, входную шину управлени  режимами, входную шину тактового сигнала, подключенную к второму входу блока управлени , входную шину запуска, подключенную к третьему входу блока управлени , и выходную шину

дл  звукового .воспроизведени , дополни тельно введены элемент НЕ, пороговый блок, аналоговый ключ, интегратор со сбросом и формирователь импульсов, при этом второй, третий, четвертый и п тый входы блока АЦП/ЦАП соединены соответственно с входной шиной управлени  режимами, входной шиной тактового сигнала, выходами первого и второго коммутаторов, а первый , второй и третий выходы подключены соответственно к выходной шине дл  звукового воспроизведени , второму входу блока основной пам ти и входу интегратора, выход которого соединен через пороговый блок и элемент И с четвертым входом блока управлени  и подключен через аналоговый ключ, и интегратор со сбросом к первому входу второго коммутатора, второй вход которого соединен с общей шиной, управл ющий вход - с другим входом элемента И, подключенным через формирователь импульсов к управл ющему входу интегратора со сбросом и соединенным через элемент НЕ с входной шиной управлени  режимами и первыми входами блоков основной и дополнительной пам ти, а входна  шина тактового сигнала подключена через генератор кода паузы к второму входу первого коммутатора .

Кроме того, блок АЦП/ЦАП содержит последовательно соединенные блок сравнени , формирователь цифровой последовательности , первый коммутатор, цифровой детектор уровн , интегратор, регулируемый усилитель, амплитудно-импульсный модул тор (АИМ) и двойной интегратор, выход которого подключен к одному входу блока сравнени , второй коммутатор и фильтр нижних частот, вход которого подключен к выходу второго коммутатора, первый и второй входы которого соединены соответственно с выходом двойного интегратора и общей шиной, выход первого коммутатора подключен к второму входу АИМ модул тора , при этом первым, вторым, третьим, четвертым , п тым входами, первым, вторым и третьим выходами АЦП/ЦАП  вл ютс  соответственно другой вход блока сравнени , управл ющий вход первого коммутатора, соединенный с управл ющим входом второго коммутатора, другой вход формировател  цифровой последовательности соединенный с другим входом цифрового детектора уровн , второй вход первого коммутатора, управл ющий вход регулируемого усилител , выход фильтра нижних частот, выход формировател  цифровой последовательности и выход цифрового детектора уровн .

Блок управлени  содержит шесть элементов И, элемент ИЛИ, дпа адресных счетчика , счетчик-делитель частоты, два дешифратора , таймер, два триггера и буферный блок, при этом выход п ервлго адресного счетчика соединен через первый дешифратор с инверсным входом первого элемента И, оыход которого подключен к одному входу второго элемента И, инверсный выход которого соединен со счетным входом первого адресного счетчика, выход счетчика-делител  частоты подключен к счетным входам второго адресного счетчика и таймера , а через третий элемент И по его инверсному выходу - к синхровходу первого триггера, D-вход которого соединен с первым выходом буферного блока, пр мой выход первого триггера подключен через четвертый элемент И и элемент ИЛИ к другому входу первого элемента И, выход второго триггера соединен через элемент И с другим входом элемента ИЛИ и через шестой элемент И по его инверсному выходу - с управл ющими входами счетчика-делител  частоты и второго адресного счетчика, выход которого подключен через второй дешифратор к инверсному входу третьего элемента И, второй вход шестого элемента И соединен с выходом таймера, первым, вторым , третьим и четвертым входами блока управлени   вл ютс  соответственно другой вход четвертого элемента И, соединенный с третьими инверсными входами п того и шестого элементов И и с вторым входом буферного блока, другой вход второго элемента И, соединенный с синхровходом счетчика-делител  частоты, вход сброса первого адресного счетчика, соединенный с входом сброса второго адресного счетчика, входами сброса счетчика-делител  частоты и второго триггера, и вход установки второго триггера, соединенный с входом сброса таймера , с вторым входом п того элемента И и с первым входом буферного блока, а первым , вторым, третьим, четвертым, п тым и шестым выходами блока управлени   вл ютс  соответственно инверсный выход первого триггера, выход буферного блока, инверсный выход третьего элемента И, выход второго адресного счетчика, инверсный выход второго элемента И и выход первого адресного счетчика.

На фиг, 1 представлена функциональна  схема устройства дл  цифровой записи-воспроизведени  речевой информации; на фиг.2 - функциональна  схема блока анало- го-цифрового и цифроаналогового преобразований; па фиг.З - функциональна  схема блока управлени .

Устройство дл  цифровой записи-воспроизведени  речевой информации (фиг.1) состоит из блока аналого-цифрового и цифроаналогового преобразований 1, блока основной пам ти 2, генератора кода паузы 4, первого 3 и второго 12 коммутаторов, элемента НЕ 5, интегратора б, блока упрэвле- 5 ни  7, порогового устройства 8, элемента И 9, аналогового ключа 10. интегратора со сбросом 11, блока дополнительной пам ти 13 и формировател  импульсов 14. .

Блок аналого-цифрового и цифроанало0 гового преобразований (фиг.2) включает блок сравнени  15, формирователь цифровой последовательности 16, первый 17 и второй 20 коммутаторы, двойной интегратор 18, амплитудно-импульсный модул тор

5 19, фильтр нижних частот 24, регулируемый усилитель 21, интегратор 22 и цифровой детектор уровн  23.

Блок управлени  (фиг.З) состоит из первого 25, второго 26, третьего 31, четвертого

0 37, п того 38 и шестого 35 элементов И, первого27 и второго 32 адресных счетчиков, счетчика-делител  частоты 29, первого 28 и второго 30 дешифраторов, таймера 34, первого 40 и второго 33 триггеров, элемента

5 ИЛИ 39 и буферного блока 36.

Принцип работы устройства дл  цифровой записи-воспроизведени  речевой информации в соответствии с его функциональным назначением, заключает0 с  в следующем. Дл  записи речевой или другой информации в устройство, его схема подключаетс  к источнику напр жени  питани  и по тактовой шине подаетс  сигнал тактовой частоты FT (см. фиг.1). К шине уп5 равлени  режимом работы устройства за- пись/чтение подключаетс  сигнал логического О, а по шине запуск подает- . с  импульс логической 1, который устанав- ливает блок управлени  7 в начальное

0 состо ние. Сигнал логического О шины . запись/чтение, поступа  в блок АЦП/ЦАП 1 включает его в режим аналого-цифрового преобразовани , поступа  в блок управлени  7, переключает его на работу управле5 ни  записью информации в. устройство и поступа  в блоки основной 2 и дополнительной 13 пам ти включает их на режим записи цифровой информации. Кроме того, сигнал логического О режима записи поступает.

0 на вход элемента НЕ 5, преобразуетс  в сигнал логической 1 и поступает на первый вход элемента И 9 и управл ющий вход коммутатора 12. При этом, элемент И 9 транслирует выходной сигнал порогового

5 блока 8 на вход управлени  аналогового ключа 10 и на вход 8 сигнала паузы блока управлени  7. Коммутатор 12, при сигнале логической на.управл ющем входе, подключает общую шину устройства к входу 7 управлени  масштабом шага квантовани 

блока АЦП/ЦАП 1, при этом последний готов осуществл ть аналого-цифровое преобразование речевых сигналов методом дельта-модул ции с начальным шагом квантовани  А

Кроме того, при переключении устрой-, ства из режима чтени  в режим записи, на выходе элемента НЕ 5 формируетс  переход логического О в логическую Г. По фронту этого перехода формирователь импульсов 14 формирует импульс, который поступает на вход управлени  интегратора со сбросом 11 и обнул ет его. Таким образом, устройство в режиме записи готово к воспри тию аналоговой речевой информации, преобразованию ее в цифровую дельта- Форму и записи ее в блок основной пам ти 2, а информации о длительности речевых фрагментов и пауз - в блок дополнительной пам ти 13. Паузы между фрагментами речевого сигнала, исключаютс  из записи в блок основной пам ти, если их длительность превышает длительность межслоговой паузы, которую по длительности можно оценить как Тмс 5-10 мс. При заполнении блока основной пам ти запись информации прекращаетс .

Следует выделить, что в режиме записи блок АЦП/ЦАП 1 осуществл ет аналого- цифровое преобразование речевых сигналов методом дельта-модул ции с начальным шагом квантовани  Л Поскольку в схеме устройства, в качестве блока АЦП/ЦАП 1 примен етс  дельта-модем со слоговым компандированием по выходному цифровому дельта-сигналу, то шаг квантовани  дель- та-модул ции в момент времени ti определ етс  как A t А rj. где - коэффициент компрессии дальта-модул ции в момент времени ti.

Работа предлагаемого устройства в режиме записи в соответствии с его функциональной схемой (фиг.1) и функциональными схемами блока АЦП/ЦАП (фиг.2) и блока управлени  (фиг.З). В схему блока АЦП/ЦАП (см. фиг.2) на вход 2 по шине режима работы также noctynaeT сигнал записи-логический О. Этот сигнал, поступа  на вход управлени  V первого 17 и второго 20 коммутаторов, включает последние на коммутацию сигналов поступающих на их первые входы. При этом первый коммутатор 17 подключа  в выход схемы формировател  цифровой последовательности 16 на входы АИМ 19 и ЦДУ 23, замыкает цепь обратной св зи дельта-модул тора местным дельта-демодул тором , в состав которого вход т двойной интегратор 18, АИМ 19, ЦДУ 23, интегратор 22 сигнала, уровн  амплитудно-импульсной

модул ции и регулируемый усилитель 21. Таким образом блок АЦП/ЦАП 1 переключаетс  в режим аналого-цифрового преобразовани , т.е. в режим дельта-модул ции

входных аналоговых сигналов. На аналоговый выход 5 блока, при этом коммутатор 20 через ФНЧ 24 подключает общую шину.

Речевой аналоговый сигнал поступает на вход 1 блока и на первый вход схемы

сравнени  15, где сравниваетс  с восстановленным значением аналогового сигнала предыдущего такта. Если входной аналоговый сигнал Ui больше восстановленного аналогового сигнала Ui поступающего с выхода схемы двойного интегратора 18, на выходе блока сравнени  15 сигнал логической 1, а если - сигнал логического О. Блок сравнени  15 легко реализуетс  обычным компаратором напр жени . Сигнал с

выхода блока сравнени  15 формирователь цифровой последовательности 16, который формирует, на его основе, цифровую информационную последовательность в соответствии с тактовой частотой FT. ФЦП 16

реализуетс  D-триггером. Таким образом, на выходе ФЦП 16 получаем цифровую информационную последовательность в дельта-форме , котора  поступает на выход 6 блока и далее на информационный вход блока основной пам ти 2. Та же последовательность через коммутатор 17 поступает в схему местного дельта-демодул тора, на информационные входы АИМ 19 и ЦДУ 23, Схема АЦП/ЦАП реализует способ ДМ со

слоговым компандированием и двойным интегрированием , котора   вл етс  наиболее эффективной при преобразовании речевых сигналов и находит широкое практическое применение. Дельта-модул тор при аналого-цифровом преобразовании речевых сигналов осуществл ет их компрессию на основе выходного цифрового сигнала. Практически компресси  осуществл етс  посредством формировани  копии сигнала 1/1

из цифрового сигнала в местном дельта-демодул торе . При этом уровне амплитудно- импульсной модул ции в схеме АИМ 19 и соответственно величиной шага квантовани  дельта-модул тора, управл ет сигнал с

уровнем пропорциональным уровню, входного аналогового сигнала. Чем выше уровень входного сигнала, тем больше по напр жению (уровню) величина сигнала на выходе интегратора 22, выше уровень амплитудно-импульсной модул ции и соответственно больше шаг квантовани  дельта-модул тора Д|. А это значит, что также больше коэффициент компрессии дельта-модул тора т. Таким образом

ществл етс  компресси  в схеме дельта-ко- дека при анзлого-цифровом преобразовании ,

Формирование сигнала, управл ющего уровнем амплитудно-импульсной модул - ции. В выходном цифровом дельта-сигнале плотность пачек однородных посылок пропорциональна величине уровн  (средне- квадратического значени  напр жени ) входного аналогового сигнала. ЦДУ 23 ана- лизирует выходную информационную дель- та-последовательность и если в ней по вл ютс  пачки из N и более однородных посылок (нулей или единиц) вырабатывает импульс длительность которого равна (про- порциональна) длительности однородных посылок в пачке. Дл  преобразовани  речевых сигналов с FT 32-64 кГц как правило, используютс  дельта-кодеки с . Импульсы интегрируютс  интегратором 22, на вы- ходе которого получаем сигнал пропорциональный уровню входного аналогового сигнала. Этот сигнал через регулируемый усилитель 21 поступает на вход управлени  уровнем АИМ 19. Коэффициент передачи по напр жению регулируемого усилител  21 в режиме записи равен , Это достигаетс  подачей на управл ющий вход регулируемого усилител  21 (вход 7 блока АЦП/ЦАП) сигнала нулевого уровн .

Таким образом, в режиме записи информации формируетс  сигнал управл ющий уровнем амплитудно-импульсной модул ции, а следовательно и величиной шага квантовани  дельта-модул ции, который в момент времени trc учетом коэффициента передачи усилител  (коэффициента усилени ) можно определить как:

AI Д $ К

С учетом, что .

Цифрова  информационна  дельта-последовательность с выхода ФЦП 16 посту- паетна выход 6 блока АЦП/ЦАП и далее (см. фиг.1) на информационный вход блока основной пам ти.

В устройстве, на основе сигнала пачек выделенного ЦДУ 23 и несущего информа- цию об уровне входного аналогового сигнала , ведетс  выделение, с помощью порогового контрол , речевых фрагментов и пауз речи, а также определение (оценка) среднего уровн  записываемых речевых фрагментов. При этом сигнал пачек с выхода ЦДУ 23 поступает также на выход 8 сигнала уровн  речи блока АЦП/ЦАП и далее (см. фиг.1) на вход интегратора 6. Интегратор 6 на основе сигнала пачек формирует сигнал, отображающий уровень входного сигнала. Посто нные времени зар да Гзар.б и разр да граэр.б интегратора б выбираютс  из следующих соображений. Посто нна  времени зар да Г3арб выбираетс  такой, чтобы не было потери информации при определении начала речевого фрагмента . А это, как было установлено экспериментально , выполн етс  если тер етс  не более 1/4 длительности слогового интервала. Длительность слогового интервала пример- неравна 10-20 мс. Посто нна  времени разр да интегратора б выбираетс  такой, чтобы устройство не воспринимало межслоговые паузы, как паузы в речевом сигнале и соответственно чтобы дельта-сигнал межслоговых пауз записывалс  в блок основной пам ти. Это условие выполн етс  если посто нна  времени разр да интегратора б примерно в два-три раза больше посто нной времени межслоговой паузы. Реализуетс  интегратор 6 на основе RC-злементов, а дл  получени  различных посто нных времени разр да и зар да используетс  диод. Пороговый блок 8 сравнивает сигнал уровн , формируемый интегратором 6, с сигналом порога и на основе сравнени  формирует сигнал логической 1, если на аналоговом входе АЦП речевой фрагмент и логического О, если на аналоговом входе АЦП пауза. Реализуетс  такой пороговый блок с помощью обычного компаратора на второй вход (-) которого подаетс  сигнал порога формируемый обычным резистив- ным делителем напр жени  питани  устройства ип. В режиме записи информации сигнал сформированный пороговым блоком 8 через элемент И поступает на вход 8 блока управлени  7 и на вход управлени  V ключа 10. На информационный вход D ключа 10 поступает сигнал уровн  с выхода интегратора 6. В промежутки времени, соответству- .ющие речевым фрагментам во входном аналоговом сигнале, пороговое устройство 8 формирует сигнал логической 1й, который через элемент И 9 поступает на вход управлени  V ключа 9, при этом последний подключает сигнал поступающий на его вход D к информационному входу интегратора со сбросом 11. Таким образом, сигнал уровн  формируемый интегратором 6 поступает на информационный вход интегратора со сбросом 11 только в промежутки времени соответствующие речевым фрагментам во входном аналоговом сигнале. В результате интегратор со сбросом формирует средний уровень записываемых речевых фрагментов . С учетом того, что каждый раз перед

началом записи интегратор со сбросом 11 обнул етс  сигналом формировател  импульсов 14, то за весь пербиод записи этот интегратор формирует средний уровень речевых фрагментов поступающих на аналоге- вый вход устройства за врем  записи.

Работа в режиме записи блока управлени  7 и его взаимодействие с блоками основной 2 и дополнительной 13 пам ти, Функциональной задачей этого блока в ре- жиме записи  вл етс  управление записью речевых фрагментов в блок основной пам ти , а информации о их длительности и длительности речевых пауз в блок дополнительной пам ти и в соответствии с этим формирование сигналов адреса и выборки основной и дополнительной пам ти. Частота сигнала выборки основной пам ти определ етс  и равна тактовой частоте ана- лого-цифрового преобразовани  (FT). Часто- та сигнала выборки дополнительной пам ти существенно ниже FTи определ етс  максимальным временным интервалом, потер  которого не приводит к потери информации в слоге речевого фрагмента, и его величина примерно составл ет 4-5 мс.

В блок управлени  (фиг.З), в режиме записи , по шине 3 поступает сигнал логического О. Этот сигнал поступает на второй вход элемента И 37, на инверсные третьи входы элементов И 38 и И 35 и на вход управлени  буферного блока 36 дополнительной пам ти. При этом буферный блок 36 переключаетс  на трансл цию данных поступающих на его пр мой вход (сигнала па- уза поступающего на вход 8 блока). Дл  элемента И 37 этот сигнал исключает передачу на его выход сигналов поступающих на другой вход, а дл  элементов И 38 и И 35 он  вл етс  разрешающим, поскольку посту- пает на их инверсные входы. Импульс логической 1, поступающий на 4 вход блока управлени  по шине запуск и определ ющий готовность устройства к записи речевой информации, устанавливает в исходное состо ние адресный счетчик 27 основной пам ти, счетчик-делитель частоты 29, адресный счетчик 32 дополнительной пам ти и RS-триггер 33. По шине 2 в схему блока поступает сигнал тактовой частоты FT. На основе этого сигнала формируютс  в блоке сигналы управлени  записью в основную и дополнительную пам ти. В дальнейшем работу блока управлени  в режиме записи информации рассмотрим в зависимости от логического сигнала на входе 8 пауза (О

- на аналоговом входе устройства пауза, 1

- на аналоговом входе устройства речевой фрагмент). Сигнал пауза, поступающий на вход 8 блока посредством элементов И 38,

ИЛИ 39, И 28 и И 26 на основе сигнала FT, формирует сигнал выборки основной пам ти и управл ет работой счетчика 27 формирующего сигнал адреса основной пам ти. При этом сигналы выборки и адреса основной пам ти формируютс  схемой блока если на входе 8 пауза сигнал логической 1 (речевой фрагмент на аналоговом входе блока ). Указанные сигналы управл ют записью речевого фрагмента, преобразованного блоком 1 АЦП/ЦАП в цифровую форму, в блок 2 основной пам ти. Счетчик-делитель частоты 29 на основе сигнала FT формирует сигнал выборки дополнительной пам ти, частота которого, как уже отмечалось выше, определ етс  максимальным временным интервалом, потер  каждого не приводит к потере информации в слоге речевого фрагмента . Сигнал с выхода счетчика-делител  частоты 29 поступает на выход 6 блока и на счетные (С) входы адресного счетчика 32 и таймера 34. На основе этого сигнала адресный счетчик 32 формирует сигнал адреса дополнительной пам ти. Таймер 34, функциональное назначение которого нормирование допустимой длительности пауз между фрагментами речи при записи, включаетс  по входу R сигналом перепада с высокого уровн  на низкий, а выключаетс  обратным перепадом. Поэтому при сигнале логической 1 на входе 8 блока (речевой фрагмент) таймер выключен и соответственно на его выходе сигнал логического О, а на выходе элемента И 35 сигнал логической 1. При этом счетчик-делитель частоты 29 и адресный частоты 29 и адресный счетчик 32 непрерывно формируют соответственно сигнал выборки дополнительной пам ти, тем самым обеспечива  запись в блок дополнительной пам ти 13 сигнала логической 1 пауза поступающего в этот блок через буферный блок 36 и шину данных дополнительной пам ти 5.

При переходе от речевого фрагмента к паузе в сигнале пауза происходит перепад с высокого уровн  на низкий, который включает таймер 34. Кроме того низкий уровень (логический О) сигнала пауза через элементы 38, 39, 25 и с помощью элемента И 26 прерывает поступление сигнала FT на выход этого элемента, тем самым останавливаетс  формирование сигналов выборки и адреса основной пам ти. Таким образом, в устройстве исключаетс  запись паузной дельта-последовательности в блок основной пам ти 2. Формирование сигналов выборки и адреса дополнительной пам ти продолжаетс  и в дополнительную пам ть записываетс  логический О сигнала пауза поступающий в блок 13 через буферный блок 36 и шину

данных дополнительной пам ти.. Если пауза между речевыми фрагментами превышает заданную таймером 34 длительность, последний срабатывает и через элемент И 35 останавливает работу счетчиков 29 и 32, тем самым прекращаетс  запись сигнала логического О пауза в блок 13. Нормирование пауз позвол ет примен ть в блоке 13 пам ть с малым объемом. Схема блока управлени  предусматривает выбрасывание паузы перед речевым фрагментом записываемым в устройство и выбрасывание речевого фрагмента который началс  до поступлени  импульса по шине 4 запуск. Это осуществл етс  с помощью RS-тригге- ра 33, который формирует сигнал логической 1 на выходе только после поступлени  первого речевого фрагмента начавшегос  после поступлени  импульса запуск. Выходной сигнал триггера 33 через элементы 38, 39, 25, 26, 35 управл ет работой счетчиков 27, 29 и 32.

При заполнении основной или дополнительной пам ти, по соответствующей кодовой комбинации сигнала адреса срабатывает дешифратор окончани  счета (28 или 30) и запись информации прекращаетс . Таким образом, функционирует в режиме записи информации блок управлени  7 предлагаемого устройства.

Как уже отмечалось, целью предлагаемого изобретени   вл етс  расширение рабочего динамического диапазона записываемых речевых сигналов за счет поддержани  средней мощности при их воспроизведении независимо от средней мощности при записи. За весь период записи интегратор 11 сформирует средний уровень речевых фрагментов записанных в блоке основной пам ти 2. В режиме воспроизведени  напр жение сформированное интегратором 11 подключаетс  через мутатор 12 к регулирующему входу усилител  21 в блоке 1 АЦП/ЦАП и устанавливает величину его коэффициента К передачи (усилени ). Следовательно и в К раз увеличиваетс  начальный шаг квантовани  дельта-демодул ции, котора  осуществл етс  в блок АЦП/ЦАП в режиме чтени , по сравнению с начальным шагом квантовани  при дельта-модул ции. С учетом того, что при чтении дельта-демодул тором  вл етс  схема включающа  элементы блока 1 ЦАП/АЦП которые использовались как местный дельта-демодул тор при дельта-модул ции в режиме записи и при этом начальный шаг квантовани  в К раз больше начального шага при дельта-модул ции, получим амплитудные значени  восстановительных в блоке 1 речевых фрагментов в

К раз большими чем они были при записи. Это значит что сигнал при воспроизведении в К раз линейно усиливаетс  по сравнению с записываемым. Следует отметить, что при 5 этом достигаетс  высока  линейность усилени , т.к. нелинейные искажени  будут определ тьс  механизмом квантовани  (шумами квантовани ) и нелинейностью характеристики зависимости К усилител  21

0 от величины регулирующего напр жени . Линейность такую достаточно просто обеспечивать , т.к. необходимые пределы изменени  начального тага квантовани  незначительны и абсолютные значени  ма5 лы. Така  регулировка усилени  при воспроизведении по сравнению с непосредственной регулировкой речевого восстановленного сигнала, динамический и частотный диапазоны которого значительно

0 шире,  вл етс  значительно эффективней по энергетическим параметрам и проще при реализации. Дл  поддержани  средней мощности воспроизведени  независимо от средней мощности при записи

5 необходимо, чтобы зависимость от средней мощности при записи необходимо, чтобы зависимость К усилител  21 от величины регулирующего напр жени  была обратно пропорциональной, т.е. малым значени м

0 напр жени  сформированным интегратором 11 при записи слабых сигналов соответствовали большие значени  коэффициента передачи (усилени ) К усилител  21,

. Таким образом, предлагаемое устройст5 во позвол ет поддерживать среднюю мощность воспроизведени  речевых фрагментов независимо от их средней мощности при записи в блок пам ти, что позвол ет расширить рабочий динамический

0 диапазон записываемых речевых фрагментов .

Работа устройства в режиме чтени  (воспроизведени ) информации. В режиме чтени  по шине загшсь/чтение поступает

5 сигнал логической 1, который, поступа  в блок 1 АЦП/ЦАП, 2 основной пам ти, 13 дополнительной пам ти и управлени , переводит их в режим чтени  информации. Элементом НЕ 5 этот сигнал преобразуетс 

0 в сигнал логического О, который поступает на вход элемента И 9 и управл ющий вход коммутатора 12. Поступа  на один из входов элемента И 9 сигнал логического О исключает передачу сигнала пауза, фор5 мируемого пороговым устройством, на 8 вход блока 7 управлени . Поступа  на вход управлени  коммутатора 12, сигнал логического О переключает его на коммутацию сигнала среднего уровн  фрагментов, сформированного интегратором 11,к управл ющему входу усилител  21 блока АЦП/ЦАП. Как и в режиме записи, так и в режиме чтени  предлагаемое устройство начинает функционировать при поступлении импульса по шине запуск, который поступает в блок управлени  7. При этом последний начинает формировать сигналы адреса и выборки и читает с блока 13 дополнительной пам ти информацию о длительности речевых фрагментов и нормированных пауз. Ее- ли по шине данных из блока 13 дополнительной пам ти поступает в блок 7 управлени  сигнал логической I (речевой фрагмент), последний формирует сигналы адреса и выборки пам ти блока 2. Читаема  при этом дельта-последовательность речевого фрагмента с выходной шины данных блока 2 через коммутатор 3 поступает на вход. 4 блока АЦП/ЦАП 1. Если на шине данных блока 13 сигнал логического О (па- уза), блок управлени  7 перестает формировать сигналы адреса и выборки основной пам ти 2 и формирует сигнал управлени , на выходе 1 который переключает коммутатор 3 на передачу сигнала паузной дельта- последовательности (101010...) с выхода генератора кода паузы 4 на вход 4 блока АЦП/ЦАП 1. Таким образом на входе 4 блока АЦП/ЦАП 1, в режиме воспроизведени , формируетс  цифрова  дельта-последова- тельность записанной речевой информации о нормированной длительностью пауз.

Блок АЦП/ЦАП в режиме воспроизведени  преобразует сформированную цифровую дельта-последовательность речевой информации в аналоговую форму. При этом сигнал запись/чтение, поступающий на вход 2 блока, переключает коммутатор 17 на передачу дельта-последовательности поступающей на 4 вход блока в схему дельта- демодул тора, а коммутатор 20 на передачу аналоговых сигналов формируемых дельта- демодул тором через ФНЧ 24 на 5 выход блока. Схема дельта-демодул тора включает те же элементы которые использовались в местном дельта-демодул торе в режиме записи информации и работает аналогичным образом. Отличие составл ет только то, что на управл ющий вход усилител  21 (вход 7 блока) поступает регулирующее напр же- ние, которое имеет, практически, посто нное значение за весь период режима воспроизведени . При этом коэффициент передачи (усилени ) усилител  21 в К раз больше чем при записи информации, а соответственно и в К раз выше начальный шаг квантовани  дельта-модул ции по сравнению с начальным шагом квантовани  при дельта-модул ции и следовательно восстановленные в аналоговом виде речевые сигналы на выходе двойного интегратора 11 имеют амплитудные значени  в К раз больше чём они были при записи. С выхода двойного интегратора восстановленный в аналоговый вид информационный сигнал поступает на вход ФНЧ 24, где ограничиваетс  по спектру, а затем через выход 5 блока в тракт звукового воспроизведени .

Claims (3)

1. Устройство дл  цифровой записи-воспроизведени  .речевой информации, содержащее блок основной пам ти, выходом подключенный к первому входу первого коммутатора, блок аналого-цифрового и цифроаналогового преобразователей, первый вход которого подключен к входной шине речевого сигнала, генератор кода паузы, блок дополнительной пам ти, соединенный первым входом с первым входом блока основной пам ти и первым входом блока управлени , первый, второй, третий, четвертый, п тый и шестой выходы которого подключены соответственно к управл ющему входу первого коммутатора, первому, второму и третьему входам блока дополнительной пам ти, первому и второму управл ющим входам блока основной пам ти, второй коммутатор, элемент И, интегратор,

входную шину управлени  режимами, входную шину тактового сигнала, подключенную к второму входу блока управлени , входную шину запуска, подключенную к третьему входу блока управлени , и выходную шину дл  звукового воспроизведени , отличающеес  тем, что, с целью расширени  динамического диапазона записи-воспроизведени  за счет поддержани  средней мощности воспроизводимых речевых сигналов независимо от их средней мощности при записи, введены элемент НЕ, пороговый блок, аналоговый ключ, интегратор со сбросом и формирователь импульсов, при этом второй, третий, четвертый и п тый входы блока аналого-цифрового и цифроанало- гового преобразователей соединены соответственно с входной шиной управлени  режимами, входной шиной тактового сигнала, выходами первого и второго коммутаторов , а первый, второй и третий выходы подключены соответственно к выходной шине звукового воспроизведени , второму входу блока основной пам ти и входу интегратора , выход которого соединен через пороговый блок и элемент И с четвертым входом блока управлени  и подключен через аналоговый ключ, и интегратор со сбросом к первому входу второго коммутатора, второй вход которого соединен с общей шиной , управл ющий вход - с другим входом элемента И, подключенным через формирователь импульсов к управл ющему входу интегратора со сбросом и соединенным через элемент НЕ с входной шиной управлени  режимами и первыми входами блоков основной и дополнительной пам ти, а входна  шина тактового сигнала подключена через генератор кода паузы к второму входу первого коммутатора.

2. Устройство по п. 1,отличающее- с   тем, что блок аналого-цифрового и циф- роаналогового преобразователей содержит последовательно соединенные блок сравнени , формирователь цифровой последовательности , первый коммутатор, цифровой детектор уровн , интегратор, регулируемый усилитель, амплитудно-импульсный модул тор и двойной интегратор, выход которого подключен к одному входу блока сравнени , второй коммутатор и фильтр нижних частот, вход которого подключен к выходу второго коммутатора, первый и второй входы которого соединены соответственно с выходом двойного интегратора и общей шиной, выход первого коммутатора, подключен к второму входу амплитудно-импульсного модул тора, при этом первым, вторым, третьим, четвертым, п тым входами, первым , вторым и третьим выходами блока аналого-цифрового и цифроаналогового преобразователей  вл ютс  соответственно другой вход блока сравнени , управл ющий вход первого коммутатора, соединенный с

управл ющим входом второго коммутатора, другой вход формировател  цифровой последовательности , соединенный с другим входом цифрового детектора уровн , второй вход первого коммутатора, управл ющий

0 вход регулируемого усилител , выход фильтра нижних частот, выход формировател  цифровой последовательности и выход цифрового детектора уровн .

3. Устройство по п. 1,отличающее5 с   тем, что блок управлени  содержит шесть элементов И, элемент ИЛИ. два адресных счетчика, счетчик-делитель частоты, два дешифратора, таймер, два триггера и буферный блок, при этом выход первого ад0 ресного счетчика соединен через первый дешифратор с инверсным входом первого элемента И, выход которого подключен к одному входу второго элемента И, инверсный выход которого соединен со счетным

5 входом первого адресного счетчика, выход счетчика-делител  частоты подключен к счетным входам второго адресного счетчика и таймера, а через третий элемент И по его инверсному выходу - к синхровходу первого

0 триггера, D-вход которого соединен с первым выходом буферного блока, пр мой выход первого триггера подключен через четвертый элемент И и элемент ИЛИ к другому входу первого элемента И, выход вто5 рсго триггера соединен через п тый элемент И с другим входом элемента ИЛИ и через шестой элемент И по его инверсному выходу - с управл ющими входами счетчика-делител  частоты и второго адресного

0 счетчика, выход которого подключен через второй дешифратор к инверсному входу третьего элемента И, второй вход шестого элемента И соединен с выходом таймера, первым, вторым, третьим и четвертым вхо5 дами блока управлени   вл ютс  соответственно другой вход четвертого элемента И, соединенный с третьими инверсными входами п того и шестого элементов И, и с вторым входом буферного блока, другой

0 вход второго элемента И, соединенный с синхровходом счетчика делител  частоты, вход сброса первого адресного счетчика, соединенный с входом сброса второго адресного счетчика, входами сброса

5 счетчика-делител  частоты и второго триггера , и вход установки второго триггера, соединенный с входом сброса таймера, с вторым входом п того элемента И и с первым входом буферного блока, а первым, вторым , третьим, четвертым, п тым и шестым

выходами блока управлени   вл ютс  соот- адресного счетчика, инверсный выход вто- ветственно инверсный выход первого триг- рого элемента И и выход первого адресного гера, выход буферного блока, инверсный счетчика. выход третьего элемента И, выход второго