RU1789988C - Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor system - Google Patents
Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor systemInfo
- Publication number
- RU1789988C RU1789988C SU904847272A SU4847272A RU1789988C RU 1789988 C RU1789988 C RU 1789988C SU 904847272 A SU904847272 A SU 904847272A SU 4847272 A SU4847272 A SU 4847272A RU 1789988 C RU1789988 C RU 1789988C
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- information
- inputs
- group
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл организации мультипроцессорной иерархической вычислительной системы. Цель изобретени - повышение быстродействи . Устройство сопр жени между процессором верхнего уровн и группой процессоров нижнего уровн мультипроцессорной иерархической системы содержит первый и второй дешифраторы, входной регистр, Н блоков управлени с пр мым доступом в пам ть, блок приемопередатчиков, выходной регистр, Н блоков приемопередатчиков группы, два передатчика, шесть приёмников , группу передатчиков/элемент задержки , узел сравнени , два счетчика, п ть триггеров, три элемента И, четыре элемента И-НЕ, три элемента ИЛИ. 6 ил.The invention relates to computer technology and can be used to organize a multiprocessor hierarchical computing system. The purpose of the invention is to increase speed. The interface between the upper-level processor and the group of lower-level processors of the multiprocessor hierarchical system contains the first and second decoders, the input register, H direct-access memory control units, the transceiver unit, the output register, the group H transceiver units, two transmitters, six receivers, a group of transmitters / delay element, a comparison node, two counters, five triggers, three AND elements, four AND elements, three OR elements. 6 ill.
Description
Изобретение относитс к вычислительной технике и может быть использовано дл организации мультипроцессорной иерархической вычислительной системы.The invention relates to computer technology and can be used to organize a multiprocessor hierarchical computing system.
Известно устройство дл организации мультипроцессорной системы, содержащее регистра управлени , два регистра данных, два регистра направлени и два контрольных регистра, образующие два канала ввода-вывода , позвол ет организовать мультипроцессорную систему.Недостатком устройства вл етс ограниченна область применени - только дл управлени двум каналами внешних устройств и низка скорость обмена.A device for organizing a multiprocessor system containing control registers, two data registers, two direction registers and two control registers forming two input / output channels allows a multiprocessor system to be organized. A disadvantage of the device is the limited scope of application — only for controlling two external channels devices and low exchange rate.
Известно устройство дл организации мультипроцессорной системы, содержащееA device for organizing a multiprocessor system containing
регистр команд vf состо ний, регистр данных , приемники, адресный компаратор, регистр адреса, вентили, два коммутатора, приемопередатчики, четыре триггера, два сдвиговых регистра, генератор импульсов и посто нное запоминающее устройство, по- звол еторганизовать мультйпроцессорную иерархическую систему.state command register vf, data register, receivers, address comparator, address register, gates, two switches, transceivers, four triggers, two shift registers, a pulse generator and read-only memory, allows organizing a multiprocessor hierarchical system.
Недостатком устройства вл ютс боль- uftie аппаратные затраты и низка скорость обмена информацией.A disadvantage of the device is the uftie hardware costs and low information exchange rate.
Известно устройство дл организации мультипроцессорной иерархической системы , содержащее дешифратор управл ющих сигналов, входной регистр, регистр адреса, блок приемопередатчиков верхнего уровн , триггеры, логические элементы И, ИЛИ,A device is known for organizing a multiprocessor hierarchical system comprising a control signal decoder, an input register, an address register, a top-level transceiver unit, triggers, AND, OR logic elements,
3 ч о3 h o
0000
0000
коммутатор, посто нное запоминающее устройство и Nfe блоков управлени пр мым доступом в пам ть, позвол ет организовать мультипроцессорную иерархическую систему ,a switch, read-only memory, and Nfe of direct memory access control units allow the organization of a multiprocessor hierarchical system,
Недостатком устройства вл ютс большие аппаратные затраты и низка скорость обмена информацией,The disadvantage of this device is the high hardware costs and low speed of information exchange,
Наиболее .(близким по технической сущности к за вл емому устройству вл етс выбранкбе в Шёстве прототипа устройство дл ррт-ани#а Ц0&т мультипроцессорной иерархической системы, содержащее дешифратор управл ющих сигналов, входной регистр, Kfe блоков управлени пр мым доступом в пам ть, регистр адреса, блок приемопередатчиков верхнего уровн , регистр управлени , дешифратор выбора, блок внутренних приемопередатчиков, выходной регистр и блоки приемопередатчиков нижнего уровн , причем первые информационные входы-выходы входного регистра и регистра адреса подключены к первому информационному входу-выходу блока приемопередатчиков верхнего уровн и к входу дешифратора управл ющих сигналов, первый и второй выходы которого подключены к сийхровхоДам йхбдйого регистра и регистра адреса соответственно, второй информационный вход-выход блока приемопередатчиков верхнего уровн вл етс вхбдом-выходом верхнего уровн устройства , третий и четвертый выходы дешифратора управл ющих сигналов подключены к синхро входам выходного регистрам регистра управлени соответственно, первые информационные входы-выходы которых подключены к первому информационному входу-выходу блока приемопередатчиков верхнего уровн , вторые информационные входы-выходы входного регистра, выходного регистра и регистра адреса подключены к первому информационному входу-выходу блока внутренних приемопередатчиков, второй информационный вход-выход которого подкл ючен к первым информационным входам-выходам блоков приемопередатчиков нижнего уровн , вторые информационные входы-выходы которых вл ютс соответствующими входами-выходами нижнего уровн устройства, выход регистра управлени подключен к входу дешифратора выбора, первый выход которого подключен к входам выбора направлени обмена блоков управлени пр мым доступом в пам ть, вход пуска 1-го (, N), блока управлени пр мы.м доступом в пам ть подключен к J-му (, N+1) выходу дешифратора выбора, выходы окончани цикла блоков управлени пр мым доступом в пам ть подключены кThe most. (Closest in technical essence to the claimed device is the selection in the Prototype of the device for ppt ani # a C0 & t of a multiprocessor hierarchical system containing a decoder of control signals, an input register, Kfe of direct access control units in the memory , address register, upper level transceiver block, control register, selection decoder, internal transceiver block, output register and lower level transceiver blocks, the first information inputs and outputs of the input reg The address register and register are connected to the first information input-output of the upper-level transceiver unit and to the input of the control signal decoder, the first and second outputs of which are connected to the register and address register respectively, the second information input-output of the upper-level transceiver unit is - the output of the upper level of the device, the third and fourth outputs of the control signal decoder are connected to the sync inputs of the output registers of the control register, respectively Namely, the first information inputs and outputs of which are connected to the first information input and output of the upper level transceiver unit, the second information inputs and outputs of the input register, output register, and address register are connected to the first information input and output of the internal transceiver unit, whose second information input and output connected to the first information inputs / outputs of the lower level transceiver blocks, the second information inputs and outputs of which are corresponding to the inputs and outputs of the lower level of the device, the output of the control register is connected to the input of the selection decoder, the first output of which is connected to the inputs of the choice of the direction of exchange of direct memory access control units, the start input of the 1st (, N), direct control unit. access to the memory is connected to the J-th (, N + 1) output of the decoder selection, the outputs of the end of the cycle of blocks of direct access to the memory are connected to
00
55
00
55
00
55
00
55
00
55
входу сброса регистра управлени , выходы Адрес-данные блоков управлени пр мым доступом в пам ть подключены к входу Адрес-данные блока внутренних приемопередатчиков , выходы управлени выдачей информации блоков управлени пр мым доступом в пам ть подключены к входам управлени выдачей информации соответствующих блоков приемопередатчиков нижнего уровн , выходы управл ющих слов обмена блоков управлени пр мым до- ступом в пам ть подключены к входам управлени режимом пр мого доступа соответствующих блоков приемопередатчиков нижнего уровн , Недостатком устройства вл етс ограниченное количество подключаемых ЭВМ нижнего уровн и низка скорость обмена массивами информации ,control register reset input, outputs The address data of the direct memory access control units are connected to the input The address data of the internal transceiver unit, the information control output outputs of the direct access memory control units are connected to the information output control inputs of the corresponding lower level transceiver units , the control word outputs of the exchange of direct access control memory blocks are connected to the direct access mode control inputs of the corresponding lower transceiver blocks its level, The disadvantage of this device is the limited number of connected computers of the lower level and the low rate of exchange of information arrays,
В прототипе количество подключаемых ЭВМ нижнего уровн ограничено из-за конечной нагрузочной способности внутренней магистрали, а скорость обмена вл етс низкой за счет выполнени множества команд при выполнении операций обмена массивами информацией.In the prototype, the number of downstream computers to be connected is limited due to the final load capacity of the internal backbone, and the exchange rate is low due to the execution of a plurality of commands when performing data exchange operations.
Цель изобретени : расширение количества подключаемых ЭВМ нижнего уровн за счет организации адресации групп каналов дл св зи с ЭВМ верхнего уровн ; повышение скорости обмена массивами информа- ций за счет сокращени множества команд при выполнении операций обмена между ЭВМ верхнего и нижнего уровн .The purpose of the invention: to expand the number of connected low-level computers by organizing the addressing of channel groups for communication with the upper-level computers; increasing the speed of exchange of information arrays by reducing the set of commands when performing exchange operations between computers of the upper and lower levels.
Поставленна цель достигаетс тем, что в известное устройство, содержащее дешифратор управл ющих сигналов, входной регистр, N блоков управлени , дешифратор выбора, блок внутренних приемопередатчиков , выходной регистр и блоки приемопередатчиков нижнего уровн /причем первый и второй выход дешифратора управл ющих сигналов подключены соответственно к входам выборки входного и выходного регистра , информационные входы входного регистра и информационные выходы выходного регистра подключены к первому информационному входу-выходу блока внут ёйнйх приемопередатчиков, второй информационный вход-выход которого подключен к первым информационным входам- выходам блоков приемопередатчиков нижнего уровн , вторые информационные входы-выходы которых вл ютс соответствующими входами-выходами нижнего уровн устройства, вход пуска 1-го (, N) блока управлени пр мым доступом в пам ть подключён к i-му выходу дешифратора выбора, первый и второй выходы управлени выдачей информации блоков управлени пр мым доступом в пам ть подключены к первому и второму входам управлени выдачей информации соответствующих блоков приемопередатчиков нижнего уровн , и образующее группу каналов дл св зи ЭВМ верхнего уровн с N ЭВМ нижнего уровн , введены (М-1) таких групп, причем в каждую из М групп введены два передатчика, шесть приемников, четыре группы приемников, группа передатчиков, элемент задержки, элемент сравнени , два счетчика, п ть триггеров , три элемента И, четыре элемента И- НЕ, три элемента ИЛИ, при этом в каждом из М групп каналов, выход передатчика подключен к синхро-входу ЭВМ верхнего уровн , входы первого, второго и третьего приемников подключены к выходам ввода, вывода и синхронизации ЭВМ верхнего уровн соответственно, группа входов первой группы приемников подключены к группе старших разр дов адресного выхода ЭВМ верхнего уровн , младшие разр ды адресного выхода которой подключены ко входам четвертого и п того приемника соответственно , входы второй и четвертой групп приемников и выходы группы передатчиков подключены к группе информационных входов-выходов ЭВМ верхнего уровн , младший разр д которой подключен к входу шестого приемника, входы третьей группы приемников подключены к адресным выходам ЭВМ верхнего уровн , первый вход передатчика соединен с выходом элемента задержки, вход которого соединен с вторым входом передатчика и с выходом первого элемента ИЛИ, первый вход которого соединен с входом управлени записью входного регистра, с вторым входом третьего элемента И и с выходом первого элемента И, первый вход которого соединен с выходом первого приемника, второй вход первого элемента ИЛИ соединен с входом управлени записью выходного регистра, с выходом второго элемента И и с первыми входами первого и второго элементов И-НЕ, вторые входы которых соединены с третьим и четвертым выходами дешифратора управл ющих сигналов, информационные входы которого соединены с выходами первого и второго триггеров, входы синхронизации которых соединены с входом синхронизации третьего триггера и с выходом третьего приемника, выход второго приемника соединен с первым входом второго элемента И, второй вход которого соединен с вторым входом первого элемента И и с пр мым выходом третьего триггера, инверсный выход которого соединен с входом выборки дешифратора управл ющих сигналов, информационный вход третьегоThis goal is achieved by the fact that in a known device containing a control signal decoder, an input register, N control units, a selection decoder, an internal transceiver unit, an output register and lower level transceiver units / the first and second output of the control signal decoder are connected respectively to the inputs of the sample input and output register, the information inputs of the input register and the information outputs of the output register are connected to the first information input-output block an internal transceiver, the second information input-output of which is connected to the first information inputs and outputs of the lower-level transceiver units, the second information inputs and outputs of which are the corresponding inputs and outputs of the lower level of the device, the start input of the 1st (, N) control unit memory access is connected to the i-th output of the selection decoder, the first and second outputs of the information output control units of the memory access control are connected to the first and second outputs of the output control information of corresponding blocks of lower-level transceivers, and forming a group of channels for communication of upper-level computers with N lower-level computers, (M-1) such groups are introduced, moreover, two transmitters, six receivers, four receiver groups are introduced into each of the M groups a group of transmitters, a delay element, a comparison element, two counters, five triggers, three AND elements, four AND-NOT elements, three OR elements, and in each of the M groups of channels, the output of the transmitter is connected to the sync input of the upper level computer, inputs of the first, second and three receivers are connected to the input, output and synchronization outputs of the upper level computers, respectively, the group of inputs of the first group of receivers are connected to the high order group of the address output of the upper level computer, the lower bits of the address output of which are connected to the inputs of the fourth and fifth receiver, respectively, the inputs of the second and the fourth group of receivers and the outputs of the group of transmitters are connected to the group of information inputs and outputs of the upper level computer, the least significant bit of which is connected to the input of the sixth receiver, s of the third group of receivers are connected to the address outputs of the upper level computer, the first input of the transmitter is connected to the output of the delay element, the input of which is connected to the second input of the transmitter and to the output of the first OR element, the first input of which is connected to the input for recording control of the input register, with the second input of the third element And and with the output of the first element And, the first input of which is connected to the output of the first receiver, the second input of the first element OR is connected to the control input of the output register, with the output of the second And with the first inputs of the first and second AND-NOT elements, the second inputs of which are connected to the third and fourth outputs of the control signal decoder, the information inputs of which are connected to the outputs of the first and second triggers, the synchronization inputs of which are connected to the synchronization input of the third trigger and the output of the third receiver, the output of the second receiver is connected to the first input of the second element And, the second input of which is connected to the second input of the first element And and with the direct output of the third trigger, inverse output which is connected to the input of the sample decoder control signals, the information input of the third
триггера соединен с выходом элемента сравнени , перва группа входов которого, соединена с выходами первой группы приемников , втора группа входов элемента 5 сравнени вл етс входами установки номера группы каналов устройства, информационные входы первого и второго триггеров соединены с выходами четвертого и п того приемников, выход первого элемента И-НБthe trigger is connected to the output of the comparison element, the first group of inputs of which is connected to the outputs of the first group of receivers, the second group of inputs of the comparison element 5 are inputs of setting the channel group number of the device, the information inputs of the first and second triggers are connected to the outputs of the fourth and fifth receivers, output the first element of I-NB
0 соединен с входами синхронизации счетчика управлени и четвертого триггера, информационный вход которого соединен с выходом шестого приемника, выход второго элемента И-НЕ соединен с входом синхро5 низации счетчика адреса, информационные входы которого соединены с выходами приемников третьей группы, информационные входы дешифратора выбора соединены с информационными выходами счетчика уп0 равлени , информационные входы которого соединены с выходами приемников второй группы, входы увеличени и уменьшени счетчика управлени соединены с выходами пр мого и обратного переноса счетчика ад5 реса, группа информационных выходов которого соединены с первыми информационными входами-выходами блока внутренних приемопередатчиков, первый вход третьего элемента И-НЕ соединен0 is connected to the synchronization inputs of the control counter and the fourth trigger, the information input of which is connected to the output of the sixth receiver, the output of the second NAND element is connected to the synchronization input5 of the address counter, the information inputs of which are connected to the outputs of the receivers of the third group, the information inputs of the selection decoder are connected to the information outputs of the control counter, the information inputs of which are connected to the outputs of the receivers of the second group, the inputs of increasing and decreasing the control counter with enes outputs forward and backward transfer counter ad5 rez, group of information outputs of which are connected with first data inputs-outputs internal transceiver unit, the first input of the third AND-NO element is connected
0 с пр мым выходом четвертого триггера и через передатчик блока внутренних приемопередатчиков с входами выбора режима № блоков управлени , инверсный выход четвертого триггера соединен с первым вхо5 дом четвертого элемента И-НЕ, второй вход которого соединен с вторым входом третьего элемента И-НЕ и с выходом второго элемента ИЛИ, входы которого соединены с первыми выходами управлени № блоков0 with the direct output of the fourth trigger and through the transmitter of the internal transceiver unit with inputs of mode selection No. of control units, the inverse output of the fourth trigger is connected to the first input of the fourth AND-NOT element, the second input of which is connected to the second input of the third AND-NOT element and the output of the second OR element, the inputs of which are connected to the first control outputs of the block number
0 управлени соответственно, входы управлени блока внутренних приемопередатчиков соединены с вторыми выходами управлени № блоков управлени , группы информационных входов и выходов которых соединены0 control, respectively, the control inputs of the internal transceiver unit are connected to the second control outputs No. of control units, the groups of information inputs and outputs of which are connected
5 с группами информационных выходов и входов соответствующих блоков приемопередатчиков нижнего уровн , выходы приемников четвертой группы соединены с .информационными входами выходного ре0 ,гистра, информационные выходы входного регистра соединены с входами группы передатчиков , выход второго передатчика подключен к младшему разр ду в группе информационных входов-выходов ЭВМ5 with groups of information outputs and inputs of the corresponding blocks of lower-level transceivers, the outputs of the fourth group of receivers are connected to the information inputs of the output re0, histra, the information outputs of the input register are connected to the inputs of the transmitter group, the output of the second transmitter is connected to the low-order bit in the group of information inputs - computer outputs
5 верхнего уровн , первый вход второго передатчика подключен к выходу третьего элемента И, первый вход которого соединен с четвертым выходом дешифратора управл ющих сигналов, второй вход второго передатчика соединен с выходом п того5 of the upper level, the first input of the second transmitter is connected to the output of the third element And, the first input of which is connected to the fourth output of the control signal decoder, the second input of the second transmitter is connected to the output of the fifth
триггера, вход синхронизации которого соединен с выходом первого элемента ИЛИ, вход установки в ноль п того триггера соединен с выходом.третьего элемента ИЛИ, входы которого соединены с третьими выходами управлени Ms блоков управлени пр мым доступом к пам ти, выходы третьего и четвертого элементов И-НЕ соединены с входами увеличени и уменьшени счетчика адреса соответственно,.the trigger, the synchronization input of which is connected to the output of the first OR element, the input to the zero of the fifth trigger is connected to the output of the third OR element, whose inputs are connected to the third control outputs Ms of the direct memory access control units, the outputs of the third and fourth AND elements - NOT connected to the increment and decrement inputs of the address counter, respectively.
Сопоставительный анализ с прототипом позвол ет сделать вывод, что за вл емое устройство отличаетс наличием (М-1) групп каналов дл св зи ЭВМ верхнего уровн с N ЭВМ нижнего уровн и наличием в каждой группе двух передатчиков, шести приемников, четырех групп приемников, группы передатчиков, элемента задержки, элемента сравнени , двух счетчиков, п ти триггеров, трех элементов И, четырех элементов И-НЕ, трех элементов ИЛИ и новой организацией св зей.Comparative analysis with the prototype allows us to conclude that the claimed device is characterized by the presence of (M-1) groups of channels for communication of upper-level computers with N lower-level computers and the presence in each group of two transmitters, six receivers, four groups of receivers, a group transmitters, a delay element, a comparison element, two counters, five triggers, three AND elements, four AND elements, three OR elements, and a new communication arrangement.
Таким образом, за вл емое устройство соответствует критерию изобретени новизна .Thus, the claimed device meets the criteria of the invention of novelty.
Устройство обладает существенными отличи ми, так как содержит новую совокупность признаков, котора придает ему новые свойства , заключающиес в увеличении количества подключаемых ЭВМ нижнего уровн и в повышении скорости обмена массивами информации, за счет организации адресации групп каналов и сокращени множества команд при выполнении операций обмена массива информации между ЭВМ. .The device has significant differences, as it contains a new set of features, which gives it new properties, consisting in increasing the number of connected computers of the lower level and in increasing the speed of exchange of information arrays by organizing the addressing of channel groups and reducing the number of commands when performing array exchange operations information between computers. .
На фиг. 1 приведена структурна схема группы каналов дл св зи ЭВМ верхнего уровн с N ЭВМ нижнего уровн ; на фиг. 2In FIG. 1 is a block diagram of a group of channels for communicating a high level computer with an N low level computer; in FIG. 2
-структурна схема устройства, состо щего из М групп каналов дл св зи ЭВМ верхнего уровн с N M ЭВМ нижнего уровн ; на фиг. 3 - пример реализации блока управлени ; на фиг, 4 - пример реализации блока при- емопереДатчиков нижнего уровн ; на фиг, 5a block diagram of a device consisting of M channel groups for communicating upper level computers with N M lower level computers; in FIG. 3 is an example implementation of a control unit; in Fig. 4 - an example of the implementation of the block of the lower level transceivers; on fig 5
- пример реализации блока внутренних приемопередатчиков; на фиг. 6 - временные соотношени операций обмена массивами информацией прототипа и за вл емого устройства .- an example implementation of a block of internal transceivers; in FIG. 6 - time relations of the operations of exchanging arrays of information of the prototype and the claimed device.
На фиг, 1 позицией 1 обозначена группа каналов дл св зи ЭВМ верхнего уровн с N ЭВМ нижнёго уровн ; 2 - передатчик (например 559МП1); 3, 4, 5 - первый, второй и третий приемники (например 559ИП2); 6 - перва группа приемников; 7,8 - четвертый и п тый приемники; 9 - втора группа приемников; 10 - шестой приемник; 11 - треть группа приемников; 12 - первый счетчик, например ИЕ7 серии 155,555 или аналогичный; 13 - элемент задержки реализованный на навесных элементах (конденсатор, резистор , диод или набор элементов НЕ; 14, 15In Fig. 1, reference numeral 1 denotes a group of channels for communicating a high level computer with a low level N computer; 2 - transmitter (for example 559MP1); 3, 4, 5 - the first, second and third receivers (for example 559IP2); 6 - the first group of receivers; 7.8 - fourth and fifth receivers; 9 - the second group of receivers; 10 - the sixth receiver; 11 - a third group of receivers; 12 - the first counter, for example IE7 series 155.555 or similar; 13 - delay element implemented on mounted elements (capacitor, resistor, diode or set of elements NOT; 14, 15
- первый и второй элементы И, например ЛИ1, ЛИЗ серии К155, К555 или аналогичный; 16 - узел сравнени , например 53 ОСП 1 или аналогичный; 17, 18 - первый и второй триггеры, например ТМ2, ТМ5 серии Kl55, К555; 19-четвертый триггер; 20,21 -третий 0 и четвертый элемент И-НЕ, например ЛАЗ, ЛА4 серии К155, К555 или аналогичный; 22- the first and second elements And, for example LI1, LIZ series K155, K555 or similar; 16 is a comparison unit, e.g. 53 OSB 1 or the like; 17, 18 - the first and second triggers, for example TM2, TM5 series Kl55, K555; 19th trigger; 20.21 - third 0 and the fourth AND-NOT element, for example LAZ, LA4 of the K155, K555 series or similar; 22
- второй счетчик; 23 - первый элемент ИЛИ например ЛЛ1 серии К155, К555 или аналогичный; 24 - третий триггер; 25 - первый- second counter; 23 - the first element OR for example LL1 series K155, K555 or similar; 24 - the third trigger; 25 - first
5 дешифратор, например ИД4 серии К155, К555 или аналогичный; 26, 27 - первый и второй элемент и-НЕ; 28 - второй дешифратор , например ИДЗ серии К155, К555 или аналогичный; 29 - второй элемент ИЛИ; 305 decoder, for example, ID4 series K155, K555 or similar; 26, 27 - the first and second element and NOT; 28 - a second decoder, for example, IDZ series K155, K555 or similar; 29 - the second element OR; thirty
0 -треть группа приемников; 31 - выходной регистр, например К589ИР12 или аналогичный; 32 - группа передатчиков; 33 - входной регистр, например К589ИР12 или аналогичный; 34 - блок приемопередатчиков;0 - third group of receivers; 31 - output register, for example K589IR12 or similar; 32 - group of transmitters; 33 - input register, for example K589IR12 or similar; 34 - block transceivers;
5 З51...35м - блоки приемопередатчиков группы; Зб1,..36ы - блоки управлени пр мым доступом в пам ть; 37 - второй передатчик; 38 - п тый триггер; 39 - третий элемент И; 40 - третий элемент ИЛИ: 41 - лини сигна0 ла СИП; 42 - лини сигнала ВВОД; 43 - лини сигнала ВЫВОД; 44 - лини сигнала СИА; 45 - группа линий старших разр дов сигналов АДРЕС; 46 - группа линий младших разр дов сигналов АДРЕС; 47 - группа5 З51 ... 35m - blocks of group transceivers; Zb1, .. 36y are direct memory access control units; 37 - second transmitter; 38 - fifth trigger; 39 - the third element And; 40 - the third element OR: 41 - signal line SIP; 42 - input signal lines; 43 - signal line OUTPUT; 44 - line signal SIA; 45 - a group of high-order lines of ADDRESS signals; 46 is a group of low order bits of ADDRESS signals; 47 - group
5 линий сигналов ДАННЫЕ ВХ.; 48 - лини младшего разр да сигналов ДАННЫЕ ВХ.; 49 - группа линий сигналов АДРЕС; 50 - группа линий сигналов ДАННЫЕ ВЫХ.; 51- лини сигнала РЕЖИМ; 52 - группа линий5 signal lines DATA IN; 48 - low-order bits of the signal DATA IN; 49 - a group of signal lines ADDRESS; 50 - group of signal lines DATA OUTPUT; 51- signal lines MODE; 52 - group of lines
0 сигналов ДАННЫЕ ЭП.; 53 - группа линий сигналов ДАННЫЕ ЧТ.; 54 - лини сигнала разрешени обмена; 55 - лини сигнала направление обмена; 56 - магистраль дл св зи с ЭВМ верхнего уровн ; 57 - перва 0 signals EP DATA .; 53 - a group of signal lines THAT DATA .; 54 is a link for an enable signal; 55 - signal line direction of exchange; 56 - trunk for communication with upper level computers; 57 - first
5 внутренн магистраль; 58 - втора внутренн магистраль; 59 - группа линий установки номера (адреса) группы каналов; 60- группа линий сигналов 61 - группа линий сигналов КОНЕЦ ЦИКЛА ; 62 - груп0 па линий сигналов АДРЕС ЯЧЕЙКИ ; 63 - группа линий сигналов УПРАВЛЕНИЕ ОБМЕНОМ ; 64 - группа линий сигналов ПУСК.5 internal trunk; 58 - the second internal highway; 59 - a group of lines for setting the number (address) of a group of channels; 60 - group of signal lines 61 - group of signal lines END OF THE CYCLE; 62 - group of signal lines ADDRESS OF THE CELL; 63 - a group of signal lines EXCHANGE MANAGEMENT; 64 - a group of signal lines START.
На фиг. 3 позицией 65 обозначен муль5 типлексор, например КП1 или КП5 серии К155 или аналогичный; 66 - генератор импульсов реализованный на базе элементов серии К155 или аналогичной; 67 - регистр; 68 - посто нное запоминающее устройство, например РЕЗ серии К155 или аналогичное.In FIG. 3, reference numeral 65 denotes a multiplexer, for example, KP1 or KP5 of the K155 series or similar; 66 - a pulse generator implemented on the basis of elements of the K155 series or similar; 67 - register; 68 is a read-only memory device, for example, REZ of the K155 series or the like.
На фиг, 4 позицией 69 обозначен первый элемент НЕ; 70 - группа шинных формирователей , например К589АП16 или К589АП26, 71 - передатчик; 72 - приемник; 73 - элементы НЕ; 74, 75 - элементы И; 76 - группа передатчиков; 77 - группа приемников .In FIG. 4, reference numeral 69 denotes the first element NOT; 70 - a group of bus formers, for example K589AP16 or K589AP26, 71 - transmitter; 72 - receiver; 73 - elements NOT; 74, 75 - elements of And; 76 - group of transmitters; 77 is a group of receivers.
На фиг. 5 позицией 78 и 79 обозначены группы передатчиков; 80 - передатчик; 81 - группа приемников; 82 - элемент ИЛИ; 83 - элемент НЕ.In FIG. 5, 78 and 79 indicate groups of transmitters; 80 - transmitter; 81 - group of receivers; 82 - element OR; 83 - element NOT.
На фиг. 6 позицией ТА in обозначен временной интервал записи адреса чейки в регистр адреса прототипа при передаче первого слова из массива передаваемой информации;In FIG. 6, the position TA in denotes the time interval for recording the cell address in the register of the prototype address when transmitting the first word from the array of transmitted information;
Тд1п - временной интервал записи передаваемых данных в выходной регистр прототипа при передаче первого слова из массива передаваемой информации; TD1P - the time interval for recording the transmitted data in the output register of the prototype when transmitting the first word from the array of transmitted information;
Tyin - временной интервал записи кода номера ЭВМ нижнего уровн в регистр управлени прототипа при передаче первого слова из массива передаваемой информации;Tyin is the time interval for recording the code of the lower level computer number into the control register of the prototype when transmitting the first word from the array of transmitted information;
Тд2П - временной интервал записи адреса чейки в регистр адреса прототипа при передаче второго слова из массива передаваемой информации;TD2P - the time interval for recording the address of the cell in the register of the address of the prototype when transmitting the second word from the array of transmitted information;
Тдгп - временной интервал записи передаваемых данных в выходной регистр прототипа при передаче второго слова из массива передаваемой информации;TDGP - the time interval for recording the transmitted data in the output register of the prototype when transmitting the second word from the array of transmitted information;
Туап - врем.енной интервал записи кода номера ЭВМ нижнего уровн в регистр управлени прототипа при передаче второго слова из массива передаваемой информации;Tuap — time interval for recording the code of the lower level computer number in the control register of the prototype when transmitting the second word from the transmitted information array;
Тдкп - временной интервал записи адреса чейки в регистр адреса прототипа при передаче К-слова из массива передаваемой информации;Tdkp - the time interval for writing the address of the cell in the register of the address of the prototype when transmitting the K-word from the array of transmitted information;
Тдкп - временной интервал записи передаваемых данных в выходной регистр прототипа при передаче К-слова из массива передаваемой информации;Tdkp - the time interval for recording the transmitted data in the output register of the prototype when transmitting K-words from the array of transmitted information;
Тукп - временной интервал записи кода номера ЭВМ нижнего уровн в регистр управлени прототипа при передаче К-слова из массива передаваемойгинформации;Tukp is the time interval for recording the code of the lower-level computer number in the control register of the prototype when transmitting a K-word from an array of transmitted information;
TAIH - временной интервал записи адреса чейки в счетчик адреса за вл емого устройства при передаче первого слова из массива передаваемой информации;TAIH — time interval for recording the address of a cell in the address counter of the claimed device when transmitting the first word from the array of transmitted information;
Тдж - временной интервал записи передаваемых данных в выходной регистр за вл ем ого устройства при передаче первого слова из массива передаваемой информации;TJ is the time interval for writing the transmitted data to the output register of the claimed device when transmitting the first word from the array of transmitted information;
Туш - временной интервал записи кода номера ЭВМ нижнего уровн в счетчик управлени за вл емого устройства при передаче первого слова из массива 5 передаваемой информации;Touche is the time interval for recording the code of the lower level computer number into the control counter of the claimed device when transmitting the first word from the transmitted information array 5;
Тден - временной интервал записи передаваемых данных в выходной регистр за вл емого устройства при передаче второго слова из массива передаваемой информа0 ции;Tden is the time interval for writing the transmitted data to the output register of the claimed device when transmitting the second word from the array of transmitted information;
Тдкн - временной интервал записи передаваемых данных в выходной регистр за вл емого устройства при передаче К-слова из массива передаваемой информации;Тдкн is the time interval for writing the transmitted data to the output register of the claimed device when transmitting the K-word from the array of transmitted information;
5 Туки - временной интервал записи кода номера ЭВМ нижнего уровн в счетчик управлени за вл емого устройства при передаче К-слова (последнего) из массива передаваемой информации.5 Tuki - the time interval for recording the code of the lower level computer number into the control counter of the claimed device when transmitting the K-word (last) from the transmitted information array.
0 Устройство сопр жени между процессором верхнего уровн и группой процессе ров нижнего уровн иерархической мультипроцессорной системы содержит М групп каналов 1 дл св зи с ЭВМ нижнего0 The interface between the upper level processor and the lower process group of the hierarchical multiprocessor system contains M channel groups 1 for communication with the lower computer
5 уровн , каждый из которых содержит дешифратор управл ющих сигналов 25, входной регистр 33, N блоков управлени 36, дешифратор выбора 28, блок внутренних приемопередатчиков 34, выходной регистр5 levels, each of which contains a control signal decoder 25, an input register 33, N control units 36, a selection decoder 28, an internal transceiver unit 34, an output register
0 31, блоки приемопередатчиков нижнего уровн 35, передатчик 2 и 37, шесть приемников 3-5, 7, 8, 10, четыре группы приемников 6, 9, 11, 30, группа передатчиков 32, элемент задержки 13, элемент сравнени 0 31, lower level transceiver blocks 35, transmitter 2 and 37, six receivers 3-5, 7, 8, 10, four groups of receivers 6, 9, 11, 30, group of transmitters 32, delay element 13, comparison element
5 16, два счетчика 12, 22, п ть триггеров IT- 19, 24, 38, три элемента И 14, 15, 39, четыре элемента И-НЕ 20, 21, 26, 27, три элемента ИЛИ 23, 29, 40 причем первый и второй выход дешифратора управл ющих сигналов5 16, two counters 12, 22, five triggers IT- 19, 24, 38, three elements AND 14, 15, 39, four elements AND-NOT 20, 21, 26, 27, three elements OR 23, 29, 40 moreover, the first and second output of the decoder control signals
0 25 подключены соответственно к входам выборки выходного 31 и входного 33 регистра, информационные входы 53 входного регистра 33 и информационные выходы 52 выходного регистра 31 - подключены к0 25 are connected respectively to the sampling inputs of the output 31 and input 33 registers, the information inputs 53 of the input register 33 and the information outputs 52 of the output register 31 are connected to
5 первому информационному входу-выходу блока внутренних приемопередатчиков 34, второй информационный вход-выход 58 которого подключен к первым информацион- нымвходам-выходам блоков5 to the first information input-output of the internal transceiver unit 34, the second information input-output 58 of which is connected to the first information input-output of the units
0 приемопередатчиков нижнего уровн 35, вторые информационные входы/выходы которых вл ютс соответствующими входами-выходами нижнего уровн устройства, вход 64 пуска i-го (, N) блока управлени 0 lower-level transceivers 35, the second information inputs / outputs of which are the corresponding inputs / outputs of the lower level of the device, input 64 of the start of the i-th (, N) control unit
5 пр мым доступом в пам ть 36 подключен к 1-му выходу дешифратора выбора 28, первый 54 и второй 55 выходы управлени выдачей информации блоков управлени пр мым доступом в пам ть 36 подключены к первому и вторбму входам управлени выдачей информации соответствующих блоков приемопередатчиков нижнего уровн 35, выход 41 передатчика 2 подключен к синхровходу ЭВМ верхнего уровн , входы 42, 43, 44 первого 3, второго 4 и третьего 5 приемников подключены к выходам ввода, вывода и синхронизации ЭВМ верхнего уровн соответственно, труппа входов 45 первой группы приемников 6 подключены к группе старших разр дов адресного выхода ЭВМ верхнего уровн , младшие разр ды адресного выхода которой подключены ко входам 46i, 462, четвертого 7 и п того 8 приемника соответственно, входы 47 второй 9 и четвертой 30 групп приемников и выходы 50 группы передатчиков 32 подключены к группе информационных входов-выходов ЭВМ верхнего уровн , младший разр д 48 которой подключен к входу шестого приемника 10, входы 49 третьей группы приемников 11 подключены к адресным выходам ЭВМ верхнего уровн , первый вход передатчика 2 соединен с выходом элемента задержки 13, вход которого соединен с вторым входом передатчика 2 и с выходом первого элемента ИЛИ 23, первый вход которого-соединен с входом управлени записью входного регистра 33 и с выходом первого элемента И 14, первый вход которого соединен с выходом первого приемника 3, второй вход первого элемента ИЛИ 23 соединен с входом управлени записью выходного регистра 31, с выходом второго элемента И 15 и с первыми входами первого 26 И второго 27 элементов И-НЕ, вторые входы которых соединены с третьим и четвертым входами дешифратора управл ющих сигналов 25, информационные входы которого соединены с выходами первого 17 и второго 18 триггеров, входы синхронизации кото- рых соединены с входом синхронизации третьего триггера 24 и с выходом третьего приемника 5, выход второго приемника 4 соединен с первым входом элемента И 15, второй вход которого соединен с вторым входом первого элемента И 14 и с пр мым выходом третьего триггера 24, инверсный выход которого соединен с входом выборки дешифратора 25 управл ющих сигналов, информационный вход третьего триггера 24 соединен с выходом элемента сравнени 1 б, перва группа входов которого соединена с выходами первой группы приемников 6, втора группа входов 59 элемента сравнени 16 вл етс входами установки номера группы каналов устройства, информационные входы первого 17 и второго 18 триггеров соединены с выходами четвертого 7 и п того 8 приемников, выход первого элемента И-НЕ 26 соединен с входами синхронизации счетчика управлени 22 и четвертого триггера 19, информационный вход которого соединен с выходом шестого приемника 10, выход второго элемента И- НЕ 27 соединен с входом синхронизации счетчика адреса 12, информационные входы которого соединены с выходами приемников 11 третьей группы, информационные входы дешифратора выбора 28 соединены с информационными выходами счетчика управлени 22, информационные входы которого соединены с выходами приемников второй группы 9, входы увеличени и уменьшени счетчика управлени 22 соединены с выходами пр мого и обратного переноса счетчика адреса 12, группа информационных выходов 62 которого соединена с информационными входами-выходами 57 блока внутренних приемопередатчиков 34, первый вход третьего элемента И-НЕ 21 соединен с пр мым выходом 51 четвертого триггера 19 и через передатчик 80 блока внутренних приемопередатчиков 34 с входами выбора режима № блоков управлени 36, инверсный выход четвертого триггера 19 соединен с первым входом четвертого 20 элемента И-НЕ, второй вход которого соединен с вторым входом третьего элемента И-НЕ 21 и с выходом второго элемента ИЛИ 29, входы которого соединены с первыми выходами 60 управлени № блоков управлени 36 соответственно, входы управлени блоков внутренних приемопередатчиков 34 соединены с вторыми выходами 63 управлени № блоков управлени 36, гёруппы информационных входов и выходов которых соединены с группами информационных выходов и входов соответствующих блоков приемопередатчиков нижнего уровн 35, выходы приемников 30 четвертой группы соединены с информационными входами выходного регистра 31, информационные выходы входного регистра 33 соединены с входами группы передатчиков 32, выход 47 второго передатчика 37 подключен к младшему разр ду в группе информационных входов-выходов ЭВМ верхнего уровн , первый вход второго передатчика 37 подключен к выходу третьего элемента И 39, первый вход которого соединен с четвертым выходом дешифратора управл ющих сигналов 25, второй вход передатчика 37 соединен с выходом п того триггера 38, вход синхронизации которого соединен с выходом первого элемента ИЛИ 23, вход установки в ноль Р п того триггера 38 соединен с выходом третьего элемента ИЛИ 40, входы 61 которого соединены с третьими выходами управлени № блоковуправлени 36 пр мым доступом к пам ти, второй вход третьего5, direct access to the memory 36 is connected to the 1st output of the selection decoder 28, the first 54 and second 55 outputs of the information output control units of the direct memory access units 36 are connected to the first and second information output control inputs of the corresponding lower level transceiver units 35, the output 41 of the transmitter 2 is connected to the sync input of the upper level computer, the inputs 42, 43, 44 of the first 3, second 4 and third 5 receivers are connected to the input, output and synchronization outputs of the upper level computer, respectively, the troupe of inputs 45 of the first group The receivers 6 are connected to the high order group of the address output of the upper level computer, the lower bits of the address output of which are connected to the inputs 46i, 462, fourth 7 and fifth of the 8 receiver, respectively, inputs 47 of the second 9 and fourth 30 groups of receivers and outputs of the 50 group the transmitters 32 are connected to a group of information inputs and outputs of a high-level computer, the low-order bit 48 of which is connected to the input of the sixth receiver 10, the inputs 49 of the third group of receivers 11 are connected to the address outputs of the upper-level computer, the first input of the transmitter 2 is connected is connected with the output of the delay element 13, the input of which is connected to the second input of the transmitter 2 and with the output of the first element OR 23, the first input of which is connected to the recording control input of the input register 33 and with the output of the first element And 14, the first input of which is connected to the output of the first receiver 3, the second input of the first element OR 23 is connected to the recording control input of the output register 31, with the output of the second element And 15 and with the first inputs of the first 26 And second 27 AND-NOT elements, the second inputs of which are connected to the third and fourth inputs of decryption control signal generator 25, the information inputs of which are connected to the outputs of the first 17 and second 18 triggers, the synchronization inputs of which are connected to the synchronization input of the third trigger 24 and to the output of the third receiver 5, the output of the second receiver 4 is connected to the first input of the And 15 element, the second input of which is connected to the second input of the first element And 14 and with the direct output of the third trigger 24, the inverse output of which is connected to the sample input of the decoder 25 of the control signals, the information input of the third trigger 24 is connected to the course of the comparison element 1 b, the first group of inputs of which is connected to the outputs of the first group of receivers 6, the second group of inputs 59 of the element of comparison 16 are the inputs of setting the channel group number of the device, the information inputs of the first 17 and second 18 triggers are connected to the outputs of the fourth 7 and fifth 8 receivers, the output of the first AND-NOT element 26 is connected to the synchronization inputs of the control counter 22 and the fourth trigger 19, the information input of which is connected to the output of the sixth receiver 10, the output of the second AND-NOT element 27 is connected with the synchronization input of the address counter 12, the information inputs of which are connected to the outputs of the receivers 11 of the third group, the information inputs of the selection decoder 28 are connected to the information outputs of the control counter 22, the information inputs of which are connected to the outputs of the receivers of the second group 9, the inputs of the increase and decrease of the control counter 22 are connected with outputs of direct and reverse transfer of the address counter 12, the group of information outputs 62 of which are connected to the information inputs and outputs 57 of the internal reception unit transmitter 34, the first input of the third AND-NOT element 21 is connected to the direct output 51 of the fourth trigger 19 and through the transmitter 80 of the internal transceiver unit 34 with mode selection inputs No. of control units 36, the inverse output of the fourth trigger 19 is connected to the first input of the fourth 20 of the And element -NOT, the second input of which is connected to the second input of the third AND-NOT element 21 and to the output of the second OR element 29, whose inputs are connected to the first outputs 60 of the control No. of control units 36, respectively, the control inputs of the internal transducers 34 are connected to second outputs 63 of control No. of control units 36, groups of information inputs and outputs of which are connected to groups of information outputs and inputs of corresponding blocks of transceivers of the lower level 35, outputs of receivers 30 of the fourth group are connected to information inputs of output register 31, information outputs of input register 33 are connected to the inputs of the group of transmitters 32, the output 47 of the second transmitter 37 is connected to the low-order bit in the group of information inputs and outputs of the upper computer ram, the first input of the second transmitter 37 is connected to the output of the third AND 39 element, the first input of which is connected to the fourth output of the control signal decoder 25, the second input of the transmitter 37 is connected to the output of the fifth trigger 38, the synchronization input of which is connected to the output of the first OR 23 element , the input to the zero P of the fifth trigger 38 is connected to the output of the third OR element 40, the inputs 61 of which are connected to the third control outputs No. of control units 36 by direct access to the memory, the second input of the third
элемента И 39 соединен с выходом первого элемента И 14, выхода третьего 20 и четвертого 21 элементов И-НЕ соединены с выходами увеличени и уменьшени счетчика адреса соответственно.The And 39 element is connected to the output of the first And 14 element, the output of the third 20 and the fourth 21 NAND elements are connected to the outputs of increasing and decreasing the address counter, respectively.
Работу устройства рассмотрим на примере использовани его дл организации мультипроцессорной системы на базе ЭВМ или микроЭВМ имеющих интерфейс типа ОБЩАЯ ШИНА. При этом в устройстве входы установки в ноль R счетчиков 12, 22 и регистра 62 необходимо соединить с цепью сигнала СБРОС ЭВМ верхнего уровн (с целью упрощени схемы цепь СБРОС на фигурах не показана). Неиспользуемые выводы элементов необходимо соединить с цепью ОБЩ или +5В через резистор 1кОМ, в зависимости от их назначени , дл обеспечени их помехозащищенности и незапланированного срабатывани .Let us consider the operation of the device by the example of using it for organizing a multiprocessor system based on a computer or microcomputer having a shared bus interface. At the same time, in the device, the inputs of the zero setting of the counters 12, 22 and the register 62 must be connected to the upper level RESET signal circuit (to simplify the circuit, the RESET circuit is not shown in the figures). Unused terminals of the elements must be connected to the GEN or + 5V circuit through a 1kOM resistor, depending on their purpose, to ensure their noise immunity and unplanned operation.
Линии сигналов 45...50 необходимо соединить с шиной АДРЕС/ДАННЫЕ ЭВМ верхнего уровн .The signal lines 45 ... 50 must be connected to the bus ADDRESS / DATA of the upper level computer.
Устройство работает в двух режимах под управлением ЭВМ верхнего уровн :The device operates in two modes under the control of a top-level computer:
вывод информации в режиме пр мого доступа к пам ти в одну из M-N-ю ЭВМ нижнего уровн ;outputting information in direct memory access mode to one of the M-N-th low-level computers;
ввод информации в режиме пр мого до- ступа к пам ти из одной из M N-й ЭВМ нижнего уровн .information input in direct access to the memory from one of the M N-th low-level computers.
Передача информации происходит в соответствии с трем циклами:Information is transmitted in accordance with three cycles:
цикл записи в счетчик адреса 12 адреса чейки пам ти ЭВМ нижнего уровн с которой будет осуществл тьс обмен информацией;a write cycle to the address counter 12 of the address of the lower level computer memory cell with which information will be exchanged;
цикл записи в счетчик управлени 22 и триггер 19 информации о номере ЭВМ нижнего уровн , с которой будет осуществл тьс обмен данными, и код режима;a write cycle to the control counter 22 and the trigger 19 of information about the lower level computer number with which data will be exchanged, and a mode code;
цикл Записи (чтени в регистр 31) из регистра 33 передаваемых/ принимаемых данных.Write (read to register 31) cycle from register 33 of transmitted / received data.
Рассмотрим подробно вышеперечисленные циклы.Consider the above cycles in detail.
Режим вывода информации.Information output mode.
В соответствии с логикой работы интерфейса ОБЩАЯ ШИНА в первой фазе каждого цикла обмена по лини м АДРЕС/ДАННЫЕ передаетс адрес счетчика или регистра с которого будет осуществл тьс обмен, с некоторой задержкой по отношению к передаче адреса выдаетс сигнал СИА на линию 44; Старшие разр ды адреса поступают по лини м 45 через приемники 6 на первые входы элементов сравнени 16 всех групп II...IN, на вторые входы которых подают код номера группы, присвоенный ему в адресном пространстве ЭВМIn accordance with the logic of the shared bus interface in the first phase of each exchange cycle, the address of the counter or register from which the exchange will be carried out is transmitted along the ADDRESS / DATA lines, with a certain delay in relation to the address transmission, an SIA signal is sent to line 44; The most significant bits of the address are sent via lines 45 through receivers 6 to the first inputs of the elements of comparison 16 of all II ... IN groups, to the second inputs of which they supply the group number code assigned to it in the computer address space
верхнего уровн . При совпадении адреса на первых входах элемента сравнени с кодом на вторых входах на его выходе формируетс сигнал логической 1, поступающий на 5 информационный вход триггера 24. На информационные входы триггеров 17, 18 поступают по лини м 46i, 462, через приемники 7, 8 младшие разр ды адреса, определ ющие адрес счетчика адреса 12.top level When the address at the first inputs of the comparison element coincides with the code at the second inputs, a logical 1 signal is generated at its output, which goes to the 5 information input of the trigger 24. The information inputs of the triggers 17, 18 are received through lines 46i, 462, through the receivers 7, 8, the lower ones address bits defining the address counter address 12.
0 Сигнал СИА, поступающий по линии 44 через приемник 5 на входы синхронизации триггеров 17, 18 и 24 осуществл ет запись кода адреса счетчика адреса 12 в триггеры 17, 18 и сигнала с выхода элемента сравне5 ни 16 в триггер 24.0 The CIA signal, arriving on line 44 through receiver 5, to the synchronization inputs of triggers 17, 18, and 24, writes the address code of the address counter 12 to triggers 17, 18 and the signal from the output of an element comparable to 16 to trigger 24.
Втора фаза цикла обмена начинаетс со сн ти адреса с линий АДРЕС/ДАННЫЕ , установки на этих лини х адреса чейки пам ти с которой будет происходитьThe second phase of the exchange cycle begins with removing the address from the ADDRESS / DATA lines, setting on these lines the addresses of the memory cell with which it will occur
0 обмен информацией и установки на линии 43 сигнала ВЫВОД. Под действием этого сигнала на выходе элемента И 15 по витс сигнал высокого уровн , который, совместно с сигналом высокого уровн на выходе0 exchange of information and installation on line 43 of the signal OUTPUT. Under the influence of this signal at the output of element And 15, a high level signal is generated, which, together with a high level signal at the output
5 дешифратора 25, сформирует сигнал записи низкого уровн на выходе элемента 27. Этот сигнал поступит на вход записи счетчика адреса 12 и произведете него запись адреса чейки пам ти, поступающий с магистрали5 of the decoder 25, will generate a low-level recording signal at the output of element 27. This signal will be fed to the recording input of the address counter 12 and record the address of the memory cell coming from the trunk
0 56 по лини м 49 через группу приемников 11 на информационный вход счетчика адреса 12. Одновременно, сигнал высокого уров- н с выхода элемента И 15 установит через элемент ИЛИ 23 триггер 38 в единичное0 56 along lines 49 through a group of receivers 11 to the information input of the address counter 12. At the same time, a high-level signal from the output of the And 15 element will set the trigger 38 to one through the OR 23 element
5 состо ние и поступит через элемент задержки 13 на входы передатчика 2, на выходе 41 которого сформируетс сигнал ответа СИП поступающий в интерфейс ЭВМ верхнего уровн . ЭВМ, получив сигнал СИП от5 state and will go through the delay element 13 to the inputs of the transmitter 2, at the output of which 41 an SIP response signal is generated, which enters the upper level computer interface. Computer receiving a SIP signal from
0 устройства, снимает сигнал ВЫВОД, что приводит к сн тию сигнала записи на выходе элемента И-НЕ 27 и к сн тию сигнала СИП на линии 41. Завершаетс втора фаза цикла обмена сн тием сигнала СИА с линий0 device, removes the signal OUTPUT, which leads to the removal of the recording signal at the output of the AND-NOT 27 element and to the removal of the SIP signal on line 41. The second phase of the exchange cycle is completed by the removal of the SIA signal from the lines
5 44 магистрали 56. Далее аналогичным образом будет произведена запись передаваемых данных в регистр 31, при этом сигналом с выхода дешифратора 25 производитс выборка регистра 31. Следующее обращение i5 44 of highway 56. Next, in a similar way, the transmitted data will be recorded in register 31, while the signal from the output of decoder 25 will select register 31. Next call i
0 ЭВМ верхнего уровн производит к счетчику управлени 22 и записывает в него ( логично счетчику адреса) код управлени , содержащий номер ЭВМ нижнего уровн и, в младшем разр де, бит режима (I - вывод0 the upper level computer produces a control counter 22 and writes into it (logically an address counter) a control code containing the number of the lower level computer and, in the lowest order, a mode bit (I - output
5 информации, 0 - ввод информации), который записываетс в триггер 19. Код управлени с выхода счетчика управлени 22 поступает на вход дешифратора 28, на одном из выходов которого формируетс сигнал пуска выбранной ЭВМ нижнего уровн .5 information, 0 is information input), which is recorded in the trigger 19. The control code from the output of the control counter 22 is input to the decoder 28, at one of the outputs of which the start signal of the selected low-level computer is generated.
Этот сигнал совместно с сигналом режима на линии 51 поступают на входы 51 и 64 (сигнал режима через передатчик 80 блока внутренних приемопередатчиков 34) блока управлени пр мым доступом в пам ть 36.This signal, together with the mode signal on line 51, is supplied to the inputs 51 and 64 (mode signal through the transmitter 80 of the internal transceiver unit 34) of the direct memory access control unit 36.
Блок управлени 36 работает следующим образом: после включени ЭВМ верхнего уровн формирует сигнал СБРОС который поступает на входы R регистров 67 всех блоков управлени 36 м устанавливает их в нулевое состо ние. После установки в нулевое состо ние из ПЗУ 68 .выбираетс перва микрокоманда формирующа следующие сигналы:The control unit 36 operates as follows: after turning on the upper level computer, it generates a RESET signal which is fed to the inputs of the R registers 67 of all 36 m control units and sets them to the zero state. After setting to zero state from ROM 68., The first micro-command is selected which generates the following signals:
линии 54, 55 - код 10 обеспечиваетс отключение передатчиков 70 от магистралей ЭВМ нижнего уровн ;lines 54, 55 — code 10, the transmitters 70 are disconnected from the low-level mainframes;
лини 63 - логический О - обеспечиваетс подключение групп передатчиков 78, 79, 80 и отключение группы передатчиков 81 от магистралей 58 и 57;line 63 - logical O - enables connection of groups of transmitters 78, 79, 80 and disconnection of a group of transmitters 81 from highways 58 and 57;
линии 60, 61 ЛОГИЧЕСКАЯ 1 - отсутствие управл ющих сигналов.lines 60, 61 LOGIC 1 - absence of control signals.
Выполнение микропрограммы защитой в ПЗУ 68 начинаетс с анализа сигналов на-входах 51 и 64. При обнаружении кода И (ВЫВОД, ПУСК)один из блоков 36 осуществл ют выдачу из ПЗУ через передатчики 76 сигнала ТПД, обеспечива требование на доступ к интерфейсу выбранной ЭВМ нижнего уровн . Поступление сигнала подтверждение ППД от ЭВМ нижнего уровн через приемники 77 на входы мультиплексора 65 обеспечивает ветвление микропрограммы и установку-на выходе ПЗУ 68 сигнала ПВ поступающего через передатчики 76 в интерфейс ЭВМ нижнего уровн . Данный сигнал сохран етс блоком . управлени до завершени операций передачи информации в/из пам ть ЭВМ нижнего уровн . -;- ------The execution of the firmware by protection in ROM 68 begins with the analysis of the signals at the inputs 51 and 64. When the AND code (OUTPUT, START) is detected, one of the blocks 36 issues a TPD signal from the ROM through the transmitters 76, providing a requirement for access to the interface of the selected lower computer level The receipt of the signal confirmation of PPD from the low-level computer through the receivers 77 to the inputs of the multiplexer 65 provides for branching the microprogram and installation of the PV signal at the output of the ROM 68 through the transmitters 76 to the lower-level computer interface. This signal is stored by the unit. control until completion of information transfer operations to / from a lower level computer memory. -; - ------
Передача информации в ЭВМ нижнего уровн начинаетс с установки на выходах 54 и 55 кода 11 поступающего на входы блока приемопередатчиков 35 и разрешающего передачу содержимого счетчика адреса 12 с выходов передатчиков 79 блока внутренних приемопередатчиков 34 через передатчики 70 и 78 в магистраль ЭВМ нижнего уровн и интерпретируетс ЭВМ как адрес. После этого блок управлени через мультиплексор 65 осуществл ет анализ ти- режима на линии 51 и переходит к выполнению операции ВЫВОД или ВВОД.The transmission of information to the lower level computers begins with the installation of the code 11 at the outputs 54 and 55 of the transceiver unit 35 and allowing the contents of the address counter 12 to be transmitted from the outputs of the transmitters 79 of the internal transceiver unit 34 through the transmitters 70 and 78 to the lower level mainframe and the computer is interpreted as the address. After that, the control unit through the multiplexer 65 analyzes the mode on line 51 and proceeds to the operation OUTPUT or OUTPUT.
При обнаружении кода 1 на входе 51 блок управлени формирует на выходах 54 и 55 код 01 закрывающий передатчики 70 и открывающий (через элемент И 74) передатчики 71. При этом содержимое регистра 31 данных поступает через передатчики 79 и 71 в магистраль ЭВМ нижнего уровн . Одновременно из ПЗУ 68 через передатчики 76 вWhen code 1 is detected at input 51, the control unit generates code 01 at outputs 54 and 55 that closes the transmitters 70 and opens (through element I 74) the transmitters 71. In this case, the contents of the data register 31 enters through the transmitters 79 and 71 to the low-level mainframe. At the same time from ROM 68 through transmitters 76 in
магистраль ЭВМ нижнего уровн выдаетс сигнал ВЫВОД, а затем блок управлени осуществл ет ожидание от ЭВМ нижнего уровн сигнала подтверждени СИП, который поступает от ЭВМ нижнего уровн че0 рез приемник из группы приемников 77 на мультиплексор 65. При поступлении сигнала СИП блок управлени снимает с выхода ПЗУ 68 ранее сформированный сигнал ВЫВОД на выходах передатчиков 76, а на вы5 ходах 60 и 61 формируютс сигналы логической 1, поступающие через элементы ИЛИ 29 и 40 на входы элементов И-НЕ 20, 21 и вход установки в ноль триггера 38, соответственно. При этом триггер 38 перей0 дет в нулевое состо ние, а счетчик 12 увеличит код содержимого на 1. Затем блок управлени 36 осуществл ет анализ сигнала СИП, поступающего из интерфейса ЭВМ нижнего уровн . При сборе в интерфейсеThe low-level mainline computer outputs an OUTPUT signal, and then the control unit waits for the SIP confirmation signal from the low-level computer, which is received from the low-level computer through the receiver from the receiver group 77 to the multiplexer 65. When the SIP signal arrives, the control unit removes the ROM from the output 68 the previously generated signal OUTPUT at the outputs of the transmitters 76, and at outputs 5 of outputs 60 and 61, logical 1 signals are generated that pass through the OR 29 and 40 elements to the inputs of the AND-NOT 20, 21 elements and the trigger input 38 to zero, respectively about. In this case, the trigger 38 will go to zero and the counter 12 will increase the content code by 1. Then, the control unit 36 analyzes the SIP signal coming from the lower level computer interface. When collecting in the interface
5 ЭВМ сигнала СИП блок управлени осуществл ет сброс всех ранее сформированных сигналов (конец выполнени цикла) и воз- вращае-гс в исходное состо ние. При передаче второго слова из передаваемого5, the computer of the SIP signal, the control unit resets all previously generated signals (end of cycle execution) and returns to the initial state. When transmitting the second word from the transmitted
0 массива информации достаточно поместить в регистр 31 передаваемые данные и выполнить фазу ВЫВОД, т.к. адрес чейки пам ти установлен и код операции не изменилс . При заполнении информацией всех чеек0 of the information array, it is enough to place the transmitted data in register 31 and perform the OUTPUT phase, because the memory cell address is set and the operation code has not changed. When filling out information on all cells
5 пам ти ЭВМ нижнего уровн счетчика адреса 12 установитс в нулевое состо ние и на его выходе пр мого переноса сформируетс импульс который поступит на вход увеличени счетчика управлени 22 и увеличит код5 of the computer memory, the lower level of the address counter 12 will be set to the zero state and a pulse will be generated at its direct transfer output, which will go to the input of the increase of the control counter 22 and increase the code
0 его состо ни на 1. При этом на выходе дешифратора 28, соедин ющем со входом пуска следующей ЭВМ нижнего уровн , по витс сигнал ПУСК дл этой ЭВМ. Код режима (ВЫВОД) не изменилс , поэтому0, its state is 1. At the same time, at the output of the decoder 28, which connects to the start input of the next low-level computer, the START signal for this computer appears. The mode code (OUTPUT) has not changed, therefore
5 ЭВМ верхнего уровн может продолжать операцию ВЫВОД в следующую ЭВМ нижнего уровн , Емкость счетчика 22 соответствует количеству ЭВМ нижнего уровн подключенных к магистрали 58, поэтому5, the upper level computer can continue the OUTPUT operation to the next lower level computer. The capacity of the counter 22 corresponds to the number of lower level computers connected to the highway 58, therefore
0 при заполнении информацией последней . чейки последней ЭВМ нижнего уровн счетчики 12 и 22 обнул тс и на выходах дешифратора 28 установ тс низкие уровни сигналов, что соответствует отсутствию сиг5 налов ПУСК и окончанию ввода информации в первую группу Ыканалов дл св зи с L, ЭВМ нижнего уровн . Далее ЭВМ верхнего уровн производит обмен информацией со - следующей группой, например 2, каналов дл св зи с ЭВМ нижнего уровн .,0 when filling in the last information. the cells of the last low-level computer, the counters 12 and 22 are reset and the outputs of the decoder 28 are set to low signal levels, which corresponds to the absence of START signals and the end of the input of information into the first group of channels for communication with the L, low-level computers. Further, the upper level computer exchanges information with the following group, for example 2, channels for communication with the lower level computer.
ВЫВОД ИНФОРМАЦИИ.INFORMATION OUTPUT.
Перва фаза обмена (адресный цикл) аналогична операции ВЫВОД ИНФОРМАЦИИ с записью в счетчик адреса 12 - адреса чейки пам ти из которой будет происходить чтение информации, в счетчик управлени - номера ЭВМ нижнего уровн с которой будет происходить обмен (в младшем разр де код режима ВВОД О) и установки на магистраль адреса регистра данных 32.The first phase of the exchange (address cycle) is similar to the INFORMATION OUTPUT operation with writing to the address counter 12 - the address of the memory cell from which information will be read, in the control counter - the computer numbers of the lower level with which the exchange will take place (in the lower-order digit, the ENTER mode code О) and installation on the trunk of the address of the data register 32.
Втора фаза цикла обмена начинаетс со сн ти адреса с магистрали 56 и поступлени сигнала ВВОД из интерфейса ЭВМ верхнего уровн по линии 42 через приемник 3 на вход элемента И 14, на второй вход которого поступает сигнал высокого уровн с пр мого выхода триггера 24. При этом на выходе элемента И 14 формируетс сигнал высокого уровн который поступает на входы:The second phase of the exchange cycle begins with the removal of the address from line 56 and the input signal input from the upper level computer interface via line 42 through receiver 3 to the input of element And 14, the second input of which receives a high level signal from the direct output of trigger 24. at the output of element And 14, a high level signal is generated which is fed to the inputs:
, регистра 33, где совместно с сигналом с дешифратора 25 производит чтение его содержимого;, register 33, where together with the signal from the decoder 25 reads its contents;
элемента И 39, где на его выходе, совместно с сигналом с выхода дешифратора 25, формируетс сигнал высокого уровн позвол ющий вывести на магистраль через передатчик 37 бит готовности с выхода триггера 38;element And 39, where at its output, together with the signal from the output of the decoder 25, a high level signal is generated which allows the readiness bit to be output from the trigger output 38 to the trunk through the transmitter 37;
элемент ИЛИ 23 дл формировани сигнала СИП.an OR element 23 for generating an SIP signal.
При обнаружении на входах 51 и 64 кода 01 (ВВОД, ПУСК) блок управлени осуществл ет выдачу из ПЗУ 68 через передатчики 76 сигнала ВВОД и магистраль выбранной ЭВМ нижнего уровн . Поступление от ЭВМ нижнего уровн сигнала СИП по одной из цепей через передатчик группы 77 к мультиплексору 65 означает что на лини х ДАННЫЕ магистрали ЭВМ нижнего уровн подана требуема информаци (содержимое адресуемой чейки пам ти ЭВМ нижнего уровн ), Блок управлени осуществл ет формирование на выходах ПЗУ 68 следующего кода:If code 01 (ENTER, START) is detected at inputs 51 and 64, the control unit issues from the ROM 68 through the transmitters 76 the input signal and the trunk of the selected low-level computer. The receipt from the computer of the lower level of the SIP signal through one of the circuits through the group 77 transmitter to the multiplexer 65 means that the DATA lines of the lower level mains supply the required information (the contents of the address level of the computer memory address of the lower level), the control unit generates ROM outputs 68 of the following code:
линии 54 и 55 - 00;lines 54 and 55 - 00;
линии 60, 61, 63-011lines 60, 61, 63-011
обеспечивающего открывание передатчиков 72, 81 и прохождение через них информации из магистрали ЭВМ нижнего уровн на входы 53, откуда она по сигналу ВВОД от ЭВМ верхнего уровн передаетс в ее магистраль . Далее блок управлени завершает выполнение операции ВВОД аналогично операции ВЫВОД, но с поступлением импульсов по линии 60 через элемент ИЛИ 29 и элемент И-НЕ 21 на вход уменьшени счетчика адреса 12 и уменьшающего код его состо ни на 1. Т.е. устройство, позвол етproviding the opening of transmitters 72, 81 and the passage through them of information from the low-level mainline computer to the inputs 53, from where it is transmitted to its main line by the input signal from the upper-level computer. Then, the control unit completes the INPUT operation similarly to the OUTPUT operation, but with the arrival of pulses along line 60 through the OR element 29 and the NAND element 21 to the input of decreasing the counter of address 12 and decreasing its status code by 1. That is, device allows
организовать последовательное чтение информации из ЭВМ нижнего уровн с наибольшим номером без выполнени множества операций занесени адреса 5 чейки пам ти номера ЭВМ нижнего уровн . Передача (прием данных) в/из ЭВМ нижнего уровн производитс ЭВМ верхнего уровн после чтени и анализа бита готовности на линии 47, передатчика 37, Таким 0 образом использование за вл емого изобретени позвол ет, сохран все функции прототипа, увеличить количество ЭВМ нижнего уровн , подключаемых к ЭВМ верхнего уровн , и повысить скорость обмена масси- 5 вами информации между ними за счет групповой адресации и исключени множества операций занесени адреса чейки пам ти и номера ЭВМ нижнего уровн .organize sequential reading of information from the lowest level computer with the highest number without performing many operations of entering the address 5 of the memory cell number of the lower level computer. Transmission (reception of data) to / from a low-level computer is performed by a high-level computer after reading and analyzing the availability bit on line 47, transmitter 37. Thus, the use of the claimed invention allows, while retaining all functions of the prototype, to increase the number of low-level computers. connected to upper-level computers, and to increase the speed of exchanging masses of information between them due to multicast addressing and eliminating many operations of entering the memory cell address and lower-level computer numbers.
Дл определени количественного зна- 0 чени повышени быстродействи используем временные соотношени приведенные на фиг, 6 и следующие выражени :To determine the quantitative value of the increase in speed, we use the time ratios shown in Fig. 6 and the following expressions:
Топ(ТД+Тд+ТУ)К-МTop (TD + TD + TU) K-M
Тоз ТА1+Ту1+Тук+Тд- СМ, 5 где ТА - врем передачи адреса чейки пам ти в регистр адреса прототипа или в счетчик адреса за вл емого устройства;Toz TA1 + Tu1 + Tuk + TD- SM, 5 where TA is the time the address of the memory cell was transferred to the prototype address register or to the address counter of the claimed device;
Тд - врем пе 1дачи данных в регистр данных прототип ши за вл емого устрой- 0 ства;Td is the time before data is sent to the data register of the prototype of the inventive device;
Ту - врем передачи кода номера ЭВМ нижнего уровн и кода режима в регистр управлени прототипа;Tu is the time of transmission of the low-level computer number code and the mode code to the control register of the prototype;
К - количество слов передаваемого мас- 5 сива информации;K is the number of words of the transmitted mass of information;
N - количество ЭВМ нижнего уровн участвовавших в обмене;N is the number of computers of the lower level involved in the exchange;
Tyi - врем передачи кода номера ЭВМ нижнего уровн и кода режима в счетчик 0 управлени за вл емого устройства при передаче первого слова из массива информации;Tyi is the transmission time of the low-level computer number code and the mode code to the counter 0 of the control of the claimed device when transmitting the first word from the information array;
Тук - врем передачи кода номера ЭВМ нижнего уровн и кода режима в счетчик 5 управлени за вл емого устройства при передаче К-го (последнего) слова из массива информации (в случае окончани обмена по инициативе ЭВМ верхнего уровн );Knock is the time of transmission of the low-level computer number code and the mode code to the control counter 5 of the claimed device when transmitting the K-th (last) word from the information array (in case of termination of the exchange on the initiative of the upper-level computer);
Топ - врем обмена массивом информа- 0 ции из К-слов между ЭВМ верхнего уровн и N ЭВМ нижнего уровн в прототипе;Top - the time of the exchange of an array of information from K-words between upper-level computers and N lower-level computers in the prototype;
Тоз врем обмена массивом информации из К-слов между ЭВМ верхнего уровн и N ЭВМ нижнего уровн в за вл емом уст- 5 ройстве.At that time, the exchange of an array of information from K-words between upper-level computers and N lower-level computers in the inventive device.
Топ (Тд + Тд + Ту) К NTop (TD + TD + Tu) K N
Тоз Тд + ТУ1 -НГуК +Тд К N Toz TD + TU1-NGUK + TD K N
т.к. Тд+Ту 1 + Тук« Тд К N, а ТА . Тд. Туbecause TD + Tu 1 + Tuk "TD To N, and TA. Td Tu
$ $
Топ ( К Top (K
Тоз Гд К-NToz Gd K-N
Тд1д 1у +1 TD1D 1U +1
ТдТд ТдTDTD TD
NN
3, 3
т.е. быстродействие за вл емого устройства в три раза больше, чем прототипа.those. the speed of the claimed device is three times greater than that of the prototype.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904847272A RU1789988C (en) | 1990-07-03 | 1990-07-03 | Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904847272A RU1789988C (en) | 1990-07-03 | 1990-07-03 | Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU1789988C true RU1789988C (en) | 1993-01-23 |
Family
ID=21525386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU904847272A RU1789988C (en) | 1990-07-03 | 1990-07-03 | Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU1789988C (en) |
-
1990
- 1990-07-03 RU SU904847272A patent/RU1789988C/en active
Non-Patent Citations (1)
| Title |
|---|
| Бонд Д. Минисуперкомпьютеры: архитектурные решени , обеспечивающие суперкомпьютерную вычислительную мощность, Электроника, 1988, № 19, с. 9-13. Буглаков С.С. и др. Проектирование цифровых систем на комплектах микропрог- раммируемых БИС. М.: Радио и св зь, 1984, с. 6-13, 67-74. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733390A (en) | Data transmission system | |
| US4903299A (en) | ID protected memory with a maskable ID template | |
| RU1789988C (en) | Device for interface between upper level processor and lower level processor group in hierarchical multiprocessor system | |
| SU1679492A1 (en) | Computer-to-data communication equipment interface unit | |
| US4504947A (en) | PCM Supervision data reformatting circuit | |
| US5099476A (en) | Computer system with distributed content-addressable memory | |
| SU1198528A1 (en) | Information exchange device | |
| SU1200271A1 (en) | Interface for linking computer with user | |
| SU1297069A1 (en) | Interface for linking peripheral equipment with common memory | |
| SU1198529A1 (en) | Interface for linking computer with communication channel | |
| SU1012235A1 (en) | Data exchange device | |
| SU1462336A1 (en) | Device for interfacing electronic computer with shared bus | |
| SU1499389A1 (en) | Transmitting device for adaptive telemetery system | |
| SU1136159A1 (en) | Device for control of distributed computer system | |
| SU1683022A1 (en) | The unit interface a computer with groups of peripherals running at different speeds | |
| SU1580385A1 (en) | Device for interfacing computers | |
| RU1837303C (en) | Peripheral interface device | |
| SU1305700A1 (en) | Interface for linking the using equipment with digital computer | |
| SU1363227A2 (en) | Device for interfacing sources and receivers with trunk line | |
| SU1113793A1 (en) | Information input device | |
| SU1727213A1 (en) | Device for control over access to common communication channel | |
| SU932487A1 (en) | Number ordering device | |
| SU1095165A1 (en) | Device for polling subscribers | |
| SU857966A1 (en) | Information exchange device | |
| SU1418725A1 (en) | Buffer data transmission device |