RU1780182C - Многоканальный коммутатор - Google Patents

Abstract

Изобретение относитс  к радиоэлектронике, в частности .к злектронной коммутационной технике. В многоканальном коммутаторе реализуетс  свободный доступ к каналам при коррекции режима их опроса и адресного опроса каналов. Многоканальный коммутатор содержит один блок формировани  адреса канала, один таймер, один генератор тактовых импульсов, в каждом канале один Д-триггер, а также один формирователь одиночного импульса, один элемент ИЛИ, один блок свободного доступа и один блок выбора режима. 3 з. п. ф. и 8 ил.

Description

Изобретение относитс  к радиоэлектронике , в частности к электронной коммутационной технике, и может быть использовано в автоматических системах сбора информации .

Известен многоканальный коммутатор, содержащийгенератор тактовых импульсов , распределитель импульсов, блок управлени , выход которого подключен через дополнительный ключевой элемент и источник тока к шине питани , общую и информационную шину, в каждом канале источник информации, первый и второй ключевые элементы и синхронный Д-триггер. Выход источника информации в каждом канале через первый ключевой элемент подключен к информационной шине, первый вход источника информации соединен с общей шиной, а второй вход через второй ключевой элемент-с шиной питани . Информационный вход Д-триггер;з первого канала соединен с выходом распределител  импульсов, пр мые выходы Д-триггеров, кроме Д-триггера последнего канала, соединены с информационными входами Д-триггеров последующих каналов и с входами ключевых

элементов соответственно своих каналов. Коммутатор содержит также генератор импульсов ускоренного опроса, регистр адреса , регистр текущего адреса, формирователь импульса запроса, элемент ИЛИ, два триггера, четыре элемента И, М элементов сравнени , причем входы каждого из элементов сравнени  соединены с одноименными выходами регистра адреса и регистра текущего адреса, а выходы всех М элементов сравнени  подключены к входам первого М-входового элемента И, выход которого подключен к второму входу первого триггера, первый вход которого соединен с выходом формировател  импульсов запроса и вторым входом второго триггера, пр мой выход первого триггера подключен к первому входу второго элемента И, к второму входу которого подключен выход генератора импульсов ускоренного опроса, а выход второго элемента И подключен к первому входу элемента ИЛИ, инверсный выход первого триггера подключен к первому входу третьего элемента И, к второму входу которого подключен генератор тактовых импульсов , а выход третьего элемента И соединен с первым входом второго триггера и первым входом четвертого элемента И, EITOрой вход которого соединен с пр мым выходом второго триггера, а выход четвертого элемента ИЛИ подключен к второму входу элемента ИЛИ, выход которого соединен с входами распределител  импульсов, блока управлени , регистра текущего адреса, входами синхронизации Д-триггеров.

Недостатком данного коммутатора  вл етс  значительное врем  доступа к адресуемому источнику информации, пр мо пропорциональное его номеру в цепи источников , а также невозможность сохранени  достоверности информации канала, при опросе которого поступил сигнал запрос канала .

Известен также коммутатор, содержащий генератор тактовых импульсов, распределитель импульсов, блок управлени , выход которого подключен через дополнительный ключевой элемент и источник тока к шине питани , общую и информационную шину, в каждом канале источник информации , первый и второй ключевые элементы и синхронный Д-триггер. Выход источника информации в каждом канале через первый ключевой элемент подключен к информационной шине, первый вход источника ин формации соединен с общей шиной, а второй вход через второй ключевой элемент соединен с шиной питани . Информационный вход Д-триггера первого канала соединен с выходом распределител  импульсов, пр мые выходы Д-триггеров, кроме триггера последнего канала, соединены с информационными входами Д-триггеров последующих каналов и с входами ключевых элементов соответственно своих каналов. Коммутатор содержит также элемент И, устройство формировани  адреса, дьа блока из М элементов И, блок из М элементон ИЛИ, блока АЦП, блок из N элементов И. запоминающее устройство, триггер Шмидта , регистр адреса, причем первый вход элемента И, вход запись запоминающего устройства и первые входы элементов И первого блока из М элементов И и блоке из N элементов И соединены с инверсным выходом триггера UJмидтa, пр мой выход которого подключен к входу чтение запоминающего устройства и к первым входам элементов И второго блока из М элементов И, вход триггера Шмидта соединен с входом запрос многоканального коммутатора , вторые входы элементов И второго блока из М элементов И соединены с соответствующими выходами регистра адреса, входы которого соединены с адресными входами многоканального коммутатора.

второй вход элемента И подключен к выходу генератора тактовых импульсов, а выход элемента И соединен с входами распределител  импульсов, блока управлени , устройства формировани  адреса и с входами синхронизации Д-триггеров, синхронизирующий вход устройства формировани  адреса подключен к выходу распределител  импульсов, вторые входы элементов И первого блока из М элементов И подключены к соответствующим выходам устройства формировани  адреса, выходы одноименных элементов И первого и второго блоков из М-элементов И соединены соответственное

первыми и вторыми входами соответствующих элементов ИЛИ блока из М элементов ИЛИ, выходы которых соединены с соответствующими адресными входами запоминающего устройства, информационные входы

которых соединены с соответствующими выходами элементов И блока из N элементов И,- информационные выходы запоминающего устройства соединены с информационными выходами многоканального коммутатора, вторые входы элементов И блока из N элементов И соединены с соответствуюш .ими выходами блока АЦП, входкоторого подключен к информационной шине .

Недостатком данного коммутатора  вл етс  его неспособность обеспечить свободный доступ г отребител  к источнику информации в реа.пьном масштабе времени.Наиболее близким к предлагаемому  вл етс  многоканальный коммутатор, содер;| аш ,ий блок формировани  адреса канала, таймер, распределитель, импульсов, блок управлени , ключевой элемент, источниктока , информационную иину, шину питани  и

общую шину, а также генератор тактовых импульсов, выход которого соединен с входом блока управлени , выход которого подключен через ключевой элемент и источник тока к шине питани , соединенной в каждом

канале с первым входом первого ключевого элемента, второй вход которого подключен к первому входу второго ключевого элемента и выходу Д-триггера, а выход соединен с первым входом источника информации, рторой вход которого подключен к общей шине, а выход соединен с вторым входом второго ключевого элемента, выход которого подключен к информационной шине, причем вход сброса Д-триггера соединен с входами

сброса Д-триггеров остальных каналов и первым выходом блока формировани  адреса канала, вход которого соединен с входом адреса устройства. Выход таймера подключен к синхронизирующим входам Д-триггеров каналов и входу распределител 

импульсов, выход которого соединен с информационным входом Д-триггера первого канала и первым входом таймера, группа вторых входов которого подключена соответственно к группе вторых выходов блока формировани  адреса канала, группа третьих входов - соответственно к выходам Дтриггеров каждого канала, причем выход Д-триггера, за исключением Д-триггера последнего канала, св зан с информационным входом Д-триггера последующего канала, четвертый вход таймера соединен с выходом генератора тактовых импульсов, п тый - с первым выходом блока формировани  адреса канала, а шестой - с информационным входом устройства.

Недостатком данного коммутатора  вл ютс  его низкие функциональные возможности , обусловленные неспособностью коммутатора реализовать свободный доступ потребител  к каналам при коррекции режимов их опроса и адресный опрос каналов ,

Цель изобретени  - расширение области использовани  устройства путем реализации свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов.

Поставленна  цель достигаетс  тем. что в многоканальный коммутатор, содержащий блок формировани  адреса канала, таймер, генератор тактовых импульсов и в каждом канале Д-триггер, выход которого соединен с выходной шиной данного канала , а синхронизирующий вход с синхронизирующими входами Д-триггеров остальных каналов и выходом таймера, группа первых входов которого подключена соответственно к группе первых выходов блока формировани  адреса канала, группа вторых входов - соответственно к выходам Д-триггеров каждого канала, причем выход Д-триггера, за исключением Д-триггера последнего канала, св зан с информационным входом Д-триггера последующего канала, третий вход таймера соединен с выходом генератора тактовых импульсов, четвертый - со вторым выходом блока формировани  адреса канала, п тый - с информационным входом устройства, дополнительно введены блок свободного доступа, блок выбора режима, элемент ИЛИ и формирователь одиночного импульса, вход которого соединен с выходом таймера, а выход - с шестым входом таймера и входом элемента ИЛИ, второй вход которого подключен к выходу Д-триггера последнего канала , а выход - к информационному входу Д-триггера первого канала, при этом второй вход формировател  одиночного импульса

соединен со вторым выходом блока формировани  адреса канала и первым входом блока свободного доступа, группа вторых входов которого подключена соответственно к группе вторых входов таймера, третий вход соединен с синхронизирующими входами Д-триггеров каналов, четвертый - с первым входом управлени  устройства, п тый - с первым выходом блока выбора режима , второй выход которого соединен с входом адреса блока формировани  адреса канала, первый, второй и третий входы соответственно с входом адреса устройства , вторым и третьим входами управлени  устройства, а группа четвертых входов - соответственно с группой первых выходов блока свободного доступа, группы вторых и третьих выходов которого подключены соответственно к входам установки и входами сброса Д-триггеров каналов, а четвертый выход - к седьмому входу таймера.

Осуществление изобретени  позволит расширить функциональные возможности устройства за счет реализации возможности свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов. Будет обеспечена возможность получени  потребителем информации каналов с большей оперативностью.

На фиг. 1 представлена функциональна  схема многоканального коммутатора, на фиг. 2 - блок свободного доступа; на фиг. 3 - блок сравнени ; на фиг. 4 - блок выбора режима; на фиг. 5 - таймер; на фиг. 6 - блок формировани  адреса канала; на фиг. 7 и 8 - временные диаграммы работы устройства.

Многоканальный коммутатор содержит блок 1 формировани  адреса канала, таймер 2, генератор 3 тактовых импульсов и в каждом канале Д-триггер 4, выход которого соединен с выходной шиной данного канала 5, а синхронизирующий вход - с синхронизирующими входами Д-триггеров остальных каналов и выходом таймера, группа первых входов 6 которого подключена соответственно к группе первых выходов 7 блока 1 формировани  адреса канала, группа вторых входов 8 - соответственно к выходам Д-триггеров каждого канала, причем выход Д-триггера, за исключением Д-триггера пО следнего канала, св зан с информационным входом Д-триггера последующего канала, третий вход 9 таймера соединен с выходом генератора тактовых импульсов, четвертый 10 - со вторым выходом 11 блока 1 формировани  адреса, п тый 12 - с информационным входом 13 устройства, а также содержит блок 14 свободного доступа, блок 15 выбора режима, элемент ИЛИ 16 и формирователь 17 одиночного импульса, вход

которого соединен с выходом 18 таймера 2, а выход - с шестым входом 19 таймера и входом элемента 16 ИЛИ, второй вход которого подключен к выходу Д-триггера 4 последнего канала, а выход - к информационному входу Д-триггера 4 первого канала, при этом второй вход формировател  17 соединен со вторым выходом 11 блока 1 и первым входом 20 блока 14, группа вторых входов 21 которого подключена соответственно к группе вторых входов 8 таймера , третий вход 22 соединен с синхронизирующими входами Д-триггеров А каналов, четвертый 23 - с первым входом управлени  24 устройства, п тый 25 - с первым выходом 26. блока 15 выбора режима, второй выход которого 27 соединен с входом адреса 28 блока 1 i первый 29, второй 30 и третий 31 входы - соответственно с входом 32 адреса устройства, вторым 33 и третьим 34 входами управлени  устройства, а группа четвертых входов 35 - соответственно с группой первых выходов 36 болка совбодного доступа 14, группы вторых 37 и третьих 38 выходов которого подключены соответственно к входам установки и входам сброса Д-триггеров каналов, а четвертый выход 39 - к седьмому входу 40 таймера. Блок 14 свободного доступа содержит элементы И 41, ИЛИ 42. а также по числу каналов логические элементы ЗАПРЕТ 43,вторые 44, третьи 45 и четвертые 46 элементы И, вторые 47, третьи 48, четвертые 49 и п тые 50 элементы ИЛИ, элементы 51 задержки и блоки 52 сравнени , входы которых соединены между собой и с п тым входом 25 блоки свободного доступа, вторые входы - с выходами п тых элементов ИЛИ 50, входы которых соединены между собой 1/1 первым входом 20 блока спободного доступа, а вторые входы - с выходами четвертых элементов ИЛИ 49, входы которых по,дключены к выходам третьих элементов И 45, входы которых соединены между собой и с третьим входом 22 блока свободного доступа, четвертый вход 23 которого соединен с 1ходами четвертых элементов И 46, выходы которых через элементы задержки

51соединены с вторыми входами четвертых элементов ИЛИ 49, а вторые входы - с вторыми входами третьих элементов И 45, выхо ,цами соответствующих блоков сравнени 

52и одноименными входами третьих элементов ИЛИ 48, за исключением одноименного третьего элемента ИЛИ, выходы которых соединены с входами элеменгов ЗАПРЕТ43и вторых элементов И 44, вторые входы которых св заны между собой и четвертым входом 23 блока свободного доступа, а выходы - с |-|ервыми входами вторых

элементов ИЛИ 47, вторые входы которых соединены между собой и с первым входом 20 блока свободного доступа, третьи входы - с выходами элементов ЗАПРЕТ 43, при

этом вторые входы 21 блока свободного доступа св заны с инверсными входами соответствующих элементов ЗАПРЕТ43, первые выходы 36 его соединены с выходами соответствующих блоков сравнени  52 и соответствующими входами элемента ИЛИ 42, выход которого подключен к входу элемента И 41, второй вход которого св зан с четвертым входом 23 блока свободного доступа, вторые выходы 37 которого соединены с выходами соответствующих четвертых элементов ИЛИ 49, третьи выходы-с выходами соответствующих вторых элементов ИЛИ 47, а четвертый выход 39 подключен к выходу элемента И 41.

Блок сравнени  52 содержит регистр

пам ти 53, группу элементов эквивалентность 54, выходы которых подключены ко входам элемента И 55, выход которого соединен с входом установки триггера 56, выход которого подключен к выходу блока сравнени , а вход сброса через элемент 57 задержки подключен ко второму входу бло-ка сравнени , при этом одноименные разр ды выхода регистра пам ти 53 и первого

входа блока сравнени  подключены соответственно к первым и вторым входам группы элементов эквивалентность.

Блок выбора режима содержит элемен-ты ИЛИ-НЕ 58, ИЛИ 59, первый элемент И

60, первый 61 и второй 62 элементы И-НЕ, а также.группы вторых 63 и третьих 64 элементов И, причем входы i-ro элемента И в группе подключены к i-му разр ду первого входа 29 блока выбора режима, вторые входы вторых элементов И 63 подключены к выходу первого элемента И 60, а вторые входы третьих элементов И 64 подключены к выходу второго элемента И-НЕ 62, вход которого соединен с входом первого элемента И 60 и выходом элемента ИЛИ 59, а второй вход соединен с выходом первого элемента И-НЕ 61, вход которого соединен со вторым входом первого элемента И 60 и выходом элемента ИЛИ-НЕ 58, второй вход

соединен с третьим входом 31 блока выбора режима и входом элемента ИЛИ 59, второй вход которого подключен ко второму входу 30 блока выбора режима; при этом входы элемента ИЛИ-НЕ 58 подключены соответственно к четвертым входам 35 блока выбора режима, выходы 1-го второго элемента И 63 в группе подключены к 1-му разр ду первого 26 выхода блока выбора режима, а выходы i-ro третьего элемента И 64 в группе

подключены к i-му разр ду второго выхода 27 блока выбора режима.

Таймер содержит группы элементов ИЛИ 65, Д-триггеры 66 дешифратор 67, первый 68 элемент ИЛИ. элемент И 69, элемент 70 задержки, триггер 71 режима, а также группы регистров 72, элементов 73 задержки , вторых элементов ИЛИ 74, ключевых элементов 75. ждущих мультивибраторов 76, входы которых соединены соответственно с вторыми входами 8 таймера, а выходы - с первыми входами ключевых элементов 75, вторые входы которых подключены к выходам соответствующих регистров 72, а одноименные разр ды выходов ключевых элементов 75 соединены с входами соответствующих элементов ИЛИ 65, выходы которых подключены к входу дешифратора 67 в соответствии с номерами разр дов на входах элементов ИЛИ 65, при этом первые входы 6 таймера соединены с соответствующими входами сброса регистров 72 и через элементы задержки 73 с входами записи регистров, информационные входы которых соединены между собой и с п тым входом 12 таймера, третий вход которого соединен с первым входом элемента И 69 и синхровходами Д-триггеров 66, выходы которых соединены с информационными входами последующих Д-триггеров 66, за исключением последнего, а их входы сброса соединены с выходами соответствующих вторых элементов ИЛИ 74, первые входы которых соединены между собой и с седьмым входом 40 таймера, вторые входы вторых элементов ИЛИ 74 соединены между собой, с четвертым входом 10 таймера и с входом установки триггера режима 71, вход сброса которого соединен с шестым входом 19 таймера , а выход - со вторым входом элемента И 69. выход которого соединен с входом первого элемента ИЛИ 68, выход которого подключен к выходу 18 таймера, а второй вход соединен с выходом последнего Дтриггера 66 и через элемент задержки 70 соединен с третьим входом второго элемента ИЛИ 74, соответствующего последнему Д-триггеру 66; при этом разр ды выхода дешифратора 67 в пор дке убывани  номеров подключены к входам установки Д-триггеров , кроме последнего, так, что старший разр д выхода подключен к входу установки первого Д-триггера, а младший - к входу установки предпоследнего Д-триггера.

Блок формировани  адреса канала аналогичен подобному блоку в прототипе. Он содержит группу ждущих мультивибраторов 77.выход первого из которых соединен со вторым выходом 11 блока формировани  адреса канала, а выходы остальных подключены соответственно к группе первых выходов 7 блока формировани  адреса канала, входы ждущих мультивибраторов соединены соответственно с выходами дешифратора 78, вход которого подключен к входу 28 блока формировани  адреса канала.

Многоканальный коммутатор работает следующим образом.

Исходный режим. На втором и третьем

0 входах управлени  устройства низкий уровень напр жени . При.этом на выходе элемента И-НЕ 62 блока выбора 15 режима будет высокий уровень напр жени  и информаци  с входа 32 адреса устройства через третьи элементы И 64 будет поступать на блок формировани  адреса канала 1. На вход 25 блока свободного доступа 14 она не поступит вследствие низкого уровн  напр жени  на выходе элемента И 60 блока выбо0 ра режима.

В первом режиме устройство работает аналогично прототипу. 1-|ачалу опроса должно предшествовать введение в блок 1 формировани  адреса канала с входа 32 адреса

5 устройства кодовой окмбинации начало работы . При этом на выходе дешифратора 78, соединенном с входом первого ждущего мультивибратора 77, по витс  высокий уровень напр жени , под действием которого

0 произойдет формирование импульса на выходе 11. Высокий уровень напр жени  на выхо,це 11 установит в исходное состо ние формирователь 17 одиночного импульса, блоки 52 сравнени  и обнулит Д-триггеры 4

5 каналов и передним фронтом Д-триггеры 66 таймера и триггер 71 режима. Д-триггеры 66 по входам установки и сброса срабатывают по переднему фронту сигнала установки и сброса, Д-триггеры 4 по этим.входам срабатывают по уровню, сигнала. На пр мых выходах Д-триггеров установитс  низкий уровень напр жени , на выходе триггера 71 режима - высокий.

Пусть необходимо увеличить длительность опроса канала на К, где К - число, вводимое по информационному входу 12 устройства в соответствующий регистр 72 таймера . На вход 28 блока 1 формировани  адреса канала подаетс  код номера канала.

0 длительность опроса которого нужно изменить . При этом происходит срабатывание соответствующего ждущего мультивибратора 77 и высокий уровень напр жени  установитс  на первом выходе 7 блока.

5 соответствующем поданному на вход блока 1 коду номера канала. При этом на соответствующем первом входе 6 таймера по витс  сигнал, передний фронт которого обнулит соответствующий регистр 72, а через врем  задержки, определ емое соответствующим элементом 73 задержки, обеспечит запись параллельного кода числа К. в выбранный регистр.

Генератор тактовых импульсов 3 формирует последовательность тактовых нмпульсов с периодом повторени  Т. Сигналы тактовой частоты через элемент И 69, на втором входе которого высокий уровень напр жени , и первый элемент ИЛИ 68 поступают на синхронизирующие входы Д-триггеров 4 и формирователь 17 о,циночных импульсов, формирующий на своем выходе одиночный импульс при поступлении на него с выхода 18 таймера первого синхроимпульса генератора тактовых импульсов . Сигнал, по вившийс  на выходе формировател  17, поступит на инфор/Лационный вход Д-триггера4 первого канала, на синхронизирующем входе которого в этот момент присутствует сигнал с выхода 18 таймера 2. Д-триггер 4 первого канала переключитс  и на его выходе (выходной шине) установитс  высокий уровень 1 апр жени .

Передний фронт сигнала на выходе Дтриггера 4 вызывает срабатывание соответствующего ждущего мультивибратора 76, который формирует импульс, открывающий соответствующий ключевой элемент 75. Так как i-ый разр д входа дешифратора 67 соединен с выходом элемента ИЛИ 65, объедин ющего i-ые разр ды выходов ключе зых элементов 75, параллельный код числа К, записанного в регистр 72 первого каизлз. через ключевой элемент 75 и элементы ИЛ1/; 65 поступит на вход дешифратора 67. В соответствии со значением числа К, записанного в регистре 72 опрашиваемого канала , на опре,целенном выходе дешифратора 67 сформируетс  импульс, длительность которого зависит от параметров ссотиетствующего ждущего мультивибратора 76. Этот импульс передним фронтом установит в единичное состо ние соответствующий Дтриггер 66. Число Д-триггеров 66 опредсл; етс  количеством выходных разр дов дешифратора 67 и не больше L«2 (так как в завмсимости от величины Кмах могут быть задействованы все или не все выходные разр ды дешифратора 67). При этом старший разр д дешифратора 67, соответствующий Кмакс, соединен с первым Д-тр;лггером 66, а младший, соответствующий , - с предпоследним Д-триггером 66. Так как в этот момент триггер 71 режима сигналом с выхода формировател  17 установлен в нулевое состо ние, следуюа1ий импульс тактовой частоты генератора 3 тактоЕ ых импульсов не поступит через элемент И 69 и элемент ИЛИ 68 на выход 18 таймера 2, а переключит соответствующий Д-триггер 66,

наход щийс  в единичном состо нии. Следующий тактовый импульс вызовет переключение следующего Д-триггера 66. Процесс переключени  этих триггеров будет повтор тьс  до тех пор, пока не переключитс  последний Д-триггер 66, выход которого через элемент ИЛИ 68 св зан с выходом 18 таймера 2, Сигнал на выходе 18 таймера 2 своим передним фронтом переключит Д-триггеры 4 каналов и начнетс  опрос следующего канала.

Значение числа К, записанного в регистр 72 соответствующего канала, определ ет выбор Д-триггера 66, местоположение

5 которого в цепочке задает длительность опроса дэиного кймала.

Элеменг задержки 70, выход которого через элемент ИЛИ 73 соединен с входом сброса последнего Д-триггера 66, обеспечивает его принудительную установку в нулевое состо ние через врем  ГзУО и формирование выходного импульса последнего Д-триггера 66.

Принципиальна  необходимость эле5 мента задержки 70 обусловлена следующим . Пусть в два или несколько последовательь ых регистров 72 записанозначение . С началом опроса первого канала, дл  которого , переключитс  в

0 единичное положение предпоследний Дтриггер 66. Следующий тактовый импульс переключит последний Д-триггер 66, на выходе которого по витс  единичный сигнал,который передним фронтом переключит Д5 триггеры 4. Начнетс  опрос следующего канала , дл  которого .

Предпоследний Д-триггер 66 вновь переключитс  в единичное состо ние, а следующий тактовый импульс подтвердит

0 нахождение последнего Д-триггера 66 в единичном состо нии. Так как формировани  HOBOCJ переднего фронта сигнала не происходит на его выходе, следующего переключени  Д-триггеров 4 не произойдет.

5 Процесс опроса каналов нарушитс .

Число К можно записывать во врем  работы коммутатора в регистры 72 любых каналов , в том числе и с те, где ранее было записано иное значение числа К.

0Сигнал с выхода Д-триггера 4 последнего канала через элемент ИЛИ 16 поступает на вход Д-триггера 4 первого канала, и процесс опроса повтор етс .

Режим свободного доступа к каналам

5 при коррекции режима их опроса.

На первом и третьем (соответственно 24 и 34) входах упраалени  высокий уровень напр жени , на информационном входе 13 устройства - код числа К, которое требуетс  записать по адресу А, подаваемому на вход

адреса 32 устройства. Значение адреса с первого входа 29 (Злока выбора режима через третьи элементы И 64. на других входах которых высокий уровень, напр жени  с выхода элемента И-НЕ 62, поступает на вход 28 блока 1 формировани  адреса канала и через вторые элементы И 63, на других входах которых высокий уровень напр жени  с выхода элемента И 60 - на п тый вход 25 блока 14 свободного поступа. При этом осуществл етс  запись кода числа К в регистр пам ти таймера 2 по указанному адресу. На выходе блока сравнени  52, соответствующего этому адресу, по витс  высокий уровень напр жени , который через четвертый элемент И 46, на другом входе которого высокий уровень напр жени  по первому входу . 24 управлени , элемент задержки и четвертый элемент ИЛИ 49 поступит на второй выход 37 блока свободного доступа, а значит, на вход установки Д-триггера 4, соответствующего адресу А. Одновременно сигнал с выхода блока сравнени  52 поступит через третьи элементы ИЛИ 48, вторые элементы И 44 и вторые элементы ИЛ И 47 на третьи выходы 38 блока свободного доступа , а значит, входы сброса Д-триггеров 4. не соответствующие адресу А, и обнулит их. Высокий уровень сигнала с выхода 52 блока сравнени  через элементы ИЛИ 42 и И 41 поступит на четвертый выход 39 блока свободного доступа, седьмой вход 40 таймера и через элементы ИЛИ 74 передним фронтом обнулит Д-триггеры 66 таймера.

Д-триггер 4, соответствующий адресу А. сигналом по входу установки будет переключен в единичное положение, при этом благодар  элементу 51 задержки на выходе четвертого элемента И 46 переключение его, запуск ждущего мультивибратора 76 таймера и установка соответствующего триггера 66 в единичное состо ние произойдет после обнулени  Д-триггеров 66 сигналом по седьмому входу таймера. Длительность опроса канала будет установлена в соответствии со значением числа К, записанного в регистре 72 пам ти канала, к которому потребитель получил доступ. После опроса канала, соответствующего адресу А, будет продолжен циклический опрос последующих каналов. После того, как значение адреса А поступило на вход блока свободного доступа, на выходе соответствующего блока 52 сравнени  по витс  высокий уровень напр жени , который приведет к установлению низкого уровн  напр жени  на выходе элемента ИЛИ-НЕ 58 блока 15 выбора режима. Это приведет к тому, что следующее значение адреса (свободный доступ к другому каналу) не может быть подано в

блок формировани  адреса и блок свободного доступа ранее, чем обнулитс  блок 52. Обнуление блока 52 сравнени  осуществл етс  сигналом с выхода четвертого элемента 5 ИЛИ 49, поступающим через п тый элемент ИЛИ 50 на второй вход блока сравнени  после установки Д-триггера 4, соответствующего адресу А, в единичное состо ние. На фиг, 7 приведены временные диаграммы работы коммутатора при осуществлении свободного доступа к каналу. При этом в регистре 72 пам ти, соответствующем ка-налу, к которому осуществл етс  доступ , записываетс  значение . На

5 диаграмме; гз - параметры элемента задержки на выходе элемента И 46; гз1 параметры элемента задержки блока сравнени ; Гз70 параметры элемента задержки 70 таймера; U вых4 - уровень сигнала на

0 выходе тригера 4 канала, опрашиваемого в момент времени, предшествующий началу свободного доступа к другому каналу; UBUX. - уровень сигнала на выходе три1тера 4 канала , к которому осуществл етс  свободный доступ, .66 - уровень сигнала на выходе триггера 66, предпоследнего в цепочке триггеров 56 тзймера (в случае из цепочки задействуетс  именно этот триггер ).

0Из диаграммы видно, что ,цл  случа ,

когда К-О, длительность опроса канала At меньше периода следовани  тактовой частоты Т (при этом Т ГЗ+ Гз1). Величины Д. может оказатьс  недостаточно дл  обеспечени  достоверности информации по каналу . В атом . случае потребитель может обеспечить достозерность. установив значение .

Дл  удобства потребител  сигнал с выхода элемента ИЛИ-НЕ 58 может использоватьс  дл  индикации времени, когда разрешен свободный доступ.

В устройстве предусмотрена возможность сохранени  достоверности информа5 ции канала, при опросе которого должен быть начат свободный доступ к другому каналу . В этом случае на первом входе 24 управлени  устройства низкий уровень напр жени , а сигнал с выхода блока 52 сравнени  поступает на вход четвертого элемента ИЛИ 49 через третий элемент И 45 только в момент прихода синхроимпульса по третьему входу 22 блока свободного доступа . До этого момента продолжаетс  опрос предыдущего канала, на входе сброса Д-триггера 4 которого сигнал с выхода второго элемента ИЛИ 47 отсутствует. С приходом синхроимпульса переключени  последующего Д-триггера 4 не произойдет.

так как на его входе сброса в течение времени Тз1 после прихода синхроимпульса ( Гз1 - параметр элемента задержки блока сравнени ) присутствует сигнал с выхода соответствующего второго элемента ИЛИ 47, Сигнал с выхода четвертого элемента ИЛИ 49 установит Д-триггер 4, соответствующий адресу А на входе 32 устройства, в единичное поломсение и начнетс  опрос соответствующего . Блок 52 сравнени  устанавливаетс  сигналом с выхода четвертого элемента ИЛИ 49 в исходное состо ние .

На фиг, 8 приведены временные диаграммы работы коммутатора дл  указанного случа , где: Увых. 4 - уровень сигнала на выходе триггера 4 канала; к которому осуществл етс  свободный доступ; U вых.1 уровень сигнала на выходе триггера 4 канала , при опросе которого пришел сигнал U32 на свободный доступ: U вх.сбр.1 уровень сигнала на входе сброса триггера 4, состо щего в цепочке за триггером, при опросе которого пришел сигнал Uaa на свободный доступ: Увых.бб сигнал на выходе триггера 66 предпоследнего в цепочке триггера 66 таймера (),

Блок сравнени  работает следующим образом.

Пусть в режиме свободного доступа к каналам при коррекции режима их опроса на вход 25 блока свободного доступа подан код адреса А канала, к которому производитс  свободный доступ. Разр ды кода А по первому входу блока сравнени  поступают на соответствующие входы элементов ЭКВИВАЛЕНТНОСТЬ , на вторые входы которых поступают одноимен1 ые разр ды кода адреса, записанного в регистре пам ти зтого блока сравнени . В регистре г ам ти записываетс  код адреса, соответсгвуюшдзго номеру его канала. При совпадении кодов на выходе элемента И по витс  высокий уровень напр жени , который устанспит триггер в единичное состо ние.

По вление высокого уровн  сигна.па lia выходе триггера блока срави1ени  к тому, что на выходе элемента ИЛИ-НЕ 58 блока выбора режима установитс  низкий уровень напр жени , которы 1 прекратит подачу кода адреса А, или любого другого адреса, через элементы И 63 блока 15 на вход блока сравненил. Единичный сигнал с выхода блока сравнени  через элемен И 46, элемент 51 задержки и элeмeflт ИЛИ 49 поступает на выход 37 блока свободного доступа и устанавливает соответствующий адресу А триггер 4 устройства в единичное состо ние, через элемент ИЛИ 50 поступае на второй вход блока сравнени  и, спуст 

интервал времени r.3i( Гз1 - параметр элемента задержки блока сравнени ) устанавливает в исходное (нулевое) сгосто ние его триггер, а значит, и сам блок сравнени  (см.

фиг. 7), При этом на выходе элемента 14ЛИНЕ 58 устанавливаетс  высокий уровень сигнала.

Если на входе блока сравнени  сохранитс  код адреса А, цикл сброса записи информации в триггеры 4 устройства повторитс . Поэтому длительность подачи кода адреса на вход 25 блока свободного доступа должна быть минимальной и обеспечивать лишь переключение триггера бло5 ка сравнени;:,

В случае функционировани  устройства в режиме свободного доступа с сохранением достоверности информации по каналу, при опросе которого пришел запрос на свободный доступ, установка блока сравнени  в исходное состо ние производитс  также спуст временной интервал, определ емый параметром элемента задержки блока сравнени  (см. фиг. 8), Параметр элемента задержки блока сравнени  выбираетс  так, чтобы в случае прихода синхроимпульса не допустить установки в единичное положение триггера 4, который стоит в цепочке вслед за триггером канала, по которому. обеспечиваетс  сохранение достоверности информации ,

Пример. Пусть требуетс  сохранить достоверность по первому каналу, свободный доступ производитс  к третьему каналу,

5 на выходе блока сравнени , соответствующего третьему каналу, высокий уровень напр жени . На выходах всех элементов ИЛИ 48, кроме элемента ИЛИ 48 третьего канала, установитс  высокий уровень напр жени .

0 На выходе элемента 43 первого (опрашиваемого в данный момент) канала низкий уровень напр жени . Значит, на выходе элемента ИЛИ 47 первого канала не формируетс  сигнал сброса триггера 4 первого

5 канала и канал продолжает опрашиватьс . На выходе элемента ИЛИ 47 третьего канала также нулевой сигнал, т.е. триггер 4 этого канала не обнул етс , а готов к переключению в еди1- ичное состо ние по приходу с-иг0 напз установки. Так как все остальные каналы не опрашиваютс , на выходах их элементов НЕТ 43, а значит, на выходах элементов ИЛИ 47, им соответствующих, и входах сброса триггеров 4 этих каналов будет сигнал высокого уровн . Синхроимпульс , поступивший на вход 22 блока свободного доступа, через элемент 14 45 и ИЛИ 49 третьего канала поступит на выход 37 блока свободного доступа, а значит, на вход установки соответствующего триггера

4 и переключит его. Начнетс  опрос третьего канала.

Синхроимпульс установит триггер 4 первого канала в исходное состо ние, м опрос первого канала прекратитс . При этом переключени  триггера 4 второго канала не произойдет, так как на его входе сброса в течение некоторого времени присутствует сигнал сброса с выхода элемента ИЛИ 47. соответствующего второму каналу. Это врем  определ етс  параметром элемента задержки блока сравнени .

Режим адресного опроса каналов. На первом входе 24 управлени  устройства устанавливаетс  низкий или высокий уровень напр жени  в зависимости оттого, требуетс  ли обеспечить достоверность информации по каналу, при опросе которого будет начинатьс  адресный опрос, или нет.

На втором входе 33 управлени  высокий уровень напр жени , на третьем 34 низкий уровень напр жени . При этом на выходе элемента И-НЕ 62 блока 15 низкий уровень напр жени , и сигнал адреса в блок формировани  адреса канала не поступает. На выходе элемента И 60 высокий уровень напр жени  и сигнал адреса через него поступает на п тый вход 25 блока свободного доступа 14.

В дальнейшем работа устройства происходит так, как описано дл  режима свободного доступа к каналам при коррекции режима их опроса.

Таким образом, по сравнению с прототипом , изобретение обеспечивает расширение функциональных возможностей устройства за счет реализации возможности свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов.

Режим свободного Доступа позвол ет по требованию потребител  прерывать цикл опроса в момент коррекции режима работы какого-либо канала и получать информацию по данному каналу, после чего восстанавливать циклический опрос начина  с этого канала. Это позвол ет повысить эффективность работы коммутатора, особенно в нештатных ситуаци х, за счет обеспечени  возможности оперативного доступа к аномальному каналу с одновременным изменением информационного потока по этому каналу.

Режим позвол ет после запроса канала осуществить возврат к исходному каналу и с него продолжить прерванный цикл. В этом случае после обращени  к требуемому каналу необходимо сделать доступ по исходному адресу.

Режим адресного опроса каналов позвол ет обеспечить оперативный доступ к любому каналу по требованию потребител . Названные режимы позвол ют обеспе5 чить динамический характер группового кадра по требованию потребител . При этом сохранена возможность циклического опроса каналов.

Claims (4)

1. Формула изобретени 

   0 1. Многоканальный коммутатор, содержащий блок формировани  адреса канала, таймер, генератор тактовых импульсов и в каждом канале Д-триггер, выход которого соединен с выходной шиной данного канала. а синхронизирующий вход-с синхронизирующими входами Д-триггеров остальных каналов и выходом таймера, группа первых входов которого подключена соответственно к группе первых выходов блока формировани  адреса канала, группа вторых входов соответственно к выходам Д-триггеров каждого канала, причем выход Д-триггера. за исключением Д-триггера последнего канала , св зан с информационным входом Д5 триггера последующего канала, третий вход таймера соединен с выходом генератора тактовых импульсов, четвертый - с вторым выходом бока формировани  адреса канала , п тый - с информационным входом устройства, отличающийс  тем, что, с целью расширени  области использовани  путем реализации свободного доступа к каналам при коррекции режима их опроса и адресного опроса каналов, дополнительно

   5 введены блок свободного доступа, блок выбора режима, элемент ИЛИ и формирователь одиночного импульса, вход которого соединен с выходом таймера, а выход - с шестым входом таймера и входом элемента

   0 ИЛИ, второй вход которого подключен к выходу Д-триггера последнего канала, а выход - к информационному входу Д-триггера первого канала, при этом второй вход формировател  одиночного импульса соединен с

   5 вторым выходом блока формировани  адреса канала и первым входом блока свободного доступа, группа вторых входов которого подключена соответственно к группе вторых входов таймера, третий вход соединен

   0 с синхронизирующими входами Д-триггеров каналов, четвертый - с первым входом управлени  устройства, п тый - с первым выходом блока выбора режима, второй выход которого соединен с входом адреса блока формировани  адреса канала, а первый, второй и третий входы - соответственно с входом адреса устройства, вторым и третьим входами управлени  устройства, а группа четвертых входов - соответственно с группой первых выходов блока свободного

   доступа, группы вторых и третьих выходов которого подключены соответственно к входам установки и входам сброса Д-триггеров каналов, а четертый выход - к седьмому входу таймера.
2. 2.Коммутатор по п. 1, о т л и ч а ю щ и йс   тем, что блок свободного доступа содержит элементы И, ИЛИ, а также по числу каналов логические элементы ЗАПРЕТ, вторые , третьи, четвертые элементы И,вторые, третьи, четвертые, п тые элементы ИЛИ, элементы задержки и блоки сравнени  входы которых соединены между собой и с п тым входом блока свободного доступа, вторые входы-с выходами п тых элементов ИЛИ, входы которых соединены между собой и первым входом блока свободного доступаД вторые входы - с выходами HeTBepftJx элементов ИЛИ, входы которых подключены к выходам третьих элементов И, входы которых соединены между собой и

   с третьим входом блока свободного доступа, четвертый вход которого соединен с входами четвертых элементов И, выходы которых через элементы задержки соединены с вторыми входами четвертых элементов ИЛИ, а вторые входы - с вторыми входами третьих элементов И, выходами соответствующих блоков сравнени  и одноименными входами третьих элементов ИЛИ, за исключением одноименного третьего элемента ИЛИ, выходы которых соединены с входами элементов ЗАПРЕТ и вторых элементов И, вторые входы которых св заны между собой и четвертым входом блока совбодного доступа, а выходы - с первыми входами вторых элементов ИЛИ, вторые входы которых соединены между собой и с первым входом блока свободного доступа, третьи входы - с выходами элементов ЗАПРЕТ, при этом вторые входы блока свободного доступа св заны с инверсными входами соответствующих элементов , первые выходы его соединены с выходами соответствующих блоков сравнени  и соответствующими входами элемента ИЛИ, выход которого подключен к входу элемента И, второй вход которого св зан с четвертым входом блока свободного доступа , вторые выходы которого соединены с выходами соответствующих четвертых элементов ИЛИ, третьи выходы - с выходами соответствующих вторых элементов ИЛИ, а четвертый выход подключен к выходу элемента И.
3. 3.Коммутатор по п. 1, о т л и ч а ю щ и йс   тем, что блок выбора режима содержит элементы ИЛИ-НЕ. ИЛИ, первый элемент

   И, первый и второй элементы И-НЕ, а также группы вторых и третьих элементов И, причем входы 1-го элемента И в группе подключены к 1-му разр ду первого входа блока выбора режима, вторые входы вторых элементов И подключены к выходу первого элемента И, а вторые входы третьих элементов И подключены к выходу второго элемента И-НЕ, вход которого соединен с входом первого элемента И и выходом элемента ИЛИ, а второй вход соединен с выходом первого элемента И-НЕ, вход которого соединен с вторым входом первого элемента И и выходом элемента ИЛИ-НЕ, второй вход соединен с третьим входом блока выбора режима и входом элемента ИЛИ, второй вход которого подключен к второму входу  блока выбора режима, при этом входы элемента ИЛИ-НЕ подключены соответственно к четвертым входам блока выбора режима, выходы 1-го второго элемента И в группе подключены к 1-му разр ду первого выхода блока выбора режима, а выходы i-ro третьего элемента И в группе подключены к 1-му разр ду второго выхода блока выбора режима.
4. 4. Коммутатор по п. 1,отличающийс   тем, что таймер содержит группы элементов ИЛИ и Д-триггеров, дешифратор, первый и второй элементы ИЛИ, элемент И, элемент задержки, триггер режима, а также группы регистров, элементов задержки, вторых элементов ИЛИ, ключевых элементов и ждущих мультивибраторов, входы которых соединены соответственно с вторыми входами таймера, а выходы - с первыми входами ключевых элементов, вторые входы которых подключены к выходам соответствующих регистров, а одноименные разр ды выходов ключевых элементов соединены с входами соответствующих элементов ИЛИ, выходы которых подключены к входу дешифратора в соответствии с номерами разр дов на входах элементов ИЛИ, при этом первые входы таймера соединены с соответствующими входами сброса регистров и через элементы задержки - с входами записи регистров, информационные входы которых соединены между собой и с п тым входом таймера, третий вход которого соединен с первым входом элемента И и синхровходами Д-триггеров, выходы которых соединетны с информационными входами последующих Д-триггеров, за исключением последнего, а их входы сброса соединены с выходами соответствующих вторых элементов ИЛИ, первые входы которых соединены между собой и с седьмым входом таймера, вторые входы вторых элементов ИЛИ соединены между собой, с четвертым входом таймера и с входом установки триггера режима, вход сброса которого соединен с шестым входом таймера, а выход - с вторым входом элемента И, выход которого соединен с входом первого элемента ИЛИ, выход которого подключен к выходу таймера,, а второй вход соединен с выходом последнего Д-триггера и через элемент задержки - с третьим входом второго элемента ИЛИ, соответствующего последнему Д-триггеру, при этом

   разр ды выхода дешифратора в пор дке убывани  номеров подключены к входам установки Д-триггеров. кроме последнего, так, что старший разр д выхода подключен к входу установки первого Д-триггера, а младший - к входу установки предпоследнего Д-триггера.

   фиги

   L.

   Григ. Л

   а

   12f

   Г Л

   1Ш

   PW2.4

   YY

   г 7

   29 Фиг. e