PT97315A - Comutador de modo de transferencia assincrono - Google Patents

Description

/2! 44 ύ '4PT/3909 PT

MEMÓRIA.....DESCRITIVA 0 presente invento refere-se a comutadores para comutação de dados digitais e refere-se particularmente, embora não exclusiva-rnerite com comutadores de modo de transferência assíncronos» Tais comutadores serão daqui em diante referidos como comutadores ATM,.

Os comutadores ATM são utilizados em dispositivo de transmissão de ciado digitais para receberem correntes de dados multiplexados e para distribuírem as correntes de dados de entrada para acessos de saída requeridos. Frequentemente os comutadores ATM são utilizados para realizarem comutação de blocos,. Hum dispositivo de comutação de blocos cada corrente de dados de entrada consiste numa sequência do que são conhecidas como células» consistindo por exemplo» cada célula de 48 b:its de dados e um cabeçalho contendo dados de controlo a partir dos quais o destino da célula pode ser determinado» Tipicamente para uma célula de 48 bits os cabeçalhos terão 5 bíts de comprimento» No entanto nem a célula nem o comprimento de cabeçalho têm importância fundamental para os princípios básicos da operação dos comutadores ATM»

Como a velocidade de transmissão de dados e o volume do tráfego digital a ser manuseado pelos dispositivos de transmissão digitais está continuamente a aumentar» os problemas de correntes de dados de comutação tornam-se cada vez mais complexos»

As funções básicas dos comutadores ATM conhecidos podem ser divididas em três componentes principaisz primeiramente o comutador compreende uma unidade de descodificação de cabeçalho em cada acesso que converte a identi'·' dade do circuito de entrada numa entidade de circuito de saída e número de acesso; esta unidade é também capaz de vigiar a utilização de um circuito particular em relação aos limites de nivel de tráfego datado e quando necessário rejeita-se células para evitar sobrecarga no comutador que podia ter impacto no outro tráfego a ser suportado; * — 72 443 *'

QPT/3909 PT a segunda função é para transferir elementos de dados dos acessos de entrada para os acessos de saída de acordo com a informação de encaminhamento de acesso tísico, derivada pela unidade de descodificação de cabeçalho? isto e essencialmente uma função de encaminhamento espacial:; a terceira função é multiplexar estatisticamente os elementos de dados transferidos através da função de encaminhamento para a corrente de tráfego de acesso de saida indicado? devido aos picos de tráfego, que excedem a capacidade da corrente de saida será necessário enfileirar alguns dos elementos de dados? esta função de saída de muitiplexaçâo e enfileiramento pode ser parecida à operação de um comutador de tempo em comutação de circuitos síncronos, mas não obedece a uma reserva cíclica pré-definida de circuitos virtuais no domínio do tempo-

As concepções existentes de comutadores implementam as funções de encaminhamento e enfileiramento num certo número de maneiras diferentes» Assim, a função de encaminhamento pode ser implementada quer por uma rede de encaminhamento espacial similar ao da rede de comutação de circuito quer pode ser utilizado o domínio de tempo em bus ou anéis. No entanto, para grandes comutadores o meio de interpermuta de ponto único de um bus multiplexado em tempo depressa excede os limiares de largura de banda práticos. A função de enfileiramento pode também ser implementada de várias maneiras» 0 processo rnais directo é ter uma armazenagem tipo primeiro a entrar primeiro e sair (FIFO) dedicada para cada acesso de saida. Na pratica a função de encaminhamento espacial e o elemento de enfileiramento de saída não podem opor-se às transferências simultâneas de um grande número de acessos de entrada e a fila de saida é reflectida de volta para os acessos de entrada» tÉ também possível enfileirar dentro da função de encaminhamento espacial particularment© quando é feito uso do domínio de tempo para obter a sua operação de comutação» A não ser que a função de encaminhamento seja capaz de

72 443 GPT/3909 PT ~4 suportar simultaneamente carga completa do comutador para uma saída;, então alguma forma de mecanismo de resolução de contenção é requerida ou tem de ser proporcionadas filas intermédias- Em gerai- os comutadores ATM apertas permitem que circuitos virtuais sejam encaminhados internamento numa via para manter a integridade de frequência das células- De modo similar ao nível da rede existe um encaminhamento fixo das células. 0 presente invento refere-se ao fornecimento de um comutador de dados que é capaz de manusear um número substancial de correntes de dados de entrada e que ainda utiliza tecnologia disponível correntemente..

Em consequência- o presente invento compreende um comutador de modo de transferência assíncrono- tendo uma pluralidade de andares de entrada cada para receber uma corrente de transmissão de dados digitais, consistindo de uma série de células, compreendendo uma célula dados e um cabeçalho contendo dados de controlo, a partir dos quais o destino da célula pode ser determinado, uma pluralidade de andares centrais ligados aos andares de entrada para receberem, os dados dos andares de entrada a serem comutados através do comutador e, uma pluralidade cie andares de sai da- cada um deles ligado aos andares de entrada. e por para cada andar de entrada existir um encaminhamento para cada andar central para a transmissão dos dados, e a partir de cada andar centrai existir um encaminhamento para cada andar de saída- e por cada andar de entrada incluir um circuito para a determinação do destino das células dessa corrente de dados, um circuito para desmontar cada célula em elementos de célula, e para reservar para cada elemento de célula dados de encaminhamento para permitir ao mesmo ser encaminhado através dos andares centrais- meios para armazenagem dos elementos de célula em série, meios para pedirem a um andar central permissão para transmissão de um elemento de célula na série e após um retardo predeterminado um pedido adicional para o mesmo ponto de destino,, desde que os elementos de células armazenados sejam derivados da. mesma célula- meios para receberem uma resposta dum andar central quanto à. disponibilidade do destino pedido entre o envio dos ”5"

M f £. ι’4· ο GíPT/3909 PT pedidos., de modo que a sequência de envio de um pedido para um elemento de célula sesia intercalado com a resposta ao pedido para o elemento de célula anterior e meios para transmitirem cada elemento de célula para o andar centrai, após um segundo retardo predeterminado a partir da. recepção de um pedido positivo,,

Para que o presente invento seáa mais facilmente compreendido, será agora descrita uma sua concretização por meio de exemplo e com referência aos desenhos anexos, nos quais: a figura i é um diagrama esquemático de uma concretização geral de um comutador, de acordo com o presente invento? a figura 2 é um diagrama de blocos mostrando um comutador ATM muito simplificado, de acordo com o presente invento, a figura 3 é um diagrama mostrando uma sequência de controlo de fluxo e de transferência de dados do comutador da figura 2, a figura 4 é um diagrama de blocos dos andares exteriores de recepção e transmissão do comutador, e a figura 5 é um diagrama de temporização mostrando sequências de temporização no funcionamento do comutador ATM. a figura 6 é um diagrama de temporização mostrando como os dados de encaminhamento dentro do comutador podem ser derivados, a figura 7 é um diagrama de blocos de um andar central, a. figura 8 é uma figura representando o funcionamento da. operação de temporização cíclica de andar centrai e, a figura 9 é uma elaboração da figura 7.

Referindo agora a figura 1 dos desenhos, esta mostra um acesso de entrada simples e comutador associado 10 de um comutador ATM construído de acordo com o presente invento, q

«PT/3909 PT acesso 10 está ligado a um conjunto de comutador centrais 20, por sua vez ligável a um acesso de saida 30« 0 acesso de entrada © parte de um conjunto de acessos de entrada similares., Cada acesso de entrada recebe uma corrente de dados que consiste numa sequência de células de bytes múltiplos, tendo cada célula um cabeçalho, a partir do qual o destino da célula pode ser derivado., As células têm tipicamente 48 octetos de informação mais 5 octetos de cabeçalho» Quando urna célula e o seu cabeçalho são recebidos por um acesso de entrada, o comutador associado com esse acesso distribui os elementos da célula sequencialmente por um certo numero de saídas» Cada saida de cada acesso de entrada 10 está ligada a um circuito DMR. Estes circuitos não estão mostrados nesta figura.

Basicamente o DMR significa desmultiplexar-místurar-tornar a multiplexar, e um circuito DMR é um dispositivo de comutação de espaço fixo que tem N entradas, N intervalos de tempo e N saídas, e opera ciclicamente, de modo que cada entrada vai para cada saída durante um sobre N do tempo» Como os andares DMR têm uma função de comutação de espaço simples para corrente serie os mesmos nao adicionam qualquer retardo ao tempo de comutação»

Cada um dos circuitos DMR de entrada, por sua vez, tem as suas N saídas ligadas a um numero equivalente de comutadores centrais diferentes 20, os quais formam o andar central do comutador ATM. Cada comutador central tem o mesmo número de entradas do que as saídas de cada comutador exterior e circuito DMR» Tem também o mesmo número de saídas cada urna das quais está ligada a um circuito DMR similar aos circuitos DMR de entrada» De facto, o comutador ATM completo é efectivamente simétrico em relação ao andar central seguinte, tal como os circuitos DMR de saída são, cada um deles, por sua vez ligados a N comutadores de saída e acessos associados»

No formato a ser descrito existem números iguais de comutadores de entrada, circuitos DMR de entrada, comutadores centrais, circuitos DMR de saida © comutadores de saida. Assim, num ATM simétrico do tipo a ser descrito existirão X comutadores ΧΓ ΧΓ tf**

72 443 G'iPT/3909 PT de entrada., X comutadores centrais, dois X circuitos OMR e X comutadores de saída, sendo X um número inteiro múltiplo de N, 0 resultado desta disposição simétrica é que, cada acesso de entrada 10 tem acesso a todos os comutadores centrais 20, durante um período ou .janela, dependendo dos parâmetros internos do comutador ATM completo.. Além disso, para qualquer célula que chega a um acesso de entrada e subsequente desmontada nos elementos de célula existem possíveis X encaminhamentos através do comutador para o seu acesso de saída pretendido.

Na concretização presente existem 256 acessos de entrada e 256 acessos de saída com N ~ 16, As correntes de dados de entrada têm 155 M-bits por segundo e os circuitos internos do comutador, tais como os andares de DMR e os comutadores centrais funcionam a urn velocidade lógica de 40 M-bits por segundo. Na concretização descrita, isto é, conseguido por duas correntes paralelas de 2o megabits por segundo. Como os andares DMR têm um ciclo de 16 unidades isto proporciona um cicio de estrutura interna de 16, de modo que através de cada 16 ciclos de estrutura interna cada um dos 256 acessos de entrada 10 é ligado a cada um dos 256 comutadores centrais, durante um período suficiente para o mesmo passar um elemento de dados simples de uma corrente de dados de entrada, Por exemplo, cada elemento de dados pode consistir de 5 bytes de dados mais dados de controlo.

Os comutadores centrais 20 têm cada um deles 16 saídas, que estão ligadas aos circuitos de saída DMR. individuais. Estes circuitos de saída DMR são idênticos em estrutura e funcionamento aos circuitos DMR de entrada e cada circuito de saída DMR esta ligado a 16 acessos de saída 30. Assim, cada célula em cada entrada de corrente de dados num acesso de entrada tem uma possibilidade de 256 encaminhamentos para o seu destino possível. Não existem também problemas de sequenciaçâo de elementos de dados, porque os mesmos chegarão sempre ao lado de saída do comutador na mesma ordem que eles chegarem ao lado de entrada.

Esta sequencíaçâo é um resultado do retardo constante de ~8“ ~8“ «á*

GiPT/3909 PT andar centrai, para um elemento de dados transmitido através do comutador e é um factor importante., A concretização mostrada na figura 2 é uma vista maís detalhada de um comutador ATM do tipo mostrado na figura i„ São mostradas na figura 2 as correntes de dados de entrada em 40 e como já descrito existem 250 correntes das quais estão mostradas duas, D81 e DS £56„ Cada corrente é fornecida a um andar de entrada apropriado 181 a 18256,, A partir destes andares as correntes de dados são varridas para um andar centrai 41,. 0 andar central compreende 16 planos súper centrais 8P1-- - 3P16, dos quais 3 estão mostrados- Todos os planos super de andar central funcionam da mestria maneira,. Nas partes de entrada dos andares de entrada cada célula de dados que entra é dividida em 11 células secundárias ou elementos de célula,, contendo cada um 40 bíts de informação ma is um identificador de 4 bíts,. Uma vez que apenas 53 octetos são necessários para uma célula individual,, existem 2 octetos de reserva que podem ser utilizados para informação de verificação interna- Para permitir a passagem da informação de controlo de fluxo entre os andares sao adicionados 20 bíts de dados aos elementos de célula de 44 bíts que perfazem um comprimento total de 64 bíts para cada bloco., A recepção das correntes de dados e a sua desmontagem para elementos de célula será descrita em maior detalhe em seguida -

Como pode ser visto a partir da figura 2, cada andar de entrada IS..„Is256 está ligado a cada um dos planos super centrais 3P1--„ SP16, de modo que cada plano super recebe ele proprio 256 entradas- Estas entradas são distribuídas através de uma primeira disposição de um rotor de 16 por 16 ou circuitos OMR 43, estando cada circuito OMR 43 ligado a um dos 16 elementos centrais 44- Os elementos centrais 44, por sua vez, cada um deles proporciona uma saida para uma saída Individual dos 16 circuitos de saída ou DMR 45, Os circuitos OMR de saida 44 proporcionam cada um deles uma da© suas 16 saídas, para um dos 256 andares de saida 08-„„ 03256- Como pode ser visto a partir das figura 2, as

ΓΖ 443 GPT/3909 PT ~9· corrente© de dados de saida e de entrada estão a 155 Hbit/s e as ligações internas funcionam a uma velocidade lógica de 40M bít/s„

Referindo agora a figura 3 dos desenhos, esta resume a sequência do controlo de fluxo e transferência de dados, entre três andares do comutador ATM descrito na figura 2« Para cada elemento de célula é feito urn pedido para um comutador central,.

Se este responde posítivamente, os ciados são enviados.. Algum tempo mais tarde, os dados são enviados para o andar de saída» Se a resposta é negativa, então o andar de entrada tentará um outro andar central» A partir do anterior apreciar-se-á que os elementos de célula formam uma célula particular, que chegará ao andar exterior do comutador nas suas correetas sequências» Ho entanto. não haverá padrão específico como para os receptores de elementos., nos quais eles não são recebidos em relação à© células de qualquer outro acesso de entrada» A partir da descrição anterior dos andares de entrada, de comutador central e de saída, podem também parecer que a integridade de sequência de célula sería perdida, quando diferentes elementos de andar central são utilizados para transferir as células num circuito virtual- Isto é evitado,, rodando o acesso de andar central de entrada e saída vezes o passo, de modo que para cada entrada de célula no comutador exista um retardo de armazenagem constante no andar central» A entrada diferente para as combinações de ligação de acesso de saída terão retardo fixos diferentes, através da função de encaminhamento» através da gama de zero ao tempo completo de acesso de andar central» A figura 4 dos desenhos mostra um andar de entrada individual» Uma corrente de dados de entrada» consistindo em células de dados sequenciais como definido, tendo cada uma delas um cabeçalho associado, é recebida em 50 com uma terminação de linha de cabeçalho 52, a qual sob o controlo de um processador adequado converte os cabeçalhos de célula, de rnodo que os seus "10" ,'1 ‘' I ' ! ώ QPT/3909 PT destinos podem ser determinados., 0 circuito de conversão de cabeçalho toma o cabeçalho de célula e deriva de uma maneira conhecida;, por exemplo., através de tabelas de consulta adequadas, a informação de encaminhamento para a célula. 0 circuito de conversão de cabeçalho 52 gera também um novo cabeçalho para transmissão dianteira na rede. A sai da do circuito de conversão de cabeçalho 52 é fornecida ao circuito de desmontagem de célula 63., o qual deriva os 53 octetos recebidos originalrnente para 11 elementos de dados cada 5 octetos., havendo assim dois octetos acessórios,, como já descrito,. Esta divisão é realizada de uma maneira tal, que cada elemento de dados contém uma porção da célula original informação, que permite aos elementos de dados serem remontados como uma célula após transmissão através do comutador., Logo que o cabeçalho tenha sido convertido,, a transferência dos elementos de célula,, e assim a célula., pode ser começada através do comutador,, antes de toda a célula ter sido recebida no terminal de linha.

Como já mencionado cada elemento de célula tem uma multiplicidade de encaminhamento potenciais disponíveis para o mesmo, através do comutador. No entanto, quando o comutador está. efectivamente a manusear uma carga, alguns dos encaminhamentos estarão inevitavelmente ocupados por elementos de célula dos dados de outros andares de entrada. Para ser possível determinar um encaminhamento através do comutador, os elementos de dados gerados pelo circuito de desmontagem de célula 63 são enviados para uma fila de elementos de dados ou células 54. Esta fila de elementos 54 armazena em paralelo sucessivos elementos de célula e está ligada a 16 circuitos de envio de elementos paralelos 55. Os circuitos de envio de elementos 55 funcionam em paralelo, e cada tem um cicio operacional de 64 bits. Os ciclos operacionais estão desfasados de passos de A bits como será descrito adiante.

Os circuitos de envio de elementos 55 funcionam sob o controlo de um circuito de controlo de verificação de percurso 5o, o qual examina a informação de encaminhamento suportada por cada elemento de célula e envia pedidos para o comutador central., -11-d? '2 446 QPT/3909 PT para um numero de elementos de dados armazenados em cada fila de edementos de célula. Nesta concretização o número é dois, e devido à anterior "eliminação" das correntes de dados de entrada quaisquer dois elementos de célula adjacentes numa fila de elementos de célula terão quase de certeza células de dados diferentes., Apreciai—se-á que os elementos de dados de uma única célula, serão sequenciais mas não existe ordem específica para os elementos de célula para destinos diferentes,. 0 funcionamento do circuito de controlo de verificação de percurso pode ser melhor apreciado, referindo as figuras 5 e 6. A figura 5 mostra o conceito básico do funcionamento do circuito cie controlo de verificação de percurso.,

Assim, o circuito de controlo de verificação de percurso 56 envia uma série cada pedido para e 1 e m e n t o s., E s s e s de pedidos espaçadas para o andar central, sendo urna janela de um elemento de célula na fila de pedidos estão mostrados em 101, 102 e 103. 101 e de um pedido para uma janela que tenha sido marcada com 2,. Em 104 o circuito de controlo de verificação de percurso 156 envia o elemento de célula para um endereço pedido e aceite anterior-mente, que tenha sido marcado como janela 1„ Se acontece que a fila de elementos já não tem os dados será enviado uma indicação sem dados para o andar de controlo» Os pedidos 101 e 102, 103 são divididos para proporcionarem tempo aos dados a serem recebidos do andar central, validando um pedido anterior. Assim, a sequência do pedido e resposta para urna janela particular j an e 1 as., intercalada com sequências :> i m i 1 a r e s p a r a o u t r a s pedidos em maior detalhe. Na pedidos" contem dois endereços 2 mostrada na figura 5, mais

As figuras 6A e 6B mostram figura 5a a secção com cabeçalho de 8 bíts ADI, AD2 para a janela alguma informação de controlo 3 (4 bits)No intervalo de 64 bits subsequente, os dados para a janela anteriormente pedida são

Isto é seguido pelo número enviados e o pedido para a janela de acesso e urn elemento de célula, que será enviado para o endereço quer ADI quer AD2 em resposta aos dados do andar central -^3% 72. 443 w

GPT/3909 PT recebidos no intervalo en dereços ped i dos indicando a disponibilidade :!e um dos A figura 6B mostra a resposta do andar centrai» Assim "AH8" é a resposta a um pedido, "ADR" é onde a parte vem, "parte" é o número de parte do elemento de célula» A zona marcada por 118 corresponde ao elemento de célula originariamente formado pelo circuito de desmontagem de célula, e a zona 1.11 contém 10 bíts acessórios„

Um número iguai de andares de saída estão associados com os andares de entrada- Um desses andares de saída está também mostrado na figura 4Assim, cada andar de salda tem receptores de 16 elementos 200, cada correspondendo a um dos circuitos de envio de elementos dos andares de entrada. Cada receptor de elemento está ligado a um circuito 201, que verifica os elementos recebidos extrai os seus endereços e gera a informação de controlo relevante para remontar o elemento de célula num circuito de r©montagem de célula 203« As células remontadas sâo fornecidas primeiro a um circuito de célula FIFO 204 e depois para um circuito de transmissão de linha 205 para transmissão para diante., 0 andar central, através do qual os elementos de célula são distribuídos está mostrado na figura 7. Este andar central compreende um circuito de entrada DMR 300 e 16 circuitos de receptores 301, 16 circuitos de envio 302, uma memória tampão 303 para armazenagem de uma sub-céluia ou elemento de célula por andar exterior, um circuito 304 para resposta a questões de espaço, enviadas pelos andares de entrada, e um circuito de sai da DMR 305»

Na estrutura de comutador acabada de descrever seria possível, operar todos os pianos super em fase uns com os outros» No entanto, isto requeria uma fila de entrada cerca capaz de simultaneamente lançar mensagens de interrogação de controlo de fluxo para todos os 16 planos super» Desfasando a temporização progressivamente por períodos de 4 bíts à velocidade lógica de 40

.,*5**» /2 443 QPT/3909 PT Ί3' H bit/s entre os planos super„ mesmo fora de operação- Oentro dos planos super pode ocorrer uma colisão de temporização similar nos elementos centrais» Isto é evitado com um desfasador de 4 bits de temporização entre os circuitos DMR» Cada dispositivo DHR tem alinhamento nas suas 16 entradas e saídas» Devido aos elementos centrais terminarem cada um deles numa linha de cada DMR, eles terão um desfasamento de 4 bits nas entradas. Existirá uma reflexão de imagem de espelho deste desfasamento no DMR no lado de saída.

Os princípios intermédia de andar uma representação 1 lógica. A figura 8 de temporização da armazenagem em memória central são mostrados na figura 8, que não é ' isica, pode sê mas em vez disso é uma representação r interpretada da seguinte maneira.

Para um acesso de saída, por exemplo, OP 241, a sua armazenagem indicada nos andares centrais apresenta-se como uma grande memória intermédia rotativa, alimentando constantemente sete elementos de célula. Quando um elemento de célula chega a um acesso de entrada,, por exemplo,, IP 197 será ajustado no próximo espaço de memória intermédia centrai disponível, à medida que a roda rotacional roda» Quando a memória intermédia vai para além da saída, a célula é retirada e a mesma une-se à fila de saída para aquele acesso» As memórias intermédias centrais rodam maís rapidamente do que o necessário, de modo que os picos em capacidade são encaminhados através da saída, mantendo as filas de entrada pequenas» A armazenagem de memória intermédia de andar central para um acesso de saída particular é referida como um modelo de “roda de água",, É simples ver como uma célula leva tempo fixo desde uma entrada para uma saída, à medida que a "roda" roda» A figura 8 tenta representar a operação completa de temporização cíclica do andar central num diagrama de modelo de "turbina". Cada camada da "turbina" representa o acesso aos elementos centrais num plano súper, o gual pode ser considerado como uma "roda de água" miniatura, como mostrado na figura 9» As sucessivas camadas mostram o desfasamento de 4 bits para uma

72 443 tíPT/3909 PT :Φ'

14 pequena rotação das "rodas de agua".

Referindo de novo a figura 4* já foi descrito que quando uma célula é recebida o cabeçalho é convertido e depois desmontada em elementos de célula colocados numa fila de entrada- Cada 4 ciclos de relógio ou o„l micro-segundos será iniciada uma janela de comunicação de 64 bíts., com um elemento de comutador centrai,. 0 controlador, como explicado, envia até dois endereços e alguma informação de estado para um elemento de andar central no campo de controlo de 20 bits, Os endereços indicam., ao controlador nos elementos centrais, os destinos de acesso de saída para os quais existem sub-células em filas de transferência, 0 andar central, como mostrado na figura 7, indicará em quais dos endereços pedidos existe espaço, A memória intermédia de acesso de saída será automaticamente reservada, como parte do processo de retorno de um reconhecimento positivo para o controlador de entrada. Quando é recebida uma resposta positiva peio andar de entrada, o mesmo envia para a próxima sub-celula na fila para o endereço pedido, em conjunto com informação, identificando do que parte da célula pertence. Quando a sub célula atinge o andar central é armazenada até poder ser transferida para o andar de saída apropriado. Neste ponto, o controlador de elemento central será capaz de libertar a memória intermédia de acesso de saída, para u ti 1 i zaçã.o adiei on a 1 „

Para permitir os retardos reais na informação de passagem de um andar para o seguinte, e para permitir que seja executado processamento adequado, os pedidos de andar de entrada têm de ser enviados antes do envio dos dados de sub-célula. Para evitar desperdício da capacidade de transferência de dados, entre andares, a informação de pedido é enviada mais cedo um período de janela, como mostrado nas figuras 5 e 6, Isto resulta num tempo de resposta de 64 bíts, para os dados enviados. No entanto, o controlador de anelar de entrada é capaz de funcionar numa volta mais pequena, através do tempo, para pedidos determinados para outros elementos de andar central, devido à resposta retornar dentro de cerca de períodos de 16 bits. -15·

72 443 8ΡΤ/3909 PT

Como não existe necessidade para mensagens de controlo de fluxo a partir do andar central para o andar de saída, existe uma largura de banda acessória disponível que é utilizada para fazer retornar as respostas às mensagens de pedido de andar de entrada.. Isto requer que seja restabelecida uma associação entre os elementos de andar de entrada e de saída que ocorre naturalmente num comutador manuseando ligações duplex..

Em principio um andar de entrada podia ter células ern fila para muitos acessos de saída e idealmente necessitaria de enviar mals do que dois endereços para os elementos centrais. 0 envio de mai© endereços ocuparia ruais largura de banda disponível, para transferir para os andares centrais, e poderia reduz i r a eficiência gerai do dispositivo- 0 modelo de simulação mostrou, que dois endereços por janela de transferência, proporcionam o melhor desempenho geral- Com tráfego totalmente aleatório em cargas moderadas, um endereço proporcionaria um melhoramento marginal, mas executa mal com algumas formas de tráfego de impulsos., A concepção acabada de descrever tem um certo número de vantagens em relação às propostas anteriores- A desmontagem das células de dados de entrada em elementos de célula, permite a variação de retardo mínimo e todas as perdas, e de facto a variação de retardo aproxima-se do ideal- 0 comutador funciona como um comutador teoricamente ideal, mas com um pequeno retardo adicionado, que no entanto é fixado- Adicionalmente, o comutador não requer encaminhamento interno pré-estabelecido das células» A única variabilidade de retardo real experimentada por este comutador, como descrito, é o inerente ao utilizai—se o ATM como uma estrutura multiplex- Além disso, o desempenho de retardo deste comutador é muito bom quando, comparado com o de muitas outras concepções. Apesar de os mesmos, frequentemente, terem menor retardo nas cargas baixas; nas cargas altas o seu enfileiramento interno, entre andares de comutador, resulta em maior retardo©. --sstfí -jf 72 443

QPT/3909 PT ~Ί6'~· São apenas verificadas perdas de células, quando a fila de saída transborda, podendo esta fila ser mencionada de modo a ir de encontro ao desempenho requerido para as caracteristícas de retardo e perda. No entanto, é tecnicamente possível, a ocorrência de perdas na fila de entrada, sendo estas extremamente improváveis.

Talvez o maior mérito do comutador ê a sua operação durante sobrecarga num acesso de saída- 0 trafego destinado aos outros acessos de saída que não são sobrecarregados, pode ainda ser realizado através do comutador com impacto mínimo no retardo, 0 funcionamento interno síncrono torna a manutenção do comutador fácil, uma vez que o mesmo retira a incerteza no domínio do tempo A variação do retardo e a perda de célula provocada pela concepção aproxima-se do mínimo teórico. A este respeito o comutador ATM síncrono comporta-se como uma comutador de andar único.

Claims (4)

17- 72 443 Q P T / 3909 P T .....1.....V.....I.....ND.....I..... 1 - Comutador de modo de trarisferericia assíncrono,, tendo uma pluralidade de andares de entrada (ISA...... ISN) cada para receber uma corrente cie transmissão cie dados digitais (DSJ..... 256), consistindo uma série de células, compreendendo uma célula ciados e um cabeçalho contendo dados de controlo a partir dos quais pode $.er determinado o destino da célula, uma pluralidade de andares centrais (41) ligados aos andares de entrada, para receberem os dados dos andares cie entrada, para serem comutados através do comutador e uma pluralidade de andares de saída (0S1 - OSN) cada ligado aos andares centrais, e no qual para cada andar de entrada existe um encaminhamento para cada andar central para a transmissão de ciados, e a partir de cada andar central existe um encaminhamento para cada andar de saída, e no qual cada andar de entrada inclui um circuito (52) para determinar o destino das células dessa corrente de dados, e caracterizado por o comutador incluir um circuito (63) para desmontar cada célula em elementos de célula e para reservar para cada elemento de célula dados de encaminhamento, para. permitir à mesma ser encaminhada através dos andares centrais, meios (54) para armazenarem os elementos de célula em série, meios (56) para pedirem permissão, a partir de um andar central, para transmitirem o elemento de célula na série, e após um retardo predeterminado um pedido «adicional para o mesmo ponto de destino, desde que os elementos de célula armazenados sejam derivados da mesma célula, meios (56) para receberem uma resposta do andar central, quanto há disponibilidade do destino pedido, entre o envio «dos pedidos, de modo que a sequência de envio de um pedido p«ara um ei emento de célula seja intercalada com a resposta ao pedido do elemento de célula anterior, e meios para transmitirem cada elemento de célula para o andar central após um segundo retardo predeterminado a partir da recepção de um pedido positivo»

2 - Comutador de acordo com a reivindicação 1, e caracte-rizado por os meios (54) para armazenarem os elementos de célula compreenderem uma pluralidade de filas de elementos, operativas para armazenarem em paralelo elementos de célula sucessivos» 7'Z 443 QPT/3909 PT •lí estando cada dita fila de elementos ligada a uma pluralidade dos circuitos de envio de elementos paralelos (55), operando os circuitos de envio de elementos sob o controlo de um circuito de controlo e de verificação de percurso (56), que examina a informação de encaminhamento suportada por cada elemento de célula e envia pedidos para o comutador central de um certo número de elementos de dados armazenados em cada fila de elementos de célula,.

3 ~ Comutador de acordo com a reivindicação 2., e caracte-rizado por cada circuito de controlo e de verificação de percurso (56) enviar uma série de pedidos espaçados para o andar central;, sendo cada pedido para uma janela de um elemento de célula na fila de elementos.

4 Comutador de acordo com a reivindicação 3., e caracte-rizado adicionalmente por., para manter a integridade de sequência de células através do comutador, os tempos de acesso de entrada e saida do andar central serem rodados por passos, de modo que para. qualquer entrada de célula para o comutador existe um retardo de armazenagem constante no andar central., Lisboa., Ui m. 1991 Por QEÍ PI.

LIMITED E Y TELECGMMUNICATIONS AQENTE OFICIAL -