KR100383160B1

KR100383160B1 - 테라비트급용량의패킷스위치장치및방법

Info

Publication number: KR100383160B1
Application number: KR1019950065272A
Authority: KR
Inventors: 제이 쿨란 토마스; 와너 리차드 게이로드
Original assignee: 에이티 앤드 티 코포레이션
Priority date: 1994-12-30
Filing date: 1995-12-29
Publication date: 2003-07-10
Also published as: DE69532706D1; DE69532706T2; CA2162939A1; AU4067395A; JP3450110B2; AU694291B2; JPH08251235A; CN1131853A; EP0720413A3; EP0720413A2; EP0720413B1; CA2162939C; KR960027840A

Abstract

물리적으로 실현가능한 1 Tbps또는 그이상의 ATM 패킷 스위치(10A)로서, 복수의 입력 인터페이스가 단일 단의 스위치 구조(14A)로 접속되고, 이 스위치 구조는 복수의 출력모듈(16o-16m)로 접속되는 구조를 가지고 있는 일반적인 성장가능한 패킷 스위치 구조가 기술된다. 이 ATM 패킷 스위치는 다른 성장가능한 패킷 스위치에 비해 아웃밴드제어기(20)에 의해 제어되는 단일 단의 스위치 구조(14A또는 14B)를 포함하고 있으며, 비슷한 용량의 전기적인 크로스바 스위치나 그 동형에 비해 상대적으로 회로구성이 현저히 간단하다. 이 ATM 패킷 스위치 구조는 매우 유연하여 동일한 스위치 구조와 아웃밴드제어기의 구조를 사용하여 가변장 패킷이나, 회선스위치접속, 폴트 톨러런트 용장 회로를 제공하는데 까지 확장될 수 있다.

Description

테라비트급 용량의 패킷 스위치 장치 및 방법

본 발명은 대형 통신 스위치들에 관한 것이며, 보다 상세하게는 초 당 테라 비트(terabit) 수준의 총 처리량을 전송하기 위해 데이터 패킷들을 사용하는 대형 통신 스위치들에 관한 것이다.

디지탈 스위치 방식은 전세계 수백만의 전화 음성 호출을 지원하기 위해 음성대역신호를 인코딩, 다중화, 전송 및 디코딩하는 통신분야에서 오래 전부터 사용되어져 왔다. 음성 호출을 위한 통신 스위치는 수요에 보조를 맞추기 위하여 초대형으로 처리능력이 증가되어 왔다. 음성 호출 트래픽을 분배하고 제어하는 대부분의 스위치 시스템은 회로 스위치로 지칭되는 바, 이는 매 호출마다 일종의 양방향성의 회로가 호출 측과 피호출 측간에 구성되는 것이다. 구성된 상기 회로는 대화를 하는 쌍방이 거부감을 느낄 정도의 시간 지연이나 왜곡이 없는 면대면 대화를 지원하는 데 필요한 정도의 대역폭과 전송시간을 지원한다.

회로 스위칭의 대안으로 패킷 스위칭가 있다. 패킷 스위칭에서는 호출 측은 전송하고자 하는 정보를 하나 또는 그 이상의 패킷으로 변환해야 한다. 이 정보는 인코딩된 음성이나 컴퓨터 데이터, 또는 인코딩된 화상일 수도 있다. 이 패킷을 목적지, 즉 피호출 측으로 안내하기 위한 번호가 통상적으로 패킷의 헤더에 포함된다. 패킷 스위치 네트워크는 각각의 패킷을 해당 목적지에 지나친 지연이나 왜곡없이 루팅하는 작업을 갖는다. 피호출 측은 보통 이 패킷을 수신해서 정보를 디코딩해 적절한 형태로 디코딩하는 기능을 가진 장비를 포함한다.

정보고속도로(Information Infrastructure)의 제안과 더블어, 음성, 컴퓨터(LAN/WAN), 팩시밀리, 영상과 동화상데이터 등을 유래 없이 광범위한 장소로운반하는 패킷 스위치 트래픽의 엄청나게 빠른 증가에 따라 본 패킷 스위치 시스템 구조 및 프로토콜이 필요하게 되었다.

패킷 스위치 서비스를 광범위한 지역에 걸쳐 통일적으로 제공하기 위해 많은 제조업체와 서비스업체들이 모여 광역 표준을 제정하고자 노력하였다. 산업부문에서의 이러한 노력의 결과로 통계적으로 분포된 착신율을 가지는 데이터 패킷을 전송하고 분배하는 효율적인 표준으로 비동기 전송 모드(ATM : Asynchronous Transfer Mode)를 채택하게 되었다. 즉, ATM은 패킷 지향의 표준이다. 그러나 대부분의 선행기술(X.25, 프레임 릴레이 등)과 달리 ATM은 길이가 53 바이트로 고정된 '셀' 이라고도 불리는 짧은 패킷을 사용한다. 또한 ATM은 선행기술에 비해 상대적으로 매우 유연한 형태의 에러 회복과 흐름제어를 사용한다. 사실 ATM 표준에서의 링크 레벨에서는 에러 보호와 흐름제어를 거의 사용하지 않고 더 상위 계층의 프로토콜 레벨로 넘긴다. 이러한 접근방식에 의해 최소한의 네트워크 지연과 지터링만으로도 짧은 셀을 고속으로 분배할 수 있게 되고, 이에 따라 ATM은 음성, 데이터는 물론 영상 서비스까지 지원할 수 있게 된다. ATM은 컴퓨터, LAN 및 WAN 업계에서 채택되었으며, 이에 따라 컴퓨터에서 출발하여 LAN을 통하고 WAN을 통해 공용 스위치 네트워크로의 중단 없는 패킷 통신이 이미 현실이 되었다.

만약 이러한 수준의 연결성이 일반 사용자에게 이용가능해지고, 또한 음성과 광대역 데이터 및 영상을 결합한 진보된 광대역 서비스가 비슷한 수준에서 적절한 가격에 가능해진다면 미래의 ATM 트래픽의 규모는 실질적으로 무한정이 될 것이다. 결과적으로 이러한 ATM 패킷 트래픽을 루팅하는데 요구되는 스위치와결선기(cross-connect)의 수와 처리능력도 10년 안에 엄청나게 늘어날 것이다. 톨(toll) 및 게이트웨이(gateway) 응용을 위한 ATM 스위치와 결선기는 155 Gbps (SONET OC-3 155 Mbps 규격의 1000개의 입력 규모) 내지 2.4 Tbps (SONET OC-48 2.4 Gbps 규격의 1000개의 입력 규모)의 엄청난 대역폭을 요구하게 될 것이다. 부가적으로 일반 가정으로의 광대역 서비스나 공용의 스위치 네트워크(public-switched network)를 통한 LAN/WAN 연결성에 대한 수요가 일부 전문가들이 예견하는 대로 증가한다면 지역 전화 교환 캐리어(local telephone exchange carriers)가 100 Gps 내지 775 Gbps에 이르는 엄청난 대역폭을 가진 MAN(metropolitan area network)으로의 ATM 스위치나 결선기를 요구할 수도 있다.

현재의 ATM 스위치용의 구조 연구와 하드웨어/소프트웨어 개발은 좀 더 단기적인 시장의 수요를 만족시키는 훨씬 더 적은 처리능력을 가진 스위치에 집중되고 있다. 예를 들면 LAN/WAN 내에서의 대부분의 통신은 전체 대역폭이 150 Mbps 내지 12 Gbps정도를 요구하며, 간행물에 보도되는 통신 업계의 대부분의 요구도 전체 대역폭이 20 Gbps 내지 160 Gbps에 불과하다. 이러한 ATM 패킷 스위치 구조의 대부분은 더 큰 규모로까지 확대하지는 않는다. 현재의 ATM 스위치 구조를 더 큰 규모로 확대한다면 그 시스템은 경제성 면에서, 규모 면에서, 또는 기반 기술의 한계로 인해 물리적으로 실현 불가능할 것이다.

예를 들면 대형, 대용량 스위치의 아주 보편적인 설계에서는 입력 단자와 출력 단자간의 다중 경로를 제공하기 위해 링크 단계에 의해 상호결선된 스위치 노드(노드 단계)의 다중 단계를 포함한 다단계 내부결선 네트워크를 사용한다. 이러한 네트워크의 예로는 클로스(Clos), 반얀(Banyan), 베네스(Benes) 네트워크라고 불리는 것들이 있다. 이러한 다단계 네트워크 설계는 아주 고성능(낮은 블로킹 확률, 짧은 지연, 높은 수준의 내장애성(fault tolerance))을 가진 네트워크를 제공하며, 네트워크 자원(노드와 링크) 가 네트워크 내에서 형성될 수 있는 많은 다른 경로에 의해 시분할로 사용되기 때문에 시스템 수준에서의 낮은 가격을 가능하게 한다. 그러나 대용량을 가진 ATM 패킷 스위치를 다단계 네트워크로 구현한다는 것은 루팅 결정(routing determinations)에 요구되는 처리 능력과 시간 때문에 물리적으로는 아주 어려운 문제이다.

대형 대용량 ATM 스위치 구조는 그 전체적인 성능에 큰 영향을 미치는 두 가지의 기본적인 문제를 해결하여야 한다. 첫 번째 문제는 분배 네트워크 (스위칭 구조라고도 불림)의 내부 링크 내에서의 블로킹으로 인한 셀의 손실이고 두 번째 문제는 시간적으로 동시에 스위치를 지나는 두 개 또는 그 이상의 ATM셀에 의한 출력단자 경쟁에서 비롯되는 셀 손실이다. 첫 번째 문제는 보통 네트워크 내의 스위치 구조(노드와 링크)를 충분한 수로 설계하여 입력 단자와 출력 단자간에 다중 경로가 존재하도록 함으로써 해결한다. 결과적으로 스위치 구조 내에서 하나 또는 그 이상의 ATM 셀들이 동일 공유자원(노드 또는 링크)을 사용하려는 시도가 발생하면 각각의 셀들에게 경로를 하나씩 분배하는 것이 가능하게 되고 이로 인해 대부분의 내부 네트워크 블로킹 문제는 해결된다. 두 번째 문제는 동일 출력 단자에 동시에 도착하는 셀들을 처리하기 위한 소정의 형식의 방법과 장치를 필요로 한다.

스위치가 동일 출력 단자를 향하는 셀들을 처리하는 일반적인 기술은 1992년2월 IEEE 통신 분과 회보에 발표된 Eng 등의 "성장가능한 패킷 스위치 구조"와 1987년 ISS AT&T 기술 논문에 발표된 Yeh등의 "녹아웃 스위치" 에 분석되어 있다.

이 일반적인 설계기술은 제1도에 도시한 바와 같이 패킷 스위치를 두 개의 상이한 부분으로 구분한다. N×(FN) 분배 네트워크 (N 입력 단자 를 제공) 와 K개의 m×n 출력 패킷 모들( 총 M=Kn 개의 출력 단자를 제공) 들의 뱅크를 제공한다. 분배 네트워크로부터 방사되는 각각의 링크들이 입력중의 하나에서 출력 패킷 모듈 중의 하나로 종단되도록 요구되어 지므로 FN=Km(출력모듈의 총 입력수) 의 등식이 만족되어야 함을 보일 수 있다. 제1도에 도시된 스위치에 있어서, 스위치 구조는 메모리 없는 N×(FN) 팬 아웃 스위치이며, 그 기능은 셀들의 원하는 출력단자에 접속된 출력 패킷 모듈 상의 m 개의 입력들 중 임의의 입력에, 도착하는 ATM 셀을 분배하는 것이다. 출력 패킷 모듈은 m×m 스위치로 두 개 또는 그 이상의 셀들이 특정 출력 단자로 경합할 때 지연되어야 할 셀들을 저장하는 데 이용하는 버퍼를 구비하고 있다. 만약 도착하는 트래픽이 모든 출력 단자에 걸쳐 균일 분포를 이루고 있고 출력 패킷 모듈내의 버퍼가 충분히 크다면 네트워크 내의 셀 손실 확률이 목표된 설정값 이하로 되도록 m : n 비는 항상 최대로 선택된다. 사실 네트워크 크기(N)가 크고 R 이 스위치 부하를 나타낸다면, 엥(Eng) 등에 의해 계산된 결과에 의하면 m×n 출력 패킷 모듈을 가진 네트워크의 셀 손실 확률은 다음과 같이 주어진다.

기존의 작은 규모의 패킷 스위치에 있어서 허용가능한 셀 손실 확률은 대략 10^-12정도이므로 이 이하의 확률은 허용가능한 것으로 인정된다.

내부적인 경합에 의한 ATM 셀 손실 이외에도, ATM 패킷 스위치에 있어서는 N개의 셀들이 분배 네트워크의 입력에 모두 동시에 도착하는 경우에 다음 N개의 셀 그룹이 네트워크 입력 단자에 도착하기 전에 전단계의 셀들이 각 단계와 경로에서 모두 처리되어야 한다. 예를 들어 만약 입력되는 전송 선로가 SONET OC-48 2.5 Gbps 속도를 지원하는 경우, 동시에 도착하는 N개의 ATM 셀 그룹은 매 176 nsec(2.5 Gbps 링크상의 ATM 셀의 간격)마다 처리되어서 파이프 라인의 다음 단계로 보내어져야 한다. N이 클 경우, N개의 셀들 모두에게 경로를 탐색해주는 동작을 완료하기 위해서는 엄청난 처리능력이 요구된다. ( N=256일 경우, 적어도 매초마다 1.45×10⁹경로 탐색이 완료되어야 하는데 이는 684 psec(10^-12초) 마다 한 번의 경로탐색(path hunt)이 이루어지는 평균처리 속도에 해당한다.) 현재의 상업화된 마이크로프로세서는 대략 초당 100 만 개의 명령을 처리한다. 각각의 경로탐색이 하나의 명령만으로도 가능하다고 해도 1.45×10⁹경로탐색은 그 정도 수준의 마이크로프로세서 15 개의 처리 능력에 해당하는 것이다. 따라서 대형 ATM 패킷 스위치를 위해서는 단일 상용 마이크로프로세서 이외의 어떤 다른 기반의 경로탐색 제어기가 필요하게 된다.

경로탐색 문제를 해결하는 두 가지 접근방법을 생각해 볼 수 있다. 하나는 요구되는 경로탐색을 수행하기 위해 인-밴드(in-band), 즉 자체분배형(self-routing) 제어기술을 이용하는 것이다. 인-밴드 제어기술에 있어서 접속 요구는 ATM 데이터 셀에 부가되며, 후속하는 ATM 부하가 사용하는 동일한 경로를 따라 스위치 내에서 분배된다. 이러한 접근은 통상적으로 처리 요소들이 네트워크의 모든 노드에 걸쳐서 분배되는 것을 요구한다. 이에 따라 도착하는 접속 요구와 ATM 셀들을 분배하는 방법을 결정할 때, 국부적인 경로 탐색 동작(그 노드를 통과하는 셀 만에 대한) 을 수행하기 위해서 네트워크의 각각의 노드에 대해 상대적으로 복잡한 하드웨어가 필요하게 된다. 두 번째 접근방법은 아웃 밴드(out-of-band) 제어 기술로 이 구조에서는 제어기와 스위치 구조가 논리적으로 분리되어 있다. 접속 요구는 경로탐색에 의해 발생되는 제어 신호가 경로를 설정하기 위해 스위치 구조로 가해지기 전에 경로 탐색 제어기로 분배된다. 이 두 번째 접근방법은 매우 짧은 기간동안에 수행되어야 할 많은 경로 탐색 동작 때문에 아우-밴드 제어기가 엄청난 처리 능력 (앞서 언급한)을 가질 것을 요구한다.

인-밴드 제어 기술을 사용하는 스위치에 있어서의 경로 탐색 동작은 국부적인 트래픽 정보만을 고려할 뿐 전체 스위치 트래픽의 관점에서의 전역적인 정보를 고려하지 않기 때문에 인밴드 경로 탐색에 의해 수행되는 접속은 항상 최적의 결과를 보장하지 않는다. 결과적으로 인-밴드 제어기술을 사용하는 시스템은 아웃 밴드기술 기반의 시스템에 비해 같은 성능을 위해서는 더 많은 스위치 구조(단계와 노드)를 요구하고 이에 따라 가격이 더 비싸지는 경우가 종종 있다. 부가적으로 아웃 밴드 제어 ATM 스위치 구조는 중앙 집중식 제어방식을 가진 기존의 많은 통신 스위치와 결선기 제품과 많은 점에서 유사점이 있다. 기존의 기능구조에 기반한 시스템의 개발이 새로운 구조적 접근에 기반한 구조에 비해 설계상의 문제가 적게 발생하게 된다는 점을 고려하면, 아웃 밴드 제어 ATM 스위치는 전체적인 하드웨어 비용 면에서 유리할 것이 분명하며, 다른 시스템들과 상대적으로 표준화된 구조적 조화를 가능하게 한다. 한편 아웃 밴드 제어기에 있어서의 N개의 도착하는 ATM 셀들에게의 경로탐색과 관련된 문제와 표준 구획된 아웃 밴드 제어기가 N개의 경로탐색을 수행하기 위해 필요한 시간문제는 새로운 인-밴드 제어 스위치 구조를 더 선호하도록 만든다. 예를 들어 한 개의 경로 탐색이 최소한 한 번의 사용상태(Busy-Idle) 메모리 읽기와 동 메모리에 대한 한 번의 쓰기 동작을 요구한다고 가정하면, N 개의 경로탐색은 2N 번의 메모리 액세스를 필요로 한다. N=256 일 때, 제어기는 매 176 nsec(10^-9초)마다 512회의 메모리 액세스를 수행해야 하고 이는 메모리 액세스가 평균 340 psec(10^-12)만에 이루어져야 한다는 것을 의미한다. 이러한 요구를 만족하는 340 psec만의 액세스가 가능한 메모리는 상용화된 것이 없으므로, 아웃 밴드 제어기예는 기존의 표준 구조적인 분할과는 다른 새로운 경로탐색 기법이 요구된다. 대형 ATM 스위치가 필요해 질 것이라는 높은 확률이 현재의 ATM 구조의 단점 및 불확실성과 결합하여 초당 테라 비트(10¹²bit)의 처리능력을 가지면서 현재의 반도체 기술로 제조될 수 있는 소자로서 구축가능한 패킷 스위치 구조의 개발을 강력하게 요구하고 있다. 나아가서 이러한 새로운 구조는 가입자들이 비-ATM 기반의 통신으로부터 ATM 기반의 통신으로 넘어감에 따라 이루어지는 통신 네트워크의 변화를 수용하기 위해서는 유연한(flexible) 시스템이 되어야 할 것이다.

간단히 기술하면, 본 발명의 한 양상에 따라, 종래 기술과 구별되는 개선점은 한 개의 ATM 셀 기간의 기억장치, 단일 단계, 감소된 내부결선 스위치 구조, 아웃 밴드 제어기와 출력 패킷 모듈로 구성되는 회선 카드를 가진 ATM 패킷 스위치 구조를 제공함에 의해 달성된다.

발명의 한 다른 양상에 따라, 종래 기술과 구별되는 개선점은 복수의 입력회선들 중 임의의 입력회선으로부터 복수의 출력회선들 중 임의의 출력회선으로의 스위칭 통신 패킷을 위한 패킷 스위치를 제공함에 의해 달성된다. 이 패킷 스위치는 복수의 입력 인터페이스를 포함하는데 각각의 인터페이스는 복수의 입력회선들 중 하나의 해당 개별 입력 회선과 하나의 출력 단자에 연결된 하나의 입력 단자를 가진다. 각각의 출력 단자는 F개의 입력 단자로 팬 아웃되어 있으며, F개의 스위치 네트워크는 각각 I 개의 입력 단자와 P개의 출력 단자가 있다. F는 팬 아웃 개수로 1보다 큰 정수이고, I는 입력 회선수의 정수 배인 숫자이며, P는 입력 단자의 숫자 I의 정수 배인 숫자이다. 스위치 네트워크는 C 개의 파이프들로 분할되어 있는데 여기서 C는 P를 I로 나눈 정수값이다. 복수의 출력모듈은 복수의 출력모듈 입력을 가지며 스위치 네트워크의 P개의 출력 단자에 접속되어 있다. 각각의 출력모듈 입력은 스위치 네트워크의 P 개의 출력 단자들의 각각의 출력 단자에 접속되어 있다. 출력모듈은 복수의 출력을 가지는 바, 각각의 출력모듈 출력들은 상기 개수의 출력회선의 각각에 접속되어 있다. C개의 파이프들의 각각의 파이프는 복수의 출력회선들의 각각의 출력 회선에 연결가능한 상기 개수의 입력회선의 각각으로부터의 하나의 경로를 갖고 있다. 또한 패킷 스위치는 각각의 입력 인터페이스로부터 목적하는출력 회선으로 진행하는 통신 패킷에게 경로를 제공해 주기 위한 아웃 밴드 경로 탐색기를 포함한다.

본원 발명의 또 다른 양상에 따라, 패킷 스위치는 각각의 파이프에 다른 파이프들의 스위치 패턴과는 독립적인, 입력단자로부터 출력단자로의 스위치 패턴을 제공함에 의해 스위치 네트워크로의 경로를 성공적으로 탐색해 줄 수 있는 가능성을 향상시킬 수 있다. 더 나아가서 패킷 스위치는 패킷들이 이 패킷 스위치로의 접속을 위해 선택되는 순서를 선택하는데 우선권을 부여함에 의해 성공적으로 경로를 탐색해 줄 수 있는 가능성을 향상시킨다.

제2도에 참조하면, 대형의 일반적인 스위치(10)은 복수의 입력 인터페이스(120-12N-1), 스위치 구조(14), 버퍼링된 출력모듈(160-16V-1)을 포함한다. ATM 동작의 경우에는 입력 인터페이스(120-12N-1)는 입력단에서 수신된 정보를 스위치 구조(14)의 복수의 입력 단자로 팬 아웃시키는 매칭 회로 및 전력 증폭기로 기능하는 고속 디지탈 증폭기이다. 각각의 입력 인터페이스(120-12N-1)은 이후에 기술되는 바와 같이 또한 한 개의 ATM 셀을 저장하는 기능도 필요하다. 마찬가지로 ATM 동작을 위해서는 버퍼링된 출력모듈(160-16V-1)은 둘 또는 그 이상의 패킷이 출력0-출력N-1의 동일 출력을 향해 경합할 때 패킷 손실을 저감시키기 위해 버퍼링하는 집중기이다.

스위치 구조(14)는 입력 인터페이스(120-12N-1)로부터의 각각의 출력들이 스위치 구조(14)내의 F 입력으로 팬 아웃되는 F개의 팬 아웃을 포함한다. 이에 따라 만약 ATM 스위치(10)가 N×N의 스위치이면 스위치 구조(14)는 내부에 FN개의 입력과 출력모듈(160-16V-1)로의 FN개의 출력을 포함할 것이다. 출력모듈(160-16V-1)은 스위치 구조(14)의 FN개의 출력을 N개의 출력모듈의 출력(0 ∼ N-1)으로 변환하므로 팬-인(fan-in : fan-out의 반대방향 개념) 또는 집중도 지수가 F 이다. 각각의 출력모듈(160-16V-1)은 도착하는 ATM 패킷을 선입선출(FIFO) 큐에 저장하고, 그리고 출력 단자가 사용가능할 때, 상기 선입선출(FIFO) 큐의 각각의 앞단에 위치한 ATM 패킷을 원하는 출력(0 ∼ N-1)에 분배한다.

스위치 구조(14)는 스위치, 특정하게는 입력 단자(170-17N-1)에서 출력 단자(190-19FN-1)의 각각으로의 다중 경로를 제공하는 크로스바 스위치의 네트워크가 될 수도 있는 일반적인 분배 회로이다. 그러나 N이 32이상일 때에는 N×N의 스위치를 구성함에 있어서 단일의 크로스바 스위치를 스위치 구조(14)의 스위치 소자로 동작하도록 한다는 것은 매우 비현실적이다. 따라서 제2도에 도시된 일반적인 구조를 구현하기 위해서는 어떤 다른 방법이 필요하게 된다.

제3도를 참조하면 N개의 입력을 가진 ATM 스위치(10A)는 N이 최소한 256 인 경우에도 실용적이고 동작가능하다. 각각의 입력(170-17N-1)으로부터 스위치 구조(14A)를 경유하는 다중 경로가 블로킹을 방지하기 위하여 제공된다. 이 다중 경로는 파이프라고 불리는 그룹들로 분할되며, 각각의 파이프들은 네트워크 내에서 입력 단자(170-17N-1)과 출력 단자(190-19FN-1) 사이에 정확히 한 개의 경로를 제공한다. 따라서 스위치 구조(14A)는 복수개의 파이프(180-18L-1)를 포함한다. 출력모듈(160-16V-1)은 제2도의 출력모듈과 근본적으로 동일하다.

스위치 구조(14A)는 단일 단계의, 메모리가 없고, 비-자체분배형 네트워크이다. 스위치 구조(14A)가 완전한 N×N개의 크로스바 스위치처럼 무조건적으로 비-블로킹하는 것은 아니기 때문에, 제어기(20)이 포함되어 각각의 ATM 셀들에 대해 4개의 파이프 중에서 가능한 경로를 찾게 된다. 각각의 파이프(180-183)는 ATM 셀들을 운반할 수 있는 경로를 포함하기 때문에 제어기(20)의 참된 목적은 블로킹되지 않은 경로를 찾는 것이다.

ATM 스위치(10A)에서 입력 회선수 N=256 이고 각 입력 회선들이 표준의 2.5 Gbps 데이터율로 동작한다면 총 처리능력이 0.640 Tbps가 될 것이다. 이를 두배인 512의 입력 회선수와 출력 회선수로 확장하는 것은 간단하게 가능하며, 이 경우 총 처리능력은 1 Tbps가 될 것이다. 1024 × 1024 의 ATM 스위치 용량으로의 확장도 현재의 기술로 가능한 것으로 계산되었으며, 본 발명의 구조는 상용의 소자들의 속도가 빨라지고, 새롭고 고속의 기술들이 개발됨에 따라 그 보다도 더 확장될 수도 있을 것으로 판단된다.

제4도는 ATM 스위치 (10A)의 특정한 실시예를 보여주고 있다. 이 실시예에서 ATM 스위치 (10A)는 256개의 ATM 입력회선 (입력0-입력255)에 연결된 256개의 입력 인터페이스 (120-12255)를 포함한다. 입력 인터페이스의 출력은 스위치 구조(14A)의 입력 단자 (170-17255)에 연결되어 있다. 스위치 구조(14A)는 4개의 파이프(180-183)로 나뉘어진 총 64개의 16x16 크로스바 스위치 (150-1563)를 포함한다. 팬 아웃 F=4 이고 이에 따라 출력 단자=FN은 1024 출력단자(190-191023)에서 1024 가 된다. 출력단자(190-191023)는 각각 64x16 출력모듈(160-1615)의 입력에 연결되어 있다. 16개의 64x16 출력모듈은 256개의 출력(0 ∼ N-1)에 연결되어 있다. 당해 분야의 기술에 숙련된 자라면 이러한 구성요소의 다른 결합, 예를 들면 제4도의 64×16 출력모듈대신에 32개의 32×8 출력모듈이 사용될 수도 있다는 것 등을 알 수 있다.

ATM 스위치(10A)는 또한 각각의 ATM 패킷에 대해 스위치 구조(14A)를 통해 사용가능한 파이프를 찾고 탐색하는 제어기(20)를 포함한다. 제어기(20)는 파이프 탐색작업을 용인할 만한 양 만큼씩 각각 일시적으로 천이되는 4개의 대등한 파이프 탐색작업으로 분할하기 위해 스위치 구조(14A)가 4개의 파이프로 구분되어져 있다는 사실을 이용한다. 이러한 제어기(20)의 상세한 일 실시예가 제5도에 나타나 있다.

0.640 Tbps의 경우, 즉 앞서 기술된 제4,5도에 도시된 N=256 실시예에 있어서 제어기(20)는 대략 8개의 인쇄회로기판(PCB)로 구성된다. 제어기(20)는 256회선까지의 입력 인터페이스(120-12255)로부터의 256개까지의 16비트 요구벡터들을 입력받아 이 요구벡터들 각각에 대해 176 nsec 안에 경로탐색을 수행한다. 1024개의 16비트 접속 벡터들을 생성하기 위한 ATM 셀 간격이 스위치 구조(14A) 내에서의 결선을 설정하기 위해 사용된다. 이를 위해서는 제어기(20)는 최소한 46Mbps의 처리기 클록으로 동작해야 한다. 이 정도 수준의 클록 속도라면 제어기(20)내부의 로직들은 오프-더-쉘프(반도체 공정상의 용어) CMOS EPLD 나 유사한 소자로 충분히 구현될 수 있으므로 제어기(20)는 매우 합리적인 비용으로 구현될 수 있다.

요구벡터들의 입력 인터페이스(120-12255)로부터 제어기(20)로의 이동 및 접속 벡터들의 제어기(20)로부터 스위치 구조(14A)의 크로스바 스위치(150-1563)로의이동은 매 176 nsec 의 ATM 셀 간격마다 많은 양의 제어정보들이 전송되어져야 하기 때문에 매우 힘든 과제이다. 예를 들어 256개의 입력 인터페이스를 가진 ATM 스위치에 있어서 256개의 16 비트 요구벡터가 매 176 nsec 마다 제어기(20)으로 전송되어져야 하고 이는 입력 인터페이스 부시스템과 제어기(20) 부시스템간에 총 23 Gbps의 대역폭이 필요함을 의미한다. 부가적으로 크로스바 스위치(150-1563)를 제어하기 위해 매 176 nsec마다 1024개의 16비트 접속벡터들이 스위치 구조(14A)로 전송되어져야 하고 이는 제어기(20) 부시스템과 스위치 구조(14A) 부시스템간에 총 93 Gbps의 대역폭이 필요함을 의미한다. 이러한 93 Gbps의 접속벡터 정보는 표준적인 압축기술에 의해 29 Gbps로 압축되어질 수 있다(매 ATM 셀 간격동안에 하나의 입력만이 하나의 출력으로 연결될 수 있다는 가정 하에서). 그러나 이 제어정보는 매우 높은 신뢰성으로 전송되어져야 하기 때문에 이러한 부시스템간의 모든 제어접속이나 제어링크는 이중으로 용장분(redundancy)을 가져야 하고(제4도에 미도시), 따라서 실지로는 입력 인터페이스카드와 제어기(20) 사이에는 46 Gbps의 실재적인 이동 데이터가, 제어기(20)와 스위치 구조(14A)사이에는 58 Gbps의 데이터 이동이있어야 한다. 바람직하게는 고속의 직렬링크(22)가 이 제어정보를 전송하기 위해 사용된다. 이러한 경우, 입력 인터페이스(120-12255)는 4개의 그룹들로 나뉘어져 단지 64개의 직렬링크들만으로도 입력 인터페이스(120-12255)로부터 제어기(20)로의 요구벡터 전송이 가능하게 되고 128개의 직렬링크들만으로도 제어기(20)에서 발생되는 접속벡터들을 파이프(180-183)로 전송할 수 있다(앞서 언급된 데이터압축 기술이 접속벡터에 적용된다고 가정).

아웃밴드 제어기술이 이러한 고속 직렬제어 링크(22)의 부가적인 하드웨어 비용을 요구하지만, 이러한 링크(22)는 전체적인 시스템 하드웨어 비용 면에서 본다면 아주 미미한 증가일 뿐이다. 제4,5도의 256개의 입력을 가진 ATM 스위치(10A)가 입력 인터페이스(120-12255)와 스위치 구조(14A)(팬 아웃=4인 것이 포함될 때) 사이에 ATM 셀들을 분배하기 위해 이미 1024개의 고속 직렬 링크를 포함하고 있고, 스위치 구조출력(190-191023)으로부터 출력 패킷 모듈(160-1615)로의 ATM 셀들의 분배를 위해 또 다른 1024개의 고속 직렬링크가 사용되고 있다는 사실을 고려하면, 제어정보를 분배하기 위해 192개의 직렬링크(22)를 사용한다는 것은 시스템 내에서의 전체적인 고속직렬링크수의 단 9 퍼센트에 지나지 않는 것이다.

본 출원에서 후술될 바와 같이 입력의 접속이 대칭적이고 비독립이라고 가정하면 제4,5도에 도시된 ATM 스위치(10A)의 ATM 셀 손실 확률은 "녹아웃 스위치"에 발표된 Yeh 등의 계산을 적용하면 4.34×10^-3이다. 이러한 셀 손실확률은 앞서 언급된 1×10^-12의 용인가능한 ATM 셀 손실 확률에 못미친다.

ATM 셀 손실 확률을 줄이기 위해서, 제어기(20)은 "롤링"이라고 불리는 통계적으로 많은 장점을 제공하는 시간적인 확산기술을 적용한다. 롤링은 좀더 균일하게 분포된 트래픽 부하를 제공하기 위한 3개의 기본적인 목표와 관련되고 이를 수행한다. 이러한 목표는 : (1) 모든 파이프(180-183)에 대해 공간적으로 트래픽을 균일하게 분포시켜서 하나의 파이프가 해당 분의 트래픽 부하만을 담당하도록 한다. (2) 각각의 파이프(180-183)내의 모든 16×16 크로스바 스위치(150-1563)에 대해 공간적으로 트래픽을 균일하게 분포시켜서 각각의 크로스바 스위치가 균일한 부하를 담당하도록 한다. (3) 시간적으로 하나의 ATM 셀 주기동안 도달하는 트래픽을 두 개의 ATM 셀 주기에 걸쳐 분포시켜서 비정상적인 대규모 트래픽이 존재하여서 특정한 출력 패킷 모듈로 집중될 때 임의의 ATM 셀 주기동안의 트래픽 부하를 실질적으로 감소시킨다. 이러한 실질적인 트래픽 부하의 저감은 집중적인 ATM 셀 기간 동안에 도달하는 ATM 셀들 중 일부를 지연시킴에 의해 달성된다. 이 셀들은 가중된 자원을 위해 경합하는 트래픽 부하, 즉 접속이 과도한 출력 패킷 모들로의 접속이 저감될 가능성이 높아질 때인 후속하는 ATM 셀 기간까지 지연되고, 이에 따라 지연된 셀들은 다음 ATM 셀 기간 에 분배될 가능성이 높아진다. 스위치 구조(14A)는 메모리가 없으므로 다음 ATM 셀 기간 동안 기다려야 하는 ATM 셀들은 각각의 입력 인터페이스(120-12255)에 저장된다.

부하를 분포시키기 위한 패킷 트래픽 제어의 3가지 기본목표를 만족시키는 것에 부가하여, 롤링은 두 개의 매우 중요한 ATM 시스템 목표를 만족시킨다. 첫째로 목표(4)는 ATM 스위치(10A)는 롤링에 의해 스트림내의 ATM 셀중의 일부가 다른 것들과는 달리 지연되었을 경우에도 ATM 셀들이 출력패킷모듈(160-1615)에서 재조합되었을 때, ATM 셀 순서가 반드시 제대로 유지될 수 있어야 한다. 두 번째 목표(5)는 롤링에 의해 제어기(20)이 4개의 경로중 각각을 통해 목표하는 출력패킷모듈로 개개의 ATM 셀을 분배하되, 연속하는 경로탐색의 각각의 시도는 좀 더 가벼운 로드가 걸린 16×16 크로스바 스위치상에서 이루어져서 최초의 시도가 과거에 분배된 ATM 셀들이 복수 있는 (극소수의 사용가능한 출력패킷모듈로의 경로를 가진) 16x16 크로스바 스위치상에서의 이루어지는 한편, 4번째인 마지막 경로탐색 시도는 실질적으로 비어있는 (그리하여 많은 사용가능한 경로를 출력패킷모듈에 제공하도록) 16xl6 크로스바 스위치상에서 이루어지도록 한다. 이러한 롤링 기술은 가능한한 많은 호출을 공간적인 네트워크의 일부분에 집중시키는 "공간적인 경로탐색 기술"과 유사하다. 이 기술에 있어서는 시스템의 일부분에 거의 100%의 집중도를 강요함으로써 전체 시스템의 사용률이 100%이하인 경우 나머지 호출의 분배가 시스템의 나머지 부분을 통해 성공적으로 수행될 확률이 매우 높게 된다. 따라서 네 번째의 마지막 경로탐색 시도에 있어서 롤링에 의해 ATM 셀이 성공적으로 분배될 확률이 매우 높아지게 된다. 목표(5)는 많은 ATM 셀을 네트워크의 일부분에 집중하는 것으로, 표면적으로는 트래픽이 네트워크에 걸쳐 공간적으로 고르게 분포되도록 요구하는 목표(1)와 상층되는 것처럼 보인다. 그러나 후술될 바와 같이, 롤링 기술에의해 제공되는 시간적인 확산에 의해 네트워크는 목표(1)와 (5)를 동시에 만족시킬 수 있게 된다.

제4도의 256개의 입력단자 (170-17N-1)의 각각에 분배 네트워크를 통해 분배되어야 할 ATM 셀이 있고, 스위치 구조(14A)가 4개의 파이프(180-183)로 구성되어 있다면, 아웃밴드 제어기(20)는 이 셀들이 분배되기 전에 256×4 = 1024회의 고유한 경로탐색을 수행하도록 요구받을 수도 있다. 접속을 요구하는 256개의 ATM 셀들을 4개의 파이프 전체에 걸쳐 균등하게 분배시키기 위해, 롤링 기술은 이러한 요구를 동일한 크기의 4개의 그룹으로 나눈다. 첫 번째 그룹은 먼저 파이프(180)상에서 경로탐색을 수행하고 그 다음 파이프(181), 그 다음 파이프(182), 그 다음파이프(183)의 순으로 수행한다. 두 번째 그룹은 먼저 파이프(181)상에서 경로탐색을 수행하고 그 다음 파이프(182), 그 다음 파이프(183), 그 다음 파이프(180)의 순으로수행한다. 세 번째 그룹은 먼저 파이프(182)상에서 경로탐색을 수행하고 그 다음 파이프(183), 그 다음 파이프(180), 그 다음 파이프(181)의 순으로 수행한다. 네번째 그룹은 먼저 파이프(183)상에서 경로탐색을 수행하고 그 다음 파이프(180), 그 다음 파이프(181), 그 다음 파이프(182)의 순으로 수행한다. 이러한 환형의 경로탐색 순서에 의해 분배된 ATM 셀들이 확실하게 4개의 파이프에 걸쳐 균일하게 분포되게 된다. 부가적으로 만약 4개의 균일한 크기의 각각의 그룹들내의 ATM 셀들이 단일 그룹내의 ATM 셀들은 임의의 16x16 크로스바 스위치상의 16개의 입력중의 정확하게 4개로 분배될 수 있도록 선택된다고 하면, 분배된 ATM셀들은 16x16 크로스바 스위치의 모두에 걸쳐서 역시 균일하게 분포될 것이다.

제5도와 제6도를 참조하여 본 발명에 따른 롤링 기술의 타이밍이 기술된다. 목표(1), (2), (5)를 동시에 만족시키기 위해 아웃밴드 제어기(20)은 목표(3)에서 기술된 시간지연/시간분포를 사용하며, 또한 목표(3)에 의해 요구되는 이러한 ATM 셀 지연은 각각의 ATM 셀 간격마다 제공되어져야 한다. 어떠한 경우든, 한 그룹의 ATM 셀들이 파이프(183)에서 파이프(180)로의 환형 구조의 제어기(20)를 통과할때, 제어기(20)은 셀들을 다음 ATM 셀 간격(주기)로 재할당하는데 이를 위해서 ATM 셀들이 한 셀 기간동안 지연되어야 한다. 이러한 재할당 지연에 의해 각각의 셀 그룹들은 네 번째의 마지막 경로탐색에 있어서는 매우 가벼운 로드가 걸리는 16x16 크로스바 스위치들을 이용할 수 있게 된다. 이러한 ATM 셀 간격의 재할당과 지연을사용하는 롤링 기술의 부가적인 장점은 이로 인해 64개 이상의 동시에 도착하는 ATM셀들을 스위치 구조(14A)를 통해 임의의 단일 출력패킷모듈(160-1615)로 분배할 수 있다는 것이다(스위치 구조(14A)로부터 출력패킷모듈(160-1615)로는 64개의 접속이나 링크만이 있을 뿐인데도 불구하고). 이는 롤링 기술에서는 모든 ATM셀들이 동일한 ATM셀 기간동안 분배될 필요가 없기 때문에 가능하다. 따라서 롤링 기술은 아웃밴드 제어기(20)에서 사용될 때, 비정상적으로 높은 트래픽 로드 상태의 일시적인 셀 간격 중에도, 스위치 구조(14A)와 출력패킷모듈(160-1615) 내에서 공히 매우 낮은 셀 손실 확률을 가능하게 한다.

스위치 구조(14A)를 통해 분배되는 ATM 셀 일부에 의해 야기된 한 개의 ATM 셀 주기 지연은 일반적인 생각으로는 적절한 셀 순서를 유지해야 하는 목표(4)를 만족시키기는 어려울 것이라는 결론을 이끌어 내게 될 것이다. 그러나 아웃밴드 제어기(20) 내에서의 환형의 경로탐색순서에 의해 ATM셀들의 스트림상에서 지연된 셀들은 항상 비지연된 셀들보다 낮은 번호의 파이프로 분배되게 된다(파이프(180)이 낮은 번호의 파이프이고 파이프(183)이 높은 번호임). 이 사실과 ATM 셀들은 최대로 한 셀 주기동안만 지연된다는 사실을 결합하면, 셀들이 스위치 구조(14A)로부터 추출되어서 출력모들(160-1615)의 각각의 출력모듈에 있는 선입선출 큐(1740-17463 : 제7도에 도시)로 낮은 번호의 파이프로부터 높은 번호의 파이프로, 즉 파이프(180), 파이프(181), 파이프(182), 파이프(183)의 순서로 로드된다면 적절한 셀 순서가 유지될 수 있다는 사실을 알 수 있다.

제7도를 참조하여 설명한다. 출력모듈(160)(161-1615 도 동일)은 본원 발명의 발명가에게 공동으로 양도되고 이에 의해 본원에서 반영된 1995년 5월 2일 발간된 Cyr 등의 미합중국특허 제5,412,646호, "비동기 전송 모드(ATM) 스위치 구조"에 기술된 집중기의 64x16 실시예가 될 수도 있다. 제7도의 출력모듈(160)은 Cyr등의 상기 특허의 제4도에 도시된 일반적인 집중기의 특정한 예중의 하나이다. 출력모듈(160-1615)은 상기 참조된 출원에 잘 기술되어 있으므로 간결성을 위해 여기서는 언급을 생략하기로 한다.

롤핑 기술의 방정식의 이해를 돕기 위해, 일상생활에서의 유사한 예를 들어 설명한다. 제8도는 놀이공원(500)의 평면도이다. 공원 주차장 (511, 512, 513, 514)과 놀이공원(520)의 두 지점간을 왕복하는 많은 사람들을 구내셔틀기차로 수송하는 문제를 생각해보자. 구내셔틀기차 시스템(530)은 소정의 경로를 가진 4개의 왕복기차로 구성되는데, 이는 스위치 구조(14A)의 4개의 파이프에 해당된다. 각각의 구내셔틀기차는 16량의 열차(특정 파이프내의 16x16 크로스바 스위치에 해당)로 구성되며 각각의 열차에는 16개의 좌석(16x16 크로스바 스위치로부터 나오는 출력링크에 해당)이 있다. 여기서 개개의 고객은(ATM 셀에 해당) 놀이공원(520) 주위의 4개의 주차장(511, 512, 513, 514)중의 하나로 도착한다. 결과적으로 개개의 고객들은 일시적으로 4개의그룹 중의 하나에 자리를 잡게되며, 주차장(511-514)는 동일한 크기이므로 각각의 그룹은 평균적으로 동일한 수의 고객을 수용하고 있다. 이후에 각 주차장(511, 512, 513, 514)에 있는 고객들은 나뉘어져서 16개의 줄로 일렬로 서야 한다. 각 줄은 구내셔틀기차의 각각의 열차를 향한 것이다. 놀이공원(520)은 16개의 각각 다른 주제의 구역(과거세계, 미래세계 등)으로 나뉘어져 있고 특정한 열차의 16개의 좌석에는 이 주제구역중의 하나가 표시되어 있어서 해당 좌석에 앉은 사람은 그 해당 주제구역만을 입장할 수 있게 되어 있다. 공원주차장에 도착하기 전에 고객들은 자신이 하루를 즐길 16개의 주제구역(출력패킷모듈(160-1615)에 해당) 중의 하나를 임의로 선택해야 한다. 이후에 고객들은 그들의 주차장의 승강장(531, 532, 533, 534)를 지나는 4개의 셔틀기차중 하나에서 자신이 원하는 주제구역이 표시된 비어있는 좌석을 찾아야 한다. 만약 어떤 고객이 4대의 기차가 모두 지나갔는데도 비어있는 좌석을 찾지 못했다면 그는 그날은 놀이공원에 못들어가게 된다. (이러한 가혹한 상황은 ATM셀이 분배 네트워크의4개의 파이프 모두에서 블로킹이 발생해 손실되는 경우로 적지만, 유한한 확률을 가진다. ) 고객이 시도할 수 있는 승강장에 정차한 최초의 기차는 이미 3개의 다른 주차장의 승강장을 경유했으므로, 이 고객이 원하는 좌석은 이미 만원일 수 있다. 그러나 만약 고객이 이 기차에서 빈 좌석을 발견하면 그는 그 기차로 바로 놀이공원(520)으로 입장할 수 있게 된다. 만약 고객이 첫 번째 기차에서 해당 빈 좌석을 발견하지 못하면 두번째 기차를 기다려 시도해야 하는데 이 기차는 이미 2곳의 다른 주차장의 승강장을 경유한 기차이다. 만약 고객이 이 두 번째 기차에서 해당 빈 좌석을 발견하면 이 기차는 공원주차장 승강장을 하나 더 경유한 뒤 이 고객을 놀이공원(520)에 내려줄 것이다. 만약 고객이 첫 번째, 두 번째 기차모두에서 빈 좌석을 발견하지 못하면 그는 하나의 주차장 승강장을 경유한 3번째 기차를 기다려야 한다. 만약 고객이 이 세 번째 기차에서 해당 빈 좌석을 발견하면 이 기차는 공원주차장 승강장을 두 개 더 경유한 뒤 이 고객을 놀이공원(520)에 내려 줄 것이다. 만약 고객이 이 3개의기차에서 모두 해당 빈 좌석을 발견하지 못하면 그는 4번째인 마지막 기차를 기다려야 한다. 운이 좋게도 이 기차는 아직 승강장을 하나도 경유하지 않았으므로 빈 기차이다. 따라서 고객은 만약 그와 같이 줄서 있는 다른 고객중에서 같은 좌석을 원하는 사람이 없다면 안전하게 그 좌석을 차지할 수 있을 것이다. 이 시스템(530)은 연속적으로 도착하는 각각의 기차는 이전의 기차에 비해 로드가 적으므로 목표(5)를 만족한다. 따라서 ATM 셀들을 롤링하는 제어기(20)은 목표(1), (2), (5)를 모두 구현할 수 있는 것이 된다.

롤링기술만의 사용에 의해 ATM 스위치(10A)의 셀 손실 확률은 4.34x10^-3에서 10^-11로 개선된다. "성장가능한 패킷 스위치 구조"에 기술된 해석법을 이용하면, 갈로이스(Galois) 필드이론을 적용하여 스위치 구조(14)의 입력에 독립된 접속을 갖고, 롤링기술을 지원하는 아웃밴드 제어기(20)을 포함한 ATM 스위치(10A)의 셀 손실 확률을 해석적으로 모델링하여 계산할 수 있다. 파이프(180)내의 각각의 16x16 크로스바 스위치는 R_α=R_L/4+R_res(R_res는 파이프(183)에서 블로킹되어 파이프(180)로 재시도를 위해 분배된 16x16 크로스바 스위치로의 16개 입력의 비율)의 트래픽로드를 수신한다. 첫번째 시도로 R_res=R_L/16 으로 가정하고 셀 손실 확률을 계산하면 다음과 같다. 파이프(180)내의 단일의 16x16 크로스바 스위치의 셀 손실 확률은 Eng등의 방정실을 이용하여 계산한다.

여기서 m=n=1이고 스위치 부하가 R_α=R_L/4+R_L/16을 대입하면, 전부하(R_L=1.0) 상태의 파이프(180)의 16x16 크로스바 스위치의 셀 손실 확률은

P(파이프(18₀)의 셀 손실 확률)=1.3x10^-1

따라서 첫번째 시도후에 두번째 파이프로 넘겨진 16x16 크로스바로의 16개 입력의 비율은

fl-2=R_α×P(파이프(18₀)에서의 셀 손실 확률) = (3.13×10^-1)(1.3×10^-1) =4.06×10^-2대칭성에 의해 파이프(183)에서 파이프(180)로 넘겨진 입력의 비율도 위와 같은 값이어야 한다. 따라서 최초의 가정인 R_L/16=0.062의 가정은 잘못된 것이다. 두번째 시도로 R_res=R_L/32 으로 가정을 수정하고 셀 손실 확률을 계산하면 다음과 같다. 파이프(180)내의 단일의 16x16 크로스바 스위치의 셀 손실 확률은 첫 번째의 시도와 마찬가지로 Eng 등의 방정식을 이용하여 계산한다. 여기서 m=n=1이고 스위치 부하가 R_α=R_L/4+R_L/32를 대입하면, 전부하(R_L=1.0) 상태의 파이프(180)의 16x16크로스바 스위치의 셀 손실 확률은

P(파이프(18₀)의 셀 손실 확률)=1.2×10^-1

fl -2= R_α×P(파이프(18₀)에서의 셀 손실 확률) = (2.81×10^-1)(1.2×10^-1) =3.37×10^-2

이 값은 R_res=R_L/32=3.13×10^-2의 값에 매우 근사한 값이므로 가정은 만족스러운 것으로 판단한다. 블로킹된 셀은 다음의 경로탐색을 위해 파이프(181)로 넘겨지고, ATM셀은 무시할 수 있을 정도의 수밖에 안된다. 따라서 파이프(181)내의 16x16크로스바 스위치는 m=n=1이고 R_α=fl-2일 때 해석상 성장가능한 패킷 스위치로 모델링될 수 있고, 이 모델의 셀손실 확률은 1.4×10^-21이다. 파이프(181)의 16x16 크로스바로의 16개 입력중 파이프(182)로 넘겨진 입력의 비율은 4.2×10^-4이다. 비슷한 계산에 의해 파이프(182)로 들어가는 셀의 셀 손실 확률은 1.9×10^-4이고 파이프(183)으로 넘겨진 16x16 크로스바로의 16개 입력의 비율은 7.9×10^-8이다. 파이프(183)의 ATM 셀 손실 확률은 3.7×10^-8이고 파이프(183)에서 분배되지 못한 (즉, 4개의 모든 파이프 시도에서 모두 분배되지 못한) 16x16 크로스바로의 16개 입력의 비율은 2.9×10^-15이다. 따라서 아웃밴드제어기(20)내의 롤링기술의 사용을 통해 스위치 구조(14A)의 입력에 독립적인 접속을 가진 ATM 스위치(10A)의 ATM 셀 손실 확률은 비허용치 1.47×10^-6에서 허용치인 2.9×10^-15로 감소되었다.

상기 롤링기술과 관련하여 ATM 스위치(IOA)의 셀 손실 확률을 더욱 감소시키기위한 더 좋은 기술이 사용될 수도 있다. 제8도의 놀이공원 예를 다시 참조하여 고찰해보면, 만약 동일 좌석을 요구하는 고객이 1명 이상일 경우에 열차내의 특정좌석을 배정하기 위한 승강장 내에서의 일정한 형태의 중재기능이 필요하다는 것을 알 수 있다. 마찬가지로 아운밴드제어기(20)은 도달하는 ATM셀들중 어느것이 특정한 링크로 할당될 것인지를 결정하기 위한 중재기능(arbitration)을 제공하여야 한다 이 중재기능에 의해 ATM 셀 손실확률을 개선시킬 수 있다.

가능한 한가지 중재기법은 랜덤하게 링크를 할당받을 ATM 셀을 결정하는 것이다. 이 랜덤선택중재기법(random selection scheme)은 앞서 기술된 롤링기술의 해석에 가정된 것이다. 그러나 다른 중재기법들이 가능하다. 좀더 개선된 결과가 가능한 한가지 중재기법에 우선권 기법(preference scheme)이 있다. 우선권 중재기법은 특정한 그룹의 각각의 ATM 셀들에게 가중치를 부여한다. 높은 가중치를 받은 ATM셀들은 두 개 또는 그 이상의 셀들이 동일한 링크로 액세스를 요구하는 경우에 낮은 가중치의 ATM셀들에 비해 언제나 우선권을 갖는다. 결과적으로 ATM셀들의 그룹간에 실질적인 계층이 존재하는 셈이 된다.

이러한 계층구조는 높은 우선권을 가진 고객은 낮은 우선권을 가진 고객에 비해 더 나은 서비스를 제공받을 것이므로 표면적으로 볼 때 스위치 구조(14A)내에서 바람직하지 못한 특성을 야기할 것처럼 보인다. 사실, 각 그룹내의 가장 높은 가중치를 가진 고객의 ATM 셀은 다른 고객의 ATM셀에 의해 블로킹되는 일이 절대 발생하지 않는다. 이러한 결과는 공정하지 못한 것처럼 보일 수도 있지만, 이러한계층의 부여의 효과를 면밀하게 해석해보면, 이는 실재로는 가장 낮은 가중치를 가진 계층구조의 가장 낮은 계층에 있는 고객에 대해서도 오히려 개선된 성능, 즉 셀 손실 확률을 떨어뜨린다는 것을 알 수 있다.

이 해석의 결과는 제9도에 요약되어 있다. 제9도에는 ATM 셀손실 확률, 즉 하나의 셀이 사용가능한 경로를 할당받지 못할 확률이 아웃밴드제어기(20)에 의해 다른 파이프상에 시도된 경로탐색횟수의 함수로 도시되어 있다. 이 해석에서는 그룹의 크기가 4, 즉 4개까지의 ATM 셀이 동일 링크로의 액세스를 위해 동시에 경합할 수 있도록 가정되었다. 결과적으로 4개의 다른 가중치가 부여되어 각 그룹과 관련된 4개의 입력 단자상에 계층이 형성된 것이다. 이 특정한 입력단자와 관련된 가중치는 시불변 상수로 가정되었다. 제9도에 그래프(901, 902, 903, 904)는 더 많은 파이프상에서 더 많은 경로탐색이 이루어질수록 셀 손실 확률이 감소하는 것을 보여주고 있다. 그러나 예측할 수 있는 바와 같이 더 낮은 가중치의 입력(903, 904)는 더 높은 가중치의 입력(901, 902)의 입력에 비해 더 높은 셀 손실 확률을 보이고 있다. 이 도면에 같이 도시된 유사한 그래프(910)은 랜덤선택중재기법이 사용되었을 경우의 확률을 도시한다. 이를 비교해보면, 4개의 다른 파이프의 경로탐색후 에, 계층중재기법에 의한 셀 손실 확률의 평균값이 랜덤선택중재기법에 의한 셀손실 확률보다 더 낮다는 놀라운 결과가 도출된다. 사실, 랜덤선택중재기법 그래프(910)은 심지어 계층중재기법상의 가장 낮은 우선권을 가진 입력단자의 평균 셀 손실 확률인 그래프(903, 904)보다도 명백하게 높은 평균 셀 손실 확률을 보여준다. 이러한 현상은 3개의 다른 파이프상에서 3개의 경로탐색이후에 4번째 파이프로 넘겨지는 ATM셀 요구의 분배가 랜덤 기법과 우선권 기법에서 매우 다르게 이루어짐에 의해 나타나는 것이다. 랜덤선택 중재기법에서는 모든 ATM셀들이 경로를 요구할 적지만 균등의 확률이 존재한다. 그러나 계층중재기법에서는 높은 우선권을 가진 대부분의 ATM셀들은 실질적으로 여전히 경로를 요구할 확률이 0 이고, 가장 낮은 우선권을 가진 ATM셀은 이전의 경로탐색시도에서 링크로의 접속에 실패하였을수가 많기 때문에 여전히 경로요구를 할 확률을 상당한 정도 갖고 있다. 그러나 제어기의 4번째의 마지막 경로탐색에서 높은 확률로 도착하는 단일의 요구는 낮은 확률로 도착하는 많은 요구에 비해 분배될 확률이 더 높다. 왜냐하면, 단일의 요구는 출력링크로의 경합이 없기 때문에 항상 처리될 수 있기 때문이다.

결과적으로, 제9도에 도시된 바와 같이 입력단자에 가중치를 부여하여 링크경합문제를 해결하고 아웃밴드제어기에서 경로를 배정하기 위하여 계층중재기법을 적용하면 최악의 경우에도 스위치 구조(14A)의 셀 손실 확률은 롤링기법을 도입하여 계산한 2.9×10^-15보다 더 낮은 값인 2.4×10^-l6으로 낮출 수 있다. 또한 제9도에 도시된 바와 같이 높은 우선권을 부여받은 입력단자의 경우에는 이보다 더 낮은 셀 손실 확률을 가질 것이다.

제5도를 다시 참조하면, 롤링과 우선권 기법의 실시예를 제공하기 위하여, ATM 스위치(10A)는 4개의 기본적인 부시스템으로 분할되어 진다. 이 4개의 부그룹은 입력 인터페이스(120-12255)와 출력패킷모듈(160-1615), 스위치 구조(14A), 아웃밴드제어기(20)으로 구성된다. 네트워크내의 입력 인터페이스(120-12255)는 입력전송링크와 스위치 구조(14A) 및 아웃밴드제어기(20)에 접속된 링크간에 필요한 인터페이스를 제공한다. 결과적으로 입력 인터페이스(120-12255)는 입력 전송선의 하나의 종단기능을 제공하여야 한다. 예를 들어 만약 입력 전송선이 SONET 링크이면, 입력 인터페이스는 클럭복구나, 링크 에러 검출, SONET 포인터 처리와 프레임 기술(frame delineation), ATM셀 추출, 도착하는 ATM셀들을 분배 네트워크내의 시스템 클록에 동기시키기 위한 탄력적인 저장기능 등을 제공하여야 한다. 추출된 ATM 셀들은 입력 인터페이스의 선입선출(FIFO) 버퍼로 로드된다. 입력 인터페이스는 또한 선입선출(FIFO) 버퍼로부터의 ATM 셀들을 읽어서 ATM 헤더를 셀로부터 추출하여야한다. ATM 헤더의 VPI/VCI 필드는 입력 인터페이스에 위치한 변환 테이블의 주소로 사용된다. 변환 테이블의 출력은 새로운 VPI/VCI 필드와 ATM셀이 분배되어야 할 출력 패킷모듈의 주소를 제공한다. 새로운 VPI/VCI 필드는 이전의 VPI/VCI필드값에 대체하여 ATM셀로 기입되고, 출력모듈주소는 스위치 구조(14A)의 아웃밴드제어기(20)로의 요구벡터로 분배된다. 아웃밴드제어기(14A)가 필요한 처리시간은 고정된 값이므로, 입력 인터페이스는 아웃밴드제어기(20)가 경로탐색을 완료하여 결과를 스위치 구조(14A)로 연결시킬 때까지 단순히 ATM셀들을 홀드시키기만 하면 된다. 일단 스위치 구조(14A)에 ATM셀을 적절히 분배하기 위한 새로운 스위치 환경이 설정되면, 입력 인터페이스는 ATM 셀을 스위치 구조(14A)로 유입시킬 수 있고, ATM 셀은 자동적으로 스위치 구조(14A)를 통해 목적하는 출력패킷모듈(160-1615)로 분배된다. 각각의 입력 인터페이스(120-12255)는 실재는 스위치 구조(14A)의 4개의 파이프(180-183)의 각각으로의 하나의 링크만이 제공된다는 사실을 주의해야 한다.부가하여, 스위치 구조(14A)내의 롤링의 사용(즉, 시간적인 확산)을 위해서는 두개의 연속되는 ATM 셀 간격중의 임의의 하나 동안 ATM셀의 복사본이 각각의 4개의 링크로 보내어 질 것을 요구할 수도 있다. 결과적으로 입력 인터페이스(120-12255)내의 타이밍은 ATM 스위치(10A) 내의 다른 부시스템들의 타이밍에 엄격하게 동기되어야 한다.

제5도의 256개의 입력 인터페이스(120-12N-1)의 각각은 0-255범위의 주소 번호가 할당되어있고, 또한 A-P사이의 문자에 의한 의사주소(alias address)가 할당되어 있다. 이 의사주소는 입력 인터페이스가 스위치 구조(14A)내의 어떤 입력단자로 접속될 것인지를 결정하기 위해 사용된다. 특정한 입력 인터페이스가 접속될 4개의 크로스바스위치의 실지 결정은 갈로이스(Galois) 필드 기술에 의해 이루어진다. 이 기술은 임의의 파이프내의 임의의 16x16 크로스바 스위치의 모든 입력간에 독립성을 보장한다.

제5도의 16개의 출력모듈(160-1615)의 각각은 AA-PP범위의 주소가 할당되어 있고, 각각의 출력모듈은 ATM 스위치(10A)내에서 중요한 기능을 수행한다. 즉, 제5도의 각각의 출력모듈(160-1615)은 스위치 구조(14A)로부터 나오는 64개 링크의 각 세트로 종단기능을 제공한다. 각각의 출력모듈(160-1615)은 또한 두 개의 기본적인 기능을 제공한다. 즉, 64개의 입력중 하나에 도달하는 각각의 ATM 셀들을 목적하는 16개 출력단자중의 하나로 분배하는 적은 규모의 스위치능을 제공하며, 또 동일 출력(0 ∼ 255)으로 동시에 경합하는 다중패킷의 문제를 처리하기 위한 ATM셀들의 버퍼링을 제공한다.

이 두 기능을 구현하는 다양한 방법이 있다. 가장 직접적인 접근은 한 ATM셀 간격(176 nsec)안에 64번의 메모리 쓰기와 16번의 메모리 읽기가 가능한 공유 메모리 스위치를 구성하는 것이다. 이 메모리는 16개로 분할된 링크된 리스트(linked list : 각각의 출력(0 ∼ 255)에 한 개씩)와 무부하 메모리 장소를 포함하는 17번째의 링크된 리스트로 다루어질 수 있다. 이 접근방법은 단순하기는 하지만, 매 176 nsec마다 80번의 메모리 액세스를 필요로 하고, 이는 2.2nsec의 액세스 타임을 가진 메모리를 요구한다. 또 다른 접근방법은 각각의 64x16 출력모듈(160-1615)을 64x16 집중기와 16x16 공유메모리스위치로 분할하는 것이다. 이 집중기는 매 ATM 셀 간격마다 64번의 쓰기와 16개의 읽기를 제공하는 메모리시스템이지만, 출력 경합 문제에 요구되는 버퍼링이 필요 없기 때문에 메모리 크기는 적어질 수 있다. (그리고 메모리 속도도 빨라질 수 있다.) 부가적으로 64x16 집중기는 64개의 별개의 메모리 칩상에 분산된 단일의 링크된 리스트로 구현될 수 있다. 결과적으로 각각의 메모리 칩은 매 ATM 셀 간격동안 하나의 쓰기와 16회의 읽기만을 지원하면 된다. 16x16 공유메모리스위치는 매 ATM 셀 간격동안 32회의 메모리 액세스만을 수행하므로 더 느린(그리고 더 큰 용량의) 메모리가 사용될 수 있고, 출력 경합문제에 따른 버퍼링은 출력모듈의 이 공유 메모리 부분에 의해 제공될 수 있다. 따라서 후자의 구조가 출력모듈로서 좀 더 현실적이다.

스위치 구조(14A)는 본질적으로 아웃밴드제어기920)에 의해 발생된 제어신호에 응답하여 입력 인터페이스와 출력모듈간에 요구되는 접속을 제공하는 작은 회선 스위치의 그룹이다. 제5도에 도시된 ATM 스위치(10A)의 일 실시예에 있어서, 스위치 구조(14A)는 16개의 스위치가 하나의 파이프를 이루는 64개의 16x16크로스바 스위치로 구성되어 있다. 4개의 파이프는 파이프(180-183)로 명명되고, 각 파이프 내의 16개의 16x16 크로스바 스위치는 스위치(0-15)로 명명되어 있다. 크로스바 스위치는 아웃밴드 제어기(20)에 의해 발생된 제어신호를 수신할 수 있어야 하고, 연속한 ATM셀 간의 여유밴드(guard band) 기간동안에 모든 스위치 셋팅을 재정리하여야한다. 각각의 16x16 크로스바 스위치는 A-P로 명명된 16개의 입력을 지원하며, 각각의 16x16 크로스바 스위치는 또한 AA-PP로 명명된 16개의 출력을 지원한다. 또한 각각의 입력 인터페이스는 각각의 4개의 파이프(180-183)의 상이한 16x16 크로스바로 접속되지만, 파이프(180)의 입력 X로 접속된 하나의 입력 인터페이스는 다른 3개의 파이프(181-183)의 입력X에도 마찬가지로 접속되어야 한다(X는 집합 {A,B,....,P}의 원소이다). 입력 인터페이스(120-12255)와 스위치 구조(14A)내의 크로스바 스위치간의 실재의 접속은 앞서 언급된 갈로이스(Galois) 필드이론 기술을 이용하여 결정된다. 이 기술은 스위치 구조(14A)의 각각의 파이프상의 스위치내에서 분배되는 입력단자간에 독립성을 보장한다. 제5도는 또한 64개의 크로스바 스위치로부터의 각각의 출력YY가 YY로 명명된 64x16 출력모듈상의 64개의 입력중의 하나로 분배됨을 도시한다(YY는 집합{AA, BB, ...., PP}의 원소).

스위치 구조(14A)를 위한 아웃밴드제어기(20)의 기본적인 기능은 4개의 파이프(180-183)중 어느 것을 통해 특정한 ATM 셀이 분배될 것인가를 결정하는 것이다. 일단 아웃밴드제어기(20)가 ATM 셀이 블로킹없이 분배될 파이프를 성공적으로 결정하면, 그 파이프를 통해 경로를 설정하는 작업은 간단하다. 왜냐하면, 파이프의 정의에 의해 이 파이프 내에는 도착하는 ATM 셀의 입력단자와 목적하는 출력모듈간에는 오직 하나의 경로만이 존재하기 때문이다. 결과적으로 스위치 네트워크의 본질적인 경로탐색작업이 실질적으로 ATM 스위치(10A) 내에서의 좀더 단순한 파이프탐색작업으로 축소된다.

아웃밴드제어기(20)는 스위치 구조(14A)의 16x16 크로스바 스위치와 출력모듈(160-1615)간의 개개의 중간(FN개) 링크의 상태를 처리중 및 사용불가, 또는 대기중 및 사용가능으로 식별하기 위해 여전히 대용량의 처리/대기(busy/idle) 테이블을 요구한다. 그러나 이 대용량의 처리/대기 테이블은 제어기(20)가 병렬로 액세스함으로써 복수의 파이프 탐색 동작을 병렬로 처리할 수 있는 복수의 작은 용량의 처리/대기 테이블로 나뉘어질 수 있다. 일반적인 성장가능한 패킷 스위치 구조를 가진 대용량의 스위치를 위한 제어기(20)의 구현에는 많은 방법이 가능하다. 극단적인 방법으로 파이프 탐색을 수행하기 위해 4단계의 병렬처리를 적용하는 것이 가능하다. 3단계의 병렬처리의 일실시예가 먼저 상세히 기술될 것이며, 그리고나서 4단계의 병렬처리가 논의될 것이다.

병렬처리의 첫단계는 4개의 파이프(180-183)에 각각 파이프 탐색 제어기(240-243)를 제공하는 것이다. 이 단계에 의해 4개의 파이프 탐색 제어기(240-243) 모두에서 파이프 탐색이 동시에 수행되게 된다. 병렬처리의 2단계는 각각의 파이프 탐색 제어기 (240-243)마다 16개의 스위치 제어기를 두는 식으로 스위치 제어기(260 ∼ 2663)을 제공함에 의해 달성된다. 스위치 제어기(260-2663)는 각각 스위치 구조(14A)내의 각각의 파이프내의 16x16 스위치 하나씩과 관련되어있다. 결과적으로 파이프 탐색 작업은 각각의 파이프 탐색 제어기(240-243)의 16개 스위치 제어기내에서 모두 동시에 수행될 수 있다. 병렬처리의 3단계는 각각의 스위치 제어기(260-2663)가 그 16x16 크로스바 스위치 각각에 연결된 모든 16개 출력링크에 결쳐 병렬처리를 수행하도록 함으로써 달성된다. 결과적으로, 각각의 스위치 제어기(260-2663)는 처리/대기 메모리로부터 16개의 처리/대기 비트를 병렬로 읽고, 이 16개 비트에 기초하여 파이프 탐색 작업을 병렬로 수행하고, 그리고 나서 결과로 16개의 처리/대기 비트를 병렬로 그 각각의 처리/대기 메모리에 쓰게된다. 64개의 스위치제어기(260-2663)중의 대표적인 스위치제어기(260)가 제10도에 도시되어 있다. 16개의 처리/대기 비트의 동시진행처리는 스위치 제어기(260)에 16개의 고유한 링크제어기(AA-PP)를 제공함에 의해 달성된다. 각각의 링크제어기(AA-PP)는 스위치 구조(l4A)의 해당 부분과 각각의 출력모듈간의 중간 링크 한 개 용의 처리/대기 비트를 처리하는 작업을 할당받는다. 제10도에도시된 실시예에 있어서, 스위치(10A)를 제어하는데 요구되는 대용량의 처리/대기 메모리는 복수의 단일 비트 메모리인 처리/대기 플립플롭들로 나뉘어져 있으며, 처리/대기 메모리는 논리적으로나 물리적으로 각각의 링크제어기(AA-PP)와 관련되어 있다.

입력 인터페이스(120-12255)에 의해 발생된 요구벡터의 일반적인 데이터흐름이 제5도에 도시되어있다. 예를 들어 제5도의 입력 인터페이스(120)는 그 요구벡터를 파이프 탐색 제어기(240)로 분배하고 이에 의해 요구벡터는 파이프 탐색 링(즉, 제어기(20))으로 진입되며, 롤링 기법에 따라 요구벡터가 파이프 탐색 제어기(243)를 거쳐 파이프 탐색 제어기 (242), 파이프 탐색 제어기(241)의 순으로 링을 따라순회하게 된다. 일반적으로 각각의 입력 인터페이스(120-12N-1)는 하나의 요구벡터를 발생하고, 각각의 요구벡터는 시스템내의 출력모듈의 수에 해당하는 만큼의 복수의 비트를 포함한다. 따라서 제5도의 단일의 입력 인터페이스로부터의 요구 벡터는 16비트 데이터 워드이며, 요구벡터의 각각의 비트는 16개 출력모듈중의 하나를 가리킨다. 만약 입력 인터페이스 내의 한 ATM 셀이 i 번째 출력모듈상의 출력단자로 접속을 요구하고 있다면 요구벡터내의 i 번째 비트는 논리값 "1"로 셋팅되고 요구벡터내의 다른 모든 비트는 논리값 "0"이 된다 제어기(20)이 이 요구벡터를 입력 인터페이스로부터 수신하면 이 비트열에 의해 상기 입력 인터페이스와 i 번째 출력모듈간에 경로가 요구되고 있음을 인식한다.

입력 인터페이스로부터의 16비트 요구벡터 전체는 각각의 제어 접속(210-21255)를 통해 4개의 파이프탐색 제어기(240-243)중의 하나로 분배되고, 제어기(20)은 이 벡터를 특정한 파이프 탐색제어기와 관련된 16개의 스위치 제어기들중 하나로 입력시킨다. 제10도에 도시된 바와 같이 16비트의 요구벡터는 스위치 제어기로 전달되어 이 스위치제어기 내의 16개 링크 제어기 전체로 분배된다. 각각의 링크 제어기는 크로스바 스위치와 출력모듈간의 단일 링크와 관련되어 있고, 근본적으로 16비트 요구벡터의 한 비트를 처리하는 것이다. 이러한 단일의 링크 제어기와 관련된 유한상태(finite state) 회로는 하나의 플립플롭(이 링크제어기의 링크와 관련된 처리/대기 비트를 저장하기 위한 1비트 메모리)과 4개의 로직게이트로 이루어진다. 제12도는 링크제어기의 동작을 나타내는 상태표(state table)이다.여기서 상태변수는 처리/대기 비트로 정의된다. 링크제어기 하드웨어는 요구입력이라고 표시된 하나의 요구벡터입력 비트, 요구출력이라고 표시된 요구벡터출력비트; 그리고 접속이라고 표시된 하나의 접속벡터출력비트를 제공한다. 요구벡터입력비트는 입력이 이 링크제어기와 관련된 링크를 통해 접속을 희망하면 논리값 "1"을 갖고, 아나면 논리값 "0"을 가진다. 요구벡터출력비트는 논리값 "1"인 입력요구벡터비트가 이 특정한 링크제어기예 의해 만족되지 못하면 "1"의 논리값을 갖고, 그렇지 않을 경우 논리값 "0"을 갖는다. 접속벡터출력비트는 논리값 "1"인 입력요구벡터비트가 이 특정한 링크제어기에 의해 만족되면 논리값 "1"을 갖는데, 이는 ATM셀이 그 목적하는 출력모듈로 이 링크제어기와 관련된 링크를 통해 분배될 것임을 나타낸다. 마찬가지로 만족되지 못할 경우에는 논리값 "0"을 갖는다. 제10도의 처리/대기 플립플롭은 매 ATM 셀 슬롯(시간간격)의 시점마다 논리값 "0"으로 리셋되고, 이에 따라 논리값 "1"의 요구를 갖고 해당 링크 제어기로 넘겨지는 최초의 요구벡터비트는 그 링크를 할당받고(접속벡터 비트는 논리값"1"이 되고 출력요구벡터 비트는 논리값"0"이 됨) 처리/대기 플립플롭을 논리값 "1"(사용중)상태로 한다. 이 특정한 ATM 셀 슬롯동안 링크 제어기로 전달되는 임의의 후속하는 요구벡터 비트들은 이 링크를 통해서의 접속은 일체 거부된다(접속벡터비트에는 논리값 "0을, 출력요구벡터 비트는 입력요구벡터비트와 동일하게 셋팅한다). 제12도는 연속적으로 단일의 스위치제어기를 통과하는 복수의 16비트 요구벡터들을 결과되는 스위치 제어기내의 처리/대기 비트들의 상태와 함께 시간적 경과에 따라 도시한 것이다. 결과되는 출력요구벡터와 출력접속벡터는 각각의 파이프 탐색 제어기(240-243)의 일반적인 동작을 도시한다.

제어기(20) 내에서의 롤링의 사용을 위해서는 두 기본 사건, 즉 진입과 처리/대기 플립플롭 리셋의 매우 정밀한 시간적인 순서설정이 필요하다. 제13도의 타이밍도는 제어기(20)내에서 사용되어 질 수 있는 동기와 데이터 흐름을 도시한다. 이 타이밍도에서 도시된 바와 같이 제어기(20)의 환형구조상의 데이트 흐름은 파이프 탐색 제어기(240)에서 제어기(241), 제어기(242), 제어기(243)을 거쳐 다시 제어기(240)의 순서로 이루어진다. 의사주소(A, B, C, D)인 입력 인터페이스에서 발생된 요구벡터들은 파이프탐색 제어기(240)로 진입된다. 의사주소(E, F, G, H)인 입력 인터페이스에서 발생된 요구벡터들은 파이프탐색 제어기(241)로 진입된다. 의사주소(I, J, K, L)인 입력 인터페이스에서 발생된 요구벡터들은 파이프탐색 제어기(242)로 진입된다. 의사주소(M, N, O, P)인 입력 인터페이스에서 발생된 요구벡터들은 파이프탐색 제어기(243)로 진입된다. 진입 타이밍과 처리/대기 비트의 리셋타이밍은 각각의 파이프 탐색 제어기(240-243)내에서 다른 시점에 발생된다. 임의의 파이프 제어기의 관점에서 보면, 파이프 제어기를 통한 요구벡터비트 흐름은 처리/대기 비트의 리셋 타이밍을 무시하면 알파벳순서(A-P)로 이루어진다. 이러한 시간순서의 확립에 의해 의사주소(A)인입력 인터페이스에서 발생된 요구벡터는 항상 의사주소(B, C, D 등)인 입력 인터페이스에서 발생된 요구벡터에 비해 항상 우선권을 가지므로 앞서 언급한 우선권 기법의 장점이 제어기(20)내에서 가능하게 된다.

특정한 16x16 크로스바 스위치상의 입력들간의 이러한 강요된 독립성에 의해 가능한 이익은 파이프 탐색 회로들의 복잡성은 아주 조금밖에 증가시키지 않는다. 갈로이스(Galois)필드이론의 채용에 의해 정해지는 입력 인터페이스와 스위치구조(14A)간의 독립적인 접속에 의해, 단일 입력 인터페이스로부터의 요구벡터는 파이프 탐색 링상의 각각의 단계에 있어서 복수의 다른 스위치 제어기로 적절히 분배되어지게된다. 갈로이스 필드 이론에 의해 설정된 접속의 혼합적 특성에 의해 각각의 입력 인터페이스(120-12255)는 스위치 구조(14A)내의 다른 16x16 크로스바 스위치 세트로 접속되고, 따라서 다른 입력 인터페이스에서 발생된 요구벡터들이 제어기(20)내의 완전히 다른 세트의 스위치 제어기를 통해 분배되게 된다. 요구벡터들은 제어기(20)내의 링크상에 시간축 다중화되어 있으므로, 한 파이프 탐색기 단계의 특정한 스위치제어기로부터 출력된 모든 요구벡터(특정한 ATM 셀 슬롯상의) 는 (정의로부터) 반드시 다음 파이프 탐색기 단계의 다른 스위치제어기로 분배되게 된다. 이 요구벡터들의 동적인 분배를 제공하기 위해 파이프 탐색 제어기(240-243)의 각각은 제5도에 도시된 작은 스위치 네트워크(300-303)로 접속된다. 또는 스위치네트워크(300-303) 대신에 단순한 멀티플렉서가 사용될 수도 있고, 이 경우 제어기(20)의 비용을 크게 절감할 수 있다. 다행히 작은 스위치 네트워크(300-303)에 요구되는 구조는 ATM 셀 주기의 주기를 가진 순환형이며, 이러한 구조가 비경험적(a priori)인 정보이기 때문에 이러한 구조를 제어기(20)의 회로설계시에 이 작은 스위치네트워크(또는 멀티플렉서)상에 "하드-코드(hard-coded)" 될 수 있다.

전술한 바와 같이, 제5도의 ATM 스위치(10A)는 입력회선수가 512, 1024 또는 그 이상인 경우로까지 확장될 수 있다. 이 경우 입력회선이 2.5 Gbps 데이터율을 갖는다고 할 때, 총용량이 1.0 Tbps가 된다. 이러한 대용량을 위해서는 실시간으로모든 파이프에 대해 경로탐색을 하기 위해서는 제어기(20)에 충분한 처리능력을 부여하기 위해 4단계의 병렬처리가 필요할 수도 있다. 512 또는 1024 입력회선의 ATM스위치의 경우, 각 제어기내의 접속간의 데이터율이 204Mbps와 386Mbps이고, 이는 256개 입력회선을 가진 ATM 스위치(10A)의 113Mbps보다 훨씬 높은 수치이다. 4단계의 병렬처리의 기본적인 사상은 전술한 요구벡터가 병렬로 파이프 탐색기 단계를 통해 분배되어야 하는 제어기(20)의 설계를 변형한 것이다. 구체적으로는, 특정한 파이프로 진입한 모든 요구벡터는 같이 파이프 탐색기 단계를 통해 분배되고, 이 요구벡터들은 진입그룹을 구성하게 된다. 제5도의 실시예에 있어서, 이러한 제어기(20)의 설계로의 접근은 16비트 요구벡터들의 4개의 진입그룹을 형성하며, 이에 따라 각각의 진입그룹은 64비트로 구성된다. 4개의 진입그룹은 요구벡터의 4개의 의사주소의 이어쓰기에 의해 명명될 수 있다. 결과적으로 제5도의 재설계된 파이프 탐색기의 4개의 진입그룹은 "ABCD", "EFGH", "IJKL", "MNOP"로 명명된다. 중요한 또 한가지 사실은 단일의 64비트 "ABCD" 진입그룹이 제5도의 파이프 제어기내의 스위치제어기중의 하나로 분배될 때는 언제나 파이프 제어기(240)내의 다른 16개 스위치제어기의 각각으로 분배되는 64비트의 "ABCD" 진입그룹이 있다는 것이다. 결과적으로 한 순간에 파이프(180)를 통해 분배되는 16개의 "ABCD" 진입그룹과 관련된 총 1024 요구벡터비트들이 존재한다. 변형된 제어기(20)은 매 8 클록주기마다 모든 N개의 입력단자로부터의 요구벡터들을 처리한다(요구벡터들을 4개의 파이프 탐색 제어기(240-243) 모두를 통해 통과시킨다). 이 처리는 단일의 176nsec ATM 셀 주기동안에 완료되어야 하기 때문에 제거이(20)내의 요구되는 클록 속도는 NxNATM 스위치의 총 용량에 관계없이 46Mbps가 된다. 결과적으로, 제어기(20)은 8개 처리단계를 수행해야하므로(네트워크 용량에 관계없이), 상기 처리는 0(1) 규모의 경로탐색알고리즘이라고 불린다. N=256 입력을 가진 제5도의 ATM스위치(10A)가 이 0(1) 경로탐색 알고리즘을 수행할 동안, 16,384개의 등가적인 링크제어기 경로탐색과 16,384개의 링크 제어기 경로 탐색 확인작업이 매 176nsec마다 수행되는 셈이며, 이에 따라 각각의 경로탐색을 하나의 명령 실행으로 본다면, 제어기(20)은 186 GIPS(giga instruction per second : 초당 10⁹회 명령 실행)의 처리능력을 가진 병렬처리기로 볼 수 있다. 제어기(20)의 합리적인 데이터율을 유지하는데 있어서의 트레이드-오프(trade-off)는 용량이 크질수록 링크 제어기 로직이 복잡해지고 제어기(20)의 연속하는 단계간에 통과되는 신호접속이 증가한다는 것이다. 총 용량 1 Tbps급의 ATM 스위치 설계를 위해서는 4096 내지 32,768개의 신호들이 46 Mbps의 속도로 연속한 제어기의 단계, 즉 파이프 탐색 제어기(240-243)사이에 분배되어야 한다.

파이프 탐색 제어기간의 신호의 수의 증가이외에도, 제어기(20)내의 병렬처리의 사용을 위해서도 각 링크 제어기의 하드웨어의 약간의 증가가 필요하다. 왜냐하면 각각의 링크 제어기는 진입그룹내의 4 비트에 대한 병렬경로탐색을 지원해야 하기 때문이다. 이러한 4 단계의 병렬처리에 따른 제어기(20)에 부가되는 하드웨어는 그 결과 얻어지는 더 낮은 처리율에 의해 상쇄된다.

대 용량 및 저 데이터 손실에 부가하여 공용 스위치 네트워크에 사용되는 스위치의 중요하고도 필수적인 속성으로 높은 수준의 사용가능성을 제공하기 위한 무결성(fault tolerance)이다. 스위치시스템에 있어서의 무결성이라함은 다음의 속성들을 포함하여야 한다. 즉 : 1) 이상을 감지하는 능력, 2) 이상이 발생한 소자의 위치를 파악하는 능력, 3) 이상이 발생한 소자를 피해서 다른 가능한 경로로 트래픽을 우회시키는 기능, 4) 작은 비율의 이상부위가 존재함에도 불구하고 용인할 만한 수준의 성능(셀 손실 확률)을 제공하는 능력, 5) 이상이 발생한 소자를 쉽게 수리할 수 있도록 유지보수의 용이함(예를 들면, 보드만의 교체에 의해 수리가능해야함), 6) 이상 발생 소자가 수리중인 때에도 용인할 만한 수준의 성능(셀 손실 확률)을 제공할 것 이러한 속성3), 4) 들을 만족시키기 위해서는 통상적으로 스위치 경로내에 일정한 수준의 용장성(redundancy) 를 필요로 하며, 속성 5), 6)을 만족시키기 위해서는 스위치 구조내에 한층 더 고수준의 용장성을 필요로 한다.

아웃밴드 제어기술을 사용할 때의 큰 장점중의 하나는 회선스위치용으로 수년간 적용되었던 무결성 기술을 ATM 스위치(10A)에서도 그대로 사용할 수 있다는 것이다. 결과적으로 일반적인 ATM 스위치 (10A)의 구조내에서 상기 6가지의 무결성 조건들이 쉽게 만족될 수 있다. 예를 들면, 제15도는 제5도의 구조 내에서 스위치 구조(14A)에 이상이 발생한 링크가 부가되었을 때의 셀 손실 확률의 시뮬레이션 결과를 도시한 것이다. 도면에 따르면, 셀 손실 확률은 이상 링크가 증가함에 따라 증가하지만, 이상링크가 전체 링크의 0.5%에 달할 때까지는 셀 손실 확률이 최대허용치인 1×10^-12를 넘지 않는다. 이는 제5도의 구조가 각각의 입력단자와 출력단자간에 4개의 경로를 제공하고 있다는 사실의 직접적인 결과이다. 이상이 발생한 경로는 출력모듈(160-1615)에서의 패러티나 CRC의 체크로 신속하게 파악될 수 있다. 만약 에러가 검출되면, 제어기(20)은 이미 손상된 ATM셀이 분배된 경로의 위치를 파악하고 있으며, 따라서 제어기는 유도 ATM 셀을 스위치 구조(14A)로 통과시킴에 의해 이를 확인할 수 있다. 만약 유도 ATM 셀이 역시 손상되어있다면, 이 경로는 처리/대기 비트를 유지보수 사용중 상태로 전환하여 서비스를 요구하게 되는데 이 상태는 매ATM 셀 기간의 종단에 보내지는 전역적인 리셋에 의해서도 리셋되지 않는다.

현재의 ATM 표준은 가변장 셀이나 패킷의 지원을 정의하거나 서비스를 요구하지는 않지만, 통신업계의 전반적인 추세가 초기에 정의된 53 바이트 표준과는 다른 길이를 가진 ATM 셀을 지향하고 있다. 이러한 변화는 ATM 패킷 회선이나 네트워크를 통해 사용자들이 다른 응용들을 전송시키면서 경험하게 되는 만족(또는 불만족)의 결과로 발생하게 될 수도 있다. 예를 들면, 부정할 수 없는 사실은 현재의 ATM 셀 길이는 음성과 데이터 통신간의 절충에 해당하며, 이로 인해 미래에는 주어진 셀 길이에 크게 불만을 느끼는 사용자가 나타날 것이라는 것이다. 이러한 사용자들이 조직화된다면, 다른 셀길이(53바이트가 아닌) 가 요구될 수도 있다. 예를 들면 CATV 업계는 이미 MPEG-II 디지털 비디오열의 전송을 위해 53 바이트보다 더 큰 셀 길이를 고려하고 있다. 이른 더 큰 패킷을 복수의 53바이트 ATM 셀로 만들수도 있지만, 이는 대역폭의 비효율성으로 인해 종국적으로는 새로운 셀 길이 표준을 요청하게 될 것이다. 따라서 ATM 스위치 구조는 셀이나 패킷의 길이의 변화에 대해서도 적응적으로 되는 것이 바람직하다.

입력 인터페이스(120-12255)과 제어기(20)데 대한 약간의 변형만으로, ATM 스위치(10A)를 임의의 길이의 셀에 대해 동작하도록 할 수 있다. 이는 53바이트 또는 임의의 다른 원하는 길이인 기본적인 셀 주기의 정수배에 해당하는 임의의 셀 길이를 허용함으로써 달성된다. ATM 스위치(10A)는 근본적으로 회선스위치, 즉 초고속의 아웃밴드 경로탐색처리기의 성능에 의해 임의의 길이의 메시지를 스위치할 수 있기 때문에 아주 쉽게 변형되어질 수 있다. 전술한 고정된 길이의 TF에 대한 동작에 있어서 스위치(10A)의 제어기(20)은 잠재적으로 모든 N개의 입력단자로 도달하는 셀에대해 경로탐색을 수행하며, 따라서 이 분배된 셀 모두에 대해 N개의 경로를 설정해야 한다. 176 nsec의 셀 간격의 말미에 이 N개의 경로 모두는 전체적으로 해체되어서 전체 처리가 반복되는 다음 셀 주기를 위해 모든 네트워크 접속을 대기중 상태로 만든다. 만약 가변장 셀이 허용된다면, 셀주기의 말미에 일어나는 전체적인 경로의 해체는 더 이상 허용될 수 없다. 사실, 하나의 셀 주기로부터의 모든 경로는 다음 셀 주기에도 여전히 설정된 채로 유지되어야 하며, 각각의 경로의 해체는 각각의 입력 인터페이스(120-12255)에 의해 셀의 종단이 확인되고 난 뒤에 수행되어야 하는 것이다. 따라서 ATM 스위치(10A)가 가변장 셀을 처리하도록 하기 위해서는 각각의 입력 인터페이스(120-12255)는 고정되고 고유한 시점패턴과 종단 패턴을 가지거나, 또는 고유한 시점 패턴과 셀길이 식별자, 또는 그이외의 다른 식별자를 가진 각각의 셀들의 시점과 종단을 인식할 수 있도록 변형되어야 한다. 각각의 변형된 입력 인터페이스는 두 개의 다른 요구벡터의 유형을 변형된제어기(20')로 전송할 수 있어야 한다 : 하나는 경로설정을 요구하는 것이고 하나는 경로해체를 위한 것이다. 이는 제13A도 내지 제 13D도에 도시된 16비트 요구벡터에 하나의 비트를 추가하여, 이 부가되는 비트가 경로설정을 위한 것인지 경로해체를 위한것인지를 식별하도록 함으로써 달성된다. 요구벡터를 수신하면 제어기(20')는(이전의 경우와 마찬가지로) 이 요구벡터를 모든 4개의 파이프 제어기(240-243)로 분배하지만, 링크제어기는 다른 유형의 요구벡터에 응답하여 처리/대기 플립플롭을 셋 또는 리셋시킬 수 있어야 한다. 부가적으로 특정한 출력링크와 관련된 링크제어기는 현재 어떤 입력이 그 출력 링크로 설정된 경로를 가지고 있는지를 나타내는 메모리를 유지하여야 한다. 왜냐하면 오직 그 입력만이 상기 출력링크로의 경로를 해체하도록 허용되기 때문이다. 이 모든 기능을 위한 링크제어기내의 하드웨어는 제16도에 도시되어 있다. 분배 네트워크내의 가변장 셀 분배의 도입을 위해서는 제어기(20')내의 처리율이 2배정도 증가되어야 한다는 사실에 유의해야 한다. 왜냐하면, 모든 개개의 입력이 매 ATM 셀 간격마다 단일의 경로 설정과 단일의 경로해체를 요구할 수도 있기 때문이다. 또한 가변장셀 분배의 도입은 전술된 스위치(10A)의 어떤 다른 기능의 구현과도 상충하지 않는다는 사실을 유의해야 한다.

스위치 구조(14A)내의 가변장 셀의 사용을 위해서는 또한 출력모듈(160-1615)도 변형되어야 한다. 버퍼의 길이도 최소한 통신가능한 가장 긴 셀이나 패킷의 4배 길이를 지원할 수 있도록 늘어나야 한다.

LAN이나 WAN에서의 ATM의 급속한 도입추세에 의해 ATM은 이미 사설 스위치네트워크 환경에서 굳건한 발판을 마련하고 있다. 결과적으로 공용스위치네트워크 환경에서도 ATM 서비스의 수요가 강하게 제기되는 것은 시간문제일 수도 있다. 그러나 이러한 수요가 정말로, 언제 강하게 제기될 것인가는 미지수이다. 또한 통신업계에서도 ATM의 태생적으로 고정비트율 서비스(음성과 화상)인 서비스의 제공이나, ATM 네트워크가 랜덤하지않고 상관성이 매우 높은 트래픽이 존재하는 네트워크에서 효율적으로 트래픽을 분배하는 능력에 대해 약간의 의문이 존재한다. 이러한 불확정성에 의해, ATM 서비스제공자들이나 ATM 스위치 업체들은 주의를 기울여야 한다. 스위치 구조(14A)에 기반한 스위치는 그러한 불확실한 시기에 적절한 시스템인데 왜냐하면 그 구조가 유연하여 패킷 스위치(ATM)과 회선스위치(STM) 통신을 동시에 지원할 수 있다. 제17도에 그러한 스위치(10B)가 도시된다. STM스위치는 회선 스위치의 형태이고, 스위치 구조(14A)는 실질적으로 초고속의 경로탐색능력을 가진 회선스위치시스템이기 때문에 스위치 구조(14A)는 STM트래픽을 분배하기에 아주 적합하다. STM트래픽을 위해서는 약간 변형된 제어기(620)이 필요하며, 입력 인터페이스(612)와 출력모듈(616)은 회선스위치장비에서 요구되는 시간-슬롯 스위치 기능을 제공하게 되지만, 단일단계 스위치 구조(14A)는 STM, ATM겸용스위치나, STM 전용스위치에 있어서 변형되지 않고 가능하다. STM 환경 전용에 있어서의 스위치 구조(14A)의 동작을 분석하기 위해 N=256인 ATM 스위치가 N=128인 STM 스위치로 변형된 경우의 시뮬레이션이 행해졌다. 이로부터 블로킹 확률은 1×10^-9미만으로 계산 되었다. 이는 패킷 손실이 문제가 되지 않는 회선 스위치 환경에 있어서 매우 만족할 만한 값이다. 따라서 스위치(10B)는 처리하는 STM 트래픽의 비율을 100%까지 높일 수도 있다. 이러한 유연성은 미래의 ATM 및 STM 서비스의 고객들의 수요에 있어서의 불확실성에 의한 가능한 경제적인 위험들을 크게 감소시키거나 제거할 수 있다. 스위치 구조(14A)는 실질적으로 기술에 독립적이다. 스위치 구조내의 접속기술로 자유공간 디지탈 광학소자를 사용한 실시예를 생각할 수 있다. 스위치 구조(14A)내의 16x16 크로스바 스위치는 FET-SEED(self-electro-optic effect device) 소자의 배열로 구현될 것이다. 이러한 접근은 스위치 구조(14A)에 많은 장점을 제공하는데, 왜냐하면 광접속은 신호의 혼선(cross talk) 정도를 감소시키고, 소자집적도의 향상으로 인한 칩 수의 감소, 신호 감쇄(skew)의 감소 및 전체적인 전력 소모를 감소시켜 스위치 구조(14A)내의 열관리를 더 단순하게 할 수 있다.

스위치 구조(14A)의 패킷 셀손실은 좀더 복잡한 매핑 함수를 사용하여 감소시킬 수 있다. 제18도를 참조하면, 스위치 구조(14B)의 파이프(18B0-18B3)의 각각에 있는 16x16 크로스바 스위치중의 하나의 크로스바스위치상의 단일의 입력에 각각의 입력단자를 고유하게 할당하여, 두 개의 입력단자가 전체 스위치 구조에서 공통의 16x16 크로스바 스위치에 최대로 한 번만 접속되어 입력들의 독립성을 보장하는 방법이 도시되어 있다. 유한 필드이론의 수학, 즉 갈로이스 필드이론은 원하는 방법을 제공하며, 스위치 구조(14B)의 입력단자들과 16x16 크로스바스위치 간에 갈로이스 필드이론에 근거한 매핑함수를 적용하여 170-0, 170-15, 171-0, 171-15, 172-0, 172-15, 173-0, 173-15 의독립적인 접속이 결정된다.

스위치 구조(14B)에 독립적인 접속을 결정하기 위해, 입력단자(I)는 8비트의이진수(i7, i6, i5, i4, i3, i2, i1, i0)로 나타내어질 수 있고, 입력단자(I)가 파이프( θ )에서, 예를 들면 파이프(18B0-18B3)에 해당하는 파이프 0내지 3에서 분배된 16x16 크로스바스위치 S_θ(I)가 6비트의 이진수(s5, s4, s3, s2, s1, s0)θ로 나타내어 질 수 있다고 가정한다. 갈로이스 필드이론을 사용하면, 입력단자의 독립성을 보장하는 가능한 많은 다른 매핑함수가 있을 수 있다. 입력(i7, i6, i5, i4, i3, i2, i1, i0)을 위한 파이프(18B0-18B3)의 가능한 매핑 함수의 한가지 예가 아래에 주어진다 :

부가적으로, 네트워크 입력(i7, i6, i5, i4, i3, i2, i1, i0)은 이들이 분배된 16x16크로스바 스위치 각각에 접속된다. 갈로이스 필드이론에 기초한 이러한 링크 매핑이 채용될 경우, 입력단자와 스위치 구조(14B)의 16x16 크로스바 스위치간의 접속을 갈로이스 접속이라고 한다. 제18도에 도시된 시스템에 적용될 때, 상기매핑 함수의 결과가 다음 페이지부터 기술되어 있다. 기술된 접속은 스위치 구조 입력(0-255)과 각각의 파이프(18B0-18B3)의 4개의 16x16 크로스바 스위치의 4개의 입력단자들간의 접속이다. 후술된 기술은 다음의 규칙에 의해 나열되어 있다. 즉, 입력 인터페이스(120-12255)의 개개의 출력에 해당하는 각각의 입력(#0-255)은 모두 동일한 스위치 입력단자 번호를 가진 4개의 스위치입력단자로 팬 아웃된다. 그러나 이 4개의 스위치 입력단자(동일한 번호를 가진)는 각각의 개개 파이프에 대해 다른 번호가 할당된 16x16 크로스바 스위치 상에 각각 존재한다. 예를 들면, 입력(#21)은 파이프(18B0)의 크로스바 스위치(#1)의 입력단자(5)와 파이프(18B1)의 16x16 크로스바 스위치(#4)의 입력단자(5), 파이프(18B2)의 16x16 크로스바 스위치, (#11)의 입력단자(5), 16x16 크로스바 스위치(#6)의 입력단자(5)에 연결된다. 따라서 제5도에 도시된 본 발명의 실시예에 따른 모든 독립적인 접속의 예가 다음페이지부터 기술된다.

따라서 복수의 입력과 복수의 출력을 가진 1Tbps또는 그이상의 용량을 가진 물리적으로 구현가능한 ATM 패킷 스위치에 대한 개시가 적절히 이루어진 것이다. 이 ATM스위치 구조는 초대형의 용량을 가지면서 매우 낮은 ATM셀손실을 달성하기 위해 다중 파이프를 포함하며, 독립, 우선권, 롤링 및 분산제어 등의 기술을 채택하였다. 이 ATM스위치 구조는 유연성을 갖고 있으므로 가변장 패킷이나 STM데이터를 지원하도록 분산제어시스템을 변형시켜 앞으로 다가올 변화를 수용할 수 있다.

제1도는 일반화된 성장가능한 패킷 스위치.

제2도는 제1도의 시스템을 약간 다르게 도시한 도면.

제3도는 스위치 구조가 본 발명에 따라 L 개의 다중 파이프로 분할되는 성장 가능한 패킷 스위치의 블록도.

제4도는 제3도와 유사한 본 발명의 특정한 일 실시예로 4개의 파이프(L=4)를 가지는 경우에 대해 파이프의 구성을 도시한 도시도.

제5도는 제4도의 실시예에 대해 제어기의 상세부를 보여주는 단순화된 블록도.

제6도는 제5도의 제어기로의 요구의 타이밍을 나타낸 도면.

제7도는 출력모듈의 일 실시예의 단순화된 블록도.

제8도는 롤링의 예와 그 동작을 도시하기 위한 놀이 공원과 그 부속 주차장의 평면도.

제9도는 우선권의 부여가 있는 경우와 없는 경우의 다양한 ATM 셀 손실 가능성의 계산값을 도시한 도면.

제10도는 대표적인 스위치 제어기와 그 링크 제어기의 단순화된 블록도.

제11도는 링크 제어기의 상세 논리도.

제12도는 제11도의 링크 제어기의 상태표.

제13A도 내지 제13D도는 일련의 요구입력에 따른 스위치 제어기의 동작을 도시한 도면.

제14도는 본원 발명에 따른 4개의 파이프 제어기를 가지는 스위치를 통한 경로탐색 요구의 롤링을 도시한 도면.

제15도는 본원 발명에 따른 ATM 스위치 시스템에 있어서 오동작 링크의 비율에 대한 셀 손실 확률을 도시한 도면.

제16도는 본원 발명에 따른 제어기의 단순화된 블록도.

제17도는 STM 통신과 ATM 통신을 동시에 지원하는 본원 발명의 일 실시예의 블록도.

제18도는 갈로이스 필드 이론에 따라 각각의 입력 인터페이스와 각각의 4개의 파이프(L=4) 사이에 독립적인 접속을 가지는 제4도와 유사한 본원 발명의 특정한 일 실시예의 블록도.

* 도면의 주요부분에 대한 부호의 설명

10A : ATM 스위치 14A : 스위치 구조

170∼17N-1 : 입력단자 190∼19FN-1 : 출력단자

20 : 제어기 22 : 직렬 링크

Claims

복수의 입력회선들로부터 복수의 출력회선들로 통신 패킷을 스위치하는 패킷 스위치에 있어서,

복수의 입력 인터페이스들로서, 상기 입력 인터페이스 각각은, 상기 복수의 입력회선들 중 대응하는 하나의 입력회선에 접속된 하나의 입력단자 및 하나의 출력단자를 가진 복수의 입력 인터페이스들;

복수의 1개의 네트워크 입력단자들을 복수의 P개의 네트워크 출력단자들로 스위치하는(switching) 네트워크로서, 상기 복수의 입력 인터페이스 출력 단자들 각각은 상기 1개의 네트워크 입력 단자들의 F개의 그룹 중 대응하는 하나의 그룹으로 팬 아웃되고, 상기 네트워크는 복수의 C개의 파이프들을 가지며, 상기 C는 P/I와 동일한 값의 정수인, 상기 네트워크;

복수의 출력모듈들로서, 상기 출력모듈들은 복수의 입력들을 함께 가지며, 상기 출력모듈 입력들 각각은 상기 복수의 P개의 네트워크 출력 단자들의 대응하는 네트워크 출력 단자에 접속되며, 상기 출력모듈들은 복수의 출력들을 함께 가지며, 상기 출력모듈 출력들 각각은 상기 복수의 출력회선들의 각각의 출력회선에 접속되며, 상기 출력모듈들 각각은 더 적은 개수의 출력들을 형성하도록 팬 인(fan in)되는 입력들을 가지고, 출력모듈 출력들에 대한 출력모듈 입력들의 비율은 1보다 큰정수이며, 상기 C개의 파이프들 각각은, 상기 복수의 입력 회선들 각각으로부터의 대응하는 통신 패킷을 스위칭하기 위한 하나의 경로를 제공하고, 상기 하나의 경로는 상기 복수의 출력 회선들의 대응하는 출력 회선에 접속가능한, 상기 복수의 출력모듈들; 및

각각의 통신 패킷에 대하여 상기 패킷 스위치를 통해 낮은 블록킹 확률(low probability of blocking)로 대응하는 경로를 탐색하는 수단을 포함하는 패킷 스위치.
제1항에 있어서,

상기 경로 탐색 수단은 아웃밴드제어기(an out of band controller)를 포함하는, 패킷 스위치.
제2항에 있어서,

상기 입력 인터페이스들 각각은 통신 패킷을 저장하기 위한 저장장치를 포함하며;

상기 아웃밴드제어기는 제1 파이프를 통해 블로킹되지 않은 경로(unblocked path)를 발견하지 못한 통신 패킷을 위한 경로 요구를, 제2 파이프의 파이프 제어기의 입력으로 롤링시키며, 상기 통신 패킷은 상기 제어기가 블로킹되지 않은 경로를 탐색하는 동안 상기 입력 인터페이스에 저장되는, 패킷 스위치.
제2항에 있어서,

상기 입력 인터페이스들 각각은 통신 패킷을 저장하기 위한 저장장치를 포함하며;

상기 아웃밴드제어기는 제1 파이프 및 제2 파이프 모두를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제3 파이프의 파이프 제어기의 입력으로 롤링시키며, 상기 통신 패킷은 상기 제어기가 블로킹되지 않은 경로를 탐색하는 동안 상기 입력 인터페이스에 저장되는, 패킷 스위치.
제2항에 있어서,

상기 입력 인터페이스들 각각은 통신 패킷을 저장하기 위한 저장장치를 포함하며;

상기 아웃밴드제어기는 제1 파이프, 제2 파이프 및 제3 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제4 파이프의 파이프 제어기의 입력으로 롤링시키며, 상기 통신 패킷은 상기 제어기가 블로킹되지 않은 경로를 탐색하는 동안 상기 입력 인터페이스에 저장되는, 패킷 스위치
제2항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위(order of preference)를 할당하여 내부의 블로킹에 의한 ATM 셀 손실확률(probability of losing an ATM cell)을 감소시키는, 패킷 스위치.
제2항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하고, 제1 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제2 파이프의 파이프 제어기의 입력으로 롤링시키는, 패킷 스위치.
제2항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하고, 제1 파이프 및 제2 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로요구를 제3 파이프의 파이프 제어기의 입력으로 롤링시키는, 패킷 스위치.
제2항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하고, 제1 파이프, 제 2 파이프 및 제3 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제4 파이프의 파이프 제어기의 입력으로 롤링시키는, 패킷 스위치.
통신 패킷들을 스위치하기 위한 패킷 스위치에 있어서,

복수의 I개의 입력들을 복수의 P개의 출력들로 스위치하는 네트워크로서, 상기 네트워크는 복수의 C개의 파이프들을 갖고, 상기 C는 P/I와 동일한 값의 정수이며, 각각의 파이프는 그의 입력들을 그의 출력들로 스위치하는 각각의 패턴을 가지며, 파이프의 스위치 패턴 각각은 다른 파이프들의 스위치 패턴들과는 독립인, 상기 네트워크;

상기 복수의 P개의 출력들에 접속된 복수의 출력모듈들; 및

상기 패킷 스위치를 통해 통신 패킷에 대한 경로를 탐색하는 수단을 포함하는 패킷 스위치.
제10항에 있어서,

상기 경로탐색수단은 아웃밴드제어기를 포함하는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 제1 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷에 대한 경로 요구를 제2 파이프의 입력으로 롤링시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 제1 파이프 및 제2 파이프 모두를 통해 블로킹되지않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제3 파이프의 입력으로 롤링시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 제1 파이프, 제2 파이프 및 제3 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제4 파이프의 입력으로 롤링시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하여 내부의 블로킹에 의한 ATM 셀 손실확률을 감소시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하고, 제1 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 통신 요구를 제2파이프의 입력으로 롤링시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하고, 제1 파이프 및 제2 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로요구를 제3 파이프의 입력으로 롤링시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 ATM 셀들에 우선권 순위를 할당하고, 제1 파이프, 제 2 파이프 및 제3 파이프를 통해 블로킹되지 않은 경로를 발견하지 못한 통신 패킷을 위한 경로 요구를 제4 파이프의 입력으로 롤링시키는, 패킷 스위치.
제11항에 있어서,

상기 아웃밴드제어기는 상기 패킷 스위치를 통해 상기 통신 패킷들을 위한 경로들을 제어하고 발견하며 설정하는, 패킷 스위치.
ATM(Asynchronous Transfer Mode) 패킷들을 스위치하기 위한 ATM 스위치에 있어서,

복수의 ATM 인터페이스 카드들로서, ATM 인터페이스 카드 각각은 ATM 통신회선에 접속된 대응하는 입력, 및 출력을 갖는, 복수의 ATM 인터페이스 카드들;

복수의 I개의 입력들을 복수의 P개의 출력들로 스위치시키는 네트워크로서, 상기 네트워크는 복수의 F개의 파이프들을 갖고, 상기 F는 P/I와 동일한 값의 정수이며, 상기 입력 인터페이스들의 상기 출력들 각각은 F의 인자만큼 뺀 아웃되고 상기 F개의 파이프들 각각의 대응하는 입력에 접속되며, 각각의 파이프는 그의 입력들을 그의 출력들로 스위치시키는 각각의 패턴을 가지며, 파이프 스위치 패턴 각각은 다른 파이프들의 스위치 패턴들과 독립인, 상기 네트워크;

상기 복수의 P개의 출력들에 접속되는 복수의 출력모듈들로서, 상기 출력모듈 각각은 복수의 출력을 갖는, 복수의 출력모들들; 및

ATM 패킷을 위한 상기 ATM 스위치를 통해, 상기 복수의 입력 인터페이스들 중 하나의 인터페이스의 입력으로부터 상기 복수의 출력모듈들 중 하나의 출력모듈의 원하는 출력으로 경로를 탐색하는 수단을 포함하는 ATM 스위치.
제20항에 있어서,

상기 복수의 입력 인터페이스들 중 하나의 입력 인터페이스는 2개의 ATM 패킷 기간들 동안 ATM 패킷을 저장하는 저장장치를 포함하고 있어서, 상기 경로탐색 수단은 이전의 ATM 패킷 기간동안 블로킹되었던 ATM 패킷을 위한 경로를, ATM 패킷을 위한 상기 ATM 스위치를 통해 상기 복수의 입력 인터페이스들 중 하나의 입력 인터페이스의 입력으로부터, 다음의 ATM 패킷 기간동안 상기 복수의 출력모듈들 중 하나의 출력모듈의 원하는 출력으로 탐색할 수 있는, ATM 스위치.
제21항에 있어서,

상기 이전의 ATM 패킷 기간 동안에 블로킹되었던 상기 ATM 패킷은, 상기 ATM 스위치를 통해, 타임 스탬프(time stamp)의 사용 없이도 적절한 시퀀스에서 출력모듈의 각각의 원하는 출력에 전달하는, ATM 스위치.
통신 패킷을 저장하기 위한 저장장치를 각각 가진 복수의 입력 인터페이스들 및 복수의 파이프들을 가진 패킷 스위치를 통한 통신 패킷 통신 방법에 있어서,

a. 입력 인터페이스에 통신 패킷을 저장하는 단계;

b. 제1 기간 동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제1 파이프로부터 목적 출력회선(destination output line)에 접속되는 출력모듈까지 탐색하는 탐색 단계;

c. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 k로 건너뛰고, 그렇지 않으면 단계 d로 계속 진행하는 단계;

d. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 제2 기간동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제2 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

e. 상기 제2 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 k로 건너뛰고, 그렇지 않으면 단계 f 로 계속 진행하는 단계;

f. 제2 기간 동안 제2 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 제3 기간동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제3 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

g. 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 k로 건너뛰고, 그렇지 않으면 단계 h 로 계속 진행하는 단계;

h. 상기 제3 기간 동안 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 제4 기간 동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제4 파이프를 통해, 상기 목적 출력회선에 접속되는 출력모들에 대해 탐색하는 탐색단계;

i. 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 k로 건너뛰고, 그렇지 않으면 단계 j 로 계속 진행하는 단계;

j. 상기 제4 기간 동안 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 입력 인터페이스로부터 상기 통신 패킷을 삭제하여(clearing) 상기 통신 패킷이 손실되는 단계;

k. 상기 통신 패킷을 상기 입력 인터페이스로부터 상기 원하는 출력회선에 접속되는 출력모듈로 전달하는 단계; 및

l. 상기 통신 패킷을 상기 출력모들로부터 상기 원하는 출력회선까지 라우팅하는(routing) 단계를 포함하는 패킷통신방법.
ATM 패킷을 저장하기 위한 저장장치를 가진 복수의 입력 인터페이스들과 복수의 파이프들을 가진 패킷 스위치를 통한 ATM 패킷 통신 방법에 있어서,

a. ATM 패킷을 입력회선으로부터 상기 복수의 입력 인터페이스들 중 하나의 입력 인터페이스에 전달하는 단계;

b. 상기 ATM 패킷의 헤더로부터 목적 출력회선을 결정하고, 상기 목적 출력회선 결정을 아웃밴드제어기로 전송하는 단계;

c. 상기 ATM 패킷을 상기 입력 인터페이스에 저장하는 단계;

d. 제1 ATM 패킷 기간의 전반(first half) 동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제1 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

e. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 f 로 계속 진행하는 단계;

f. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기제1 ATM 패킷 기간의 후반(second half) 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제2 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

g. 상기 제2의 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 h로 계속 진행하는 단계;

h. 상기 제1 ATM 패킷 기간의 후반 동안 상기 제2 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 제2 ATM 패킷 기간의 전반 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제3 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

i. 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 j 로 계속 진행하는 단계;

j. 상기 제2 ATM 패킷 기간의 전반 동안 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 제2 ATM 패킷 기간의 후반 동안 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제4 파이프로부터 상기 목적 출력회선에 접속되는 출력모들까지 탐색하는 탐색 단계;

k. 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 1 로 계속 진행하는 단계;

l. 제4 기간 동안 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 ATH 패킷을 상기 입력 인터페이스로부터 삭제하여 상기 ATM 패킷이 손실되는 단계;

m. 상기 ATM 패킷을 상기 입력 인터페이스로부터 상기 목적 출력회선에 접속되는 출력모듈로 전달하는 단계; 및

n. 상기 ATM 패킷을 상기 출력모듈로부터 상기 목적 출력회선까지 라우팅하는(routing) 단계를 포함하는 ATM 패킷 통신 방법.
ATM 패킷을 저장하기 위한 저장장치를 각각 가진 복수의 입력 인터페이스들, 및 복수의 파이프들을 가진 패킷 스위치를 통한 ATM 패킷 통신 방법에 있어서,

a. ATM 패킷을 입력회선으로부터 상기 복수의 입력 인터페이스들 중 하나의 입력 인터페이스에 전달하는 단계;

b. 상기 ATM 패킷의 헤더로부터 목적 출력회선을 결정하고, 상기 목적 출력회선 결정을 아웃밴드제어기로 전송하는 단계;

c. 상기 ATM 패킷을 상기 입력 인터페이스에 저장하는 단계;

d. 제1 ATM 패킷 기간의 전반 동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제1 파이프로부터 상기 목적 출력회선이 접속되는 출력모듈까지 탐색하는 탐색 단계;

e. 상기 제1의 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 f 로 계속 진행하는 단계;

f. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 제1 ATM 패킷 기간의 후반 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제 2 파이프로부터 상기 목적하는 출력회선에 접속되는 출력모듈까지 탐색하는 탐색단계;

g. 상기 제2 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 h로 계속 진행하는 단계;

h. 상기 제1 ATM패킷 기간의 후반 동안 상기 제2 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 제2 ATM 패킷 기간의 전반 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제3 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

i. 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 j 로 계속 진행하는 단계;

j. 상기 제2 ATM 패킷 기간의 전반 동안 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 제2 ATM 패킷 기간의 후반 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제4 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

k. 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 m으로 건너뛰고, 그렇지 않으면 단계 1 로 계속 진행하는 단계;

l. 제4기간 동안 상기 제4파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 ATM 패킷을 상기 입력 인터페이스로부터 삭제하여 상기 ATM 패킷이 손실되는 단계;

m. 상기 ATM 패킷을 상기 입력 인터페이스의 상기 저장장치로부터 상기 목적 출력회선에 접속되는 출력모듈로 전달하는 단계;

n. 상기 제1 및 제2 ATM 패킷 기간 동안 상기 복수의 입력 인터페이스들 중임의의 입력 인터페이스에 의해 수신되는 임의의 다른 ATM 패킷과 관련해서, 상기 ATM 패킷이 적절한 시간 시퀀스에 있도록, 상기 ATM 패킷을 상기 출력모들을 통해 그의 목적 출력회선으로 라우팅하는 단계를 포함하는 ATM 패킷 통신 방법.
복수의 입력회선들의 대응하는 입력회선에 접속되는 입력과 복수의 ATM 패킷들의 대응하는 ATM 패킷을 저장하기 위한 저장장치를 각각 갖는 복수의 입력 인터페이스들, 및 복수의 파이프들을 갖는 패킷 스위치를 통해, 상기 복수의 입력 회선들로부터의 상기 복수의 ATM 패킷들을 통신하는 방법에 있어서,

a. 각각의 ATM 패킷을 입력회선으로부터 상기 복수의 입력 인터페이스들의 대응하는 입력 인터페이스에 전달하는 단계;

b. 각각의 ATM 패킷의 헤더 데이터로부터 각각의 목적 출력회선을 결정하는 단계;

c. 각각의 ATM 패킷에 제1 위상 우선권 레벨을 할당하는 단계로서, 상기 제1 위상 우선권 레벨은 다른 제1 위상 우선권 레벨과는 상이한, 상기 할당 단계;

d. 상기 제 1 위상 우선권 레벨과 상기 목적 출력회선 결정을 상기 아웃밴드 제어기로 전달하는 단계;

e. 각각의 ATM 패킷이 상기 복수의 파이프들 중 하나의 파이프로 전달될 때까지 또는 삭제될 때까지, 각각의 ATM 패킷을 그의 입력 인터페이스에 저장하는 단계;

f. 상기 제1 ATM 패킷 기간의 전반 동안, 상기 통신 패킷에 대한 블로킹되지 않은 경로를 제1 파이프로부터 상기 목적 출력회선이 접속되는 출력모듈까지 탐색하는 탐색 단계;

g. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 o로 건너뛰고, 그렇지 않으면 단계 h로 계속 진행하는 단계;

h. 상기 제1 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 제1 ATM 패킷 기간의 후반 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제2 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

i. 상기 제2 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 o로 건너뛰고, 그렇지 않으면 단계 j 로 계속 진행하는 단계;

j. 상기 제1 ATM 패킷 기간의 후반 동안 상기 제2 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 제2 ATM 패킷 기간의 전반 동안, 상기 ATM 패킷에 대한 블로킹되지 않은 경로를 제3 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

k. 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 o로 건너뛰고, 그렇지 않으면 단계 l 로 계속 진행하는 단계;

l. 상기 제2 ATM 패킷 기간의 후반 동안 상기 제3 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 제2 ATM 패킷 기간의 후반 동안, 상기 ATM 패킷을 위한 블로킹되지 않은 경로를 제4 파이프로부터 상기 목적 출력회선에 접속되는 출력모듈까지 탐색하는 탐색 단계;

m. 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되면, 단계 o로 건너뛰고, 그렇지 않으면 단계 n으로 계속 진행하는 단계;

n. 제4기간 동안 상기 제4 파이프를 통해 블로킹되지 않은 경로가 발견되지 않으면, 상기 ATM 패킷을 상기 입력 인터페이스로부터 삭제하여 상기 ATM 패킷이 손실되는 단계;

o. 상기 ATM 패킷을 상기 입력 인터페이스의 저장장치로부터 상기 목적 출력 회선에 접속되는 출력모듈로 전달하는 단계; 및

p. 상기 ATM 패킷을 상기 출력모듈로부터 상기 목적 출력회선까지 라우팅하는 단계를 포함하는 ATM 패킷 통신 방법.
각각의 통신 패킷에 대한 경로를 정하는 패킷 스위치용 제어기에 있어서,

단일 단 스위치 구조(single stage switch fabric)와 복수의 출력모듈들간의 각각의 접속에 대한 처리-또는-대기 상태(busy-or-idle status)를 저장하며, 복수의 처리-또는-대기 상태 표들로 분할되는 메모리 수단; 및

각각의 통신 패킷에 대한 경로를 상기 복수의 출력모듈 중 원하는 출력모듈에 정하기 위해, 상기 복수의 처리-또는-대기 상태 표들 각각을 동시에 액세스하는 액세스 수단을 포함하는 패킷 스위치용 제어기.
복수의 파이프들을 갖는 스위치 구조를 갖는 패킷 스위치용 제어기로서, 각각의 파이프는 각각의 통신 패킷에 대한 경로를 정하기 위해 복수의 크로스바 스위치들(crossbsar switches)을 가지는, 상기 스위치용 제어기에 있어서,

복수의 파이프 탐색 제어기들(pipe hunting controllers)로서, 상기 파이프 탐색 제어기들 각각은 상기 복수의 파이프의 대응하는 파이프를 제어하고, 복수의 크로스바 스위치 제어기들을 가지며, 파이프의 각각의 크로스바 스위치는 대응하는 크로스바 스위치 제어기를 갖는, 상기 복수의 파이프 탐색 제어기들;

처리-또는-대기 상태 표들을 저장하기 위한 복수의 저장수단으로서, 상기 복수의 저장수단 각각은 상기 복수의 크로스바 스위치 제어기들의 대응하는 크로스바 스위치 제어기와 관련되며, 그 때문에 대응하는 처리-또는-대기 상태 표를 저장하는, 상기 복수의 저장수단; 및

상기 처리-또는-대기 상태 표들 각각을 동시에 액세스하는 액세스 수단을 포함하는 패킷 스위치용 제어기.
제28항에 있어서,

상기 처리-또는-대기 상태 표들 각각은 복수의 처리-또는-대기 상태 비트들을 가지며, 각각의 처리-또는-대기 상태 비트는 각각의 크로스바 스위치의 각각의 출력의 처리-또는-대기 상태에 대응하는, 패킷 스위치용 제어기.
제29항에 있어서,

상기 크로스바 스위치 제어기들 각각은 그의 처리-또는-대기 상태 비트들을동시에 처리하는, 패킷 스위치용 제어기.
제29항에 있어서,

각각의 처리-또는-대기 상태 비트는 크로스바 스위치의 각각의 출력에 대응하는 각각의 출력 제어기에 저장되는, 패킷 스위치용 제어기.
제31항에 있어서,

각각의 출력 제어기는 각각의 패킷 처리 시간 동안 각각의 출력을 제어하기 위해 하나의 처리-또는-대기 비트를 처리하는, 패킷 스위치용 제어기.
복수의 파이프를 갖는 스위치 구조를 갖는 패킷 스위치용 제어기로서, 각각의 파이프가 각각의 통신 패킷에 대한 경로를 정하기 위해 복수의 크로스바 스위치들을 갖는, 상기 패킷 스위치용 제어기에 있어서,

복수의 파이프 탐색 제어기들로서, 상기 파이프 탐색 제어기들 각각은 상기 복수의 파이프들의 대응하는 파이프를 제어하고, 복수의 크로스바 스위치 제어기들을 가지며, 파이프 각각의 크로스바 스위치는 그것의 대응하는 크로스바 스위치 제어기에 의해 제어되는, 상기 복수의 파이프 탐색 제어기들;

처리-또는-대기 상태 표들을 저장하기 위한 복수의 저장수단으로서, 상기 복수의 저장수단 각각은 상기 복수의 크로스바 스위치 제어기들의 대응하는 크로스바스위치 제어기와 관련되며, 그 때문에 대응하는 처리-또는-대기 상태 표를 저장하는, 상기 복수의 저장수단; 및

상기 처리-또는-대기 상태 표들 각각을 동시에 액세스하는 액세스 수단을 포함하며,

상기 저장수단 각각은,

처리-또는-대기-비트를 저장하는 저장수단;

상기 처리-또는-대기 비트를 상기 저장수단으로부터 판독하기 위한 판독수단; 및

상기 처리-또는-대기 비트와 요구 비트를 논리적으로 연산하여, 상기 저장수단에 저장되는 결과적인 처리-또는-대기 비트, 요구-아웃 비트(request-out bit) 및 접속 비트(connect bit)를 생성하는, 논리 연산 수단을 포함하며,

상기 접속 비트가 설정되면, 상기 접속 비트에 의해 그것의 대응하는 크로스바 스위치를 통해 경로가 접속되는, 패킷 스위치용 제어기.
제33항에 있어서,

상기 요구-아웃 비트를 다른 파이프 내의 상기 복수의 저장 수단 중 다른 저장 수단에 전송하여 상기 요구-아웃 비트가 상기 다른 저장수단의 각각의 논리 연산 수단에 입력되는 경로를 탐색하고, 다른 처리-또는-대기 비트로 논리적으로 연산하여 결과적인 처리-또는-대기 비트, 다른 요구-아웃 비트 및 다른 접속 비트를 생성하는 수단을 더 포함하는, 패킷 스위치용 제어기.
제33항에 있어서,

16 요구 비트들이 16 저장 수단에 요구 벡터(request vector)로서 병렬로 전송되는, 패킷 스위치용 제어기.
복수의 NxN 크로스바 스위치들을 각각 갖는 복수의 파이프들을 갖는 스위치 구조, 및 복수의 출력모들들을 갖는 패킷 스위치를 각각의 패킷 주기 기간동안 제어하는 패킷 스위치 제어방법에 있어서,

각각의 패킷 주기 기간의 시작에서 모든 처리-또는-대기 비트들을 대기(idle) 상태로 설정하는 단계;

크로스바 스위치 제어기의 처리-또는-대기 메모리로부터 처리-또는-대기 비트들을 처리-또는-대기 벡터(busy-or-idle vector)로서 병렬로 판독하는 단계;

상기 처리-또는-대기 벡터와 제1 입력요구벡터를 논리 결합하는 병렬 파이프탐색 동작들을 실행하여 제1 갱신 처리-또는-대기 벡터, 접속 벡터 및 출력 요구벡터를 생성하는 단계;

상기 갱신된 처리-또는-대기 벡터를 처리-또는-대기 메모리에 병렬로 저장하는 단계; 및

상기 접속벡터를 상기 복수의 크로스바 스위치들 중 제1 크로스바 스위치로 전송하여 상기 스위치 구조의 입력으로부터 상기 스위치 구조의 출력으로 패킷에 대한 경로를 설정하는 단계를 포함하는 패킷 스위치 제어방법.
제36항에 있어서,

상기 NxN 크로스바 스위치들 각각의 크기는 16x16 인, 패킷 스위치 제어방법
제36항 또는 제37항에 있어서,

임의의 이행되지 않은 요구들을 포함하는 상기 출력요구벡터를 상기 입력 요구 벡터로부터 다른 파이프 내의 제2 크로스바 스위치 제어기로 전송하는 단계;

상기 출력요구벡터를, 상기 제2 크로스바 스위치 제어기에 접속되어 제어되는 상기 복수의 크로스바 스위치들 중 제2 크로스바 스위치를 위한 제2 입력요구벡터로서 사용하는 단계;

상기 제2 크로스바 스위치 제어기의 처리-또는-대기 메모리로부터 N개의 처리-또는-대기 비트들을 병렬로 판독하는 단계;

상기 처리-또는-대기 벡터와 상기 입력요구벡터를 논리적으로 결합하는 병렬 파이프 탐색 동작들을 실행하여, 제2 갱신된 처리-또는-대기 벡터와 제2 요구벡터 및 제2 출력요구벡터를 생성하는 단계;

상기 제2 갱신된 처리-또는-대기 벡터를 상기 제 크로스바 스위치 제어기의 처리-또는-대기 메모리에 병렬로 저장하는 단계; 및

상기 제2 접속벡터를 상기 제2 크로스바 스위치에 전송하여, 상기 스위치 구조의 입력으로부터 상기 스위치 구조의 출력으로 상기 패킷에 대한 경로를 설정하는 단계를 더 포함하는 패킷 스위치 제어방법.
제36항 또는 제37항에 있어서,

상기 병렬 파이프 탐색 동작들을 실행하는 단계는, 각각의 스위치 제어기 내에 N개의 링크 제어기들을 제공함으로써 N개의 처리-또는-대기 비트들을 동시에 처리하는 단계를 더 포함하며, 각각의 링크 제어기는 상기 스위치 구조와 상기 복수의 출력모들들의 출력 모듈간의 각각의 중간 링크를 위한 처리/대기 비트들을 처리하는, 패킷 스위치 제어방법.
제10항 또는 제11항에 있어서,

상기 접속들에 대한 패턴들의 독립성은 갈로이스 필드 이론(Galois field theory)에 따라 결정되는, 패킷 스위치.
N개의 입력회선들과 P개의 출력회선들을 갖는 통신 스위치에서 사용하기 위한, N 입력들, P 출력들 및 F가 P/N과 동일한 F의 팬 아웃을 가지는 스위치 네트워크에 있어서,

단일 단으로 배열된 I/X개의 입력들과 P/FX개의 출력들을 각각 가지며, X/F는 1보다 큰 정수인, 복수의 X개의 크로스바 스위치들을 포함하며,

상기 N개의 입력회선들 각각은 상기 I 입력의 대응하는 F 입력에 팬 아웃되고;

상기 P 출력들 각각은 복수의 출력모듈 중 하나의 출력모듈의 대응하는 입력에 접속되며;

상기 출력모듈들 각각은 F 입력들을 대응하는 출력회선에 집중시키는 버퍼링된 집중기(buffered concentrator)이며;

상기 복수의 크로스바 스위치들의 각각의 크로스바 스위치의 입력 수 I/X는 입력회선수 N과 팬-인(fan-in) F값의 곱보다 작은, 스위치 네트워크.
제41항에 있어서,

입력수 I 는 입력회선수 N의 정수배인, 스위치 네트워크.
제41항에 있어서,

상기 복수의 크로스바 스위치들의 각각의 크로스바 스위치는 16x16 크로스바 스위치인, 스위치 네트워크.
제41항에 있어서,

상기 복수의 크로스바 스위치들은, 입력으로부터 상기 복수의 출력모듈들 중 하나의 출력 모듈을 통해 상기 N개의 출력회선들로 접속가능한 접속부(connection)를 각각 가지는 F개의 파이프들로 분할되는, 스위치 네트워크.
제44항에 있어서,

상기 크로스바 스위치들 각각은 전자 장치인, 스위치 네트워크.
제44항에 있어서,

상기 스위치들 각각은 광학 장치(photonic device)를 사용하는, 스위치 네트워크.
제46항에 있어서,

각각의 광학 장치는 자기-전자-광학 효과 장치(SEED)(self-electro-optic effect device)를 포함하는, 스위치 네트워크.
제41항에 있어서,

상기 크로스바 스위치들은 복수의 파이프들로 분할되는(partitioned), 스위치 네트워크.
제41항에 있어서,

상기 크로스바 스위치들은 상기 스위치 네트워크 내부 내의 블로킹 비율(internal blocking rate)을 줄이기 위해 복수의 독립 파이프들로 분할되는, 스위치 네트워크.
제49항에 있어서,

상기 복수의 독립 파이프들에 대한 독립성은 갈로이스 필드 이론에 의해 결정되는, 스위치 네트워크.
다중 구역들(multiple partitions)로 분할된 단일 단 스위치 구조에 있어서,

상기 스위치 구조는 각각의 분할에 대한 입력들을 가지며, 각각의 분할은,

각각의 입력단자(I)를 S로 지정되는 8비트의 이진수(i7, i6, i5, i4, i3, i2, i1, i0)로 나타내는 단계;

구역θ 내에서 입력 단자(I)가 접속된 각각의 16x16 크로스바 스위치 S_θ(I)를 6비트 이진수(s5, s4, s3, s2, s1, s0) θ로 나타내는 단계; 및

ATM 셀 블로킹 확률을 효과적으로 감소시키기 위해, 갈로이스 필드 이론에 따라, 각각의 입력단자(I)를 상기 각각의 구역들 내의 각각의 크로스바 스위치S_θ(I)의 입력에 접속시키는 단계를 포함하는 방법에 따라 생성되는, 단일 단 스위치 구조.
제51항에 있어서,

갈로이스 필드 이론에 따라 접속들을 결정하기 위한 매핑 함수들(mappingfunctions)은:
복수의 회선 인터페이스들에 접속된 복수의 입력회선들과, 복수의 출력 모듈들의 출력들에 접속된 복수의 출력회선들을 가진, 통신에서 사용하기 위한 스위치 구조에 있어서,

복수의 입력들을 각각 갖는 복수의 파이프들로서, 상기 복수의 파이프 입력들 각각은 상기 복수의 회선 인터페이스들의 대응하는 출력에 접속되어 상기 회선인터페이스들 각각이 상기 복수의 파이프들의 수와 동일한 팬-아웃을 갖는, 상기 복수의 파이프들을 포함하며,

상기 파이프들 각각은 단일 단 네트워크이고 임의의 회선 인터페이스 출력으로부터 상기 복수의 출력모듈들의 출력 모듈을 통해 출력회선으로의 단일 경로를 제공하며;

상기 출력모듈들 각각은 상기 회선 인터페이스 출력들의 팬 아웃의 양과 동일한 수의 집중율(concentration ratio)을 가지며;

입력회선과 그것의 목적 출력회선간의 각각의 경로는, 다른 파이프들을 통하는 그 입력회선과 상기 목적 출력회선간의 다른 경로와 충분한 독립을 유지하여 내부 블로킹의 확률이 낮으며,

임의의 입력회선을 임의의 출력회선으로 접속시킬 수 있는 경로들의 수를 파이프들의 수와 실질적으로 동일하게 되도록 감소시켜, 내부 블로킹 확률의 등가적인 증가 없이 접속들에 필요한 능동 소자들의 수를 감소시키는, 스위치 구조.
제1항 또는 제10항에 있어서,

상기 C개의 파이프들 중 고장이 난 임의의 파이프를 온-라인으로 교체하기(on-line replacement) 위한 여분의 파이프를 더 포함하는, 패킷 스위치.
데이터의 패킷들을 복수의 입력회선들로부터 복수의 출력회선들로 스위치하는 성장가능한 패킷 스위치에 있어서,

상기 복수의 입력회선들의 대응하는 입력회선에 접속된 입력단자, 및 출력단자를 각각 갖는 복수의 입력 인터페이스들;

복수의 I개 입력단자들을 복수의 L개 출력단자들로 스위치시키는 단일 단 분배 네트워크로서, 상기 입력 인터페이스들 각각은 상기 네트워크로 데이터의 패킷이 라우팅될 때까지 상기 데이터의 패킷을 유지하기 위한 저장수단을 가지며, 상기복수의 입력 인터페이스 출력단자들 각각은 상기 단일 단 분배 네트워크의 I개 입력단자들의 F 그룹들 중 대응하는 그룹에 대해 팬 아웃되며, 상기 단일 단 분배 네트워크는 복수의 P개의 구역들을 가지며, 상기 P는 정수인, 상기 단일 단 분배 네트워크;

복수의 출력 모듈들로서, 상기 출력 모듈들은 상기 복수의 L 출력 단자들의 대응하는 출력 단자에 각각 접속된 복수의 출력 모듈 입력들과, 상기 복수의 출력 회선들의 대응하는 출력회선에 각각 접속된 복수의 출력 모듈 출력들을 함께 가지며, 상기 출력모듈들 각각은 더 적은 개수의 출력들을 형성하도록 팬 인(fan in)되는 입력들을 가지고, 출력모듈 출력들에 대한 출력모듈 입력들의 비율은 1보다 큰정수인, 상기 복수의 출력 모듈들; 및

P 개의 구역들과 그 숫자가 동일한 복수의 처리/대기 메모리 유닛들을 갖는 아웃밴드제어기로서, 상기 처리/대기 메모리 유닛들 각각은 자신의 대응하는 구역을 통한 데이터 패킷들의 라우팅을 제어하는, 상기 아웃밴드 제어기를 포함하고, 상기 P개의 구역들 각각은 상기 복수의 입력회선들 각각으로부터의 적어도 하나의 경로로서 상기 복수의 출력회선들의 대응하는 출력회선에 접속가능한 상기 경로를 -가지는, 성장가능한 패킷 스위치.
제55항에 있어서,

i 번째 시간간격동안 이루어지는 각각의 패킷 라우팅 요구는 i번째 시간간격 또는 그 다음 연속하는 시간 간격 동안에 완료되는, 성장가능한 패킷 스위치.
제56항에 있어서,

상기 출력모듈들 각각은 그것의 선입선출(FIFO)로부터 데이터를 획득하여, i 번째 시간 간격동안 전달되어 상기 i 번째 시간 간격 후의 그 다음 시간 간격 동안에 라우팅된 셀은, 상기 i 번째 시간 간격 후의 임의의 시간 간격 동안 상기 입력 회선을 통해 전달되는 임의의 다른 셀 이전에, 원하는 출력회선으로 출력되는, 성장가능한 패킷 스위치.
제56항에 있어서,

상기 단일 단 분배 네트워크는 단일의 전자 크로스바 스위치인, 성장가능한 패킷 스위치.
제56항에 있어서,

상기 단일 단 분배 네트워크는 복수의 구역들을 갖는 단일 전자 크로스바 스위치의 동형체(isomorph)이고, 각각의 구역은 단일 전자 크로스바 스위치인, 성장가능한 패킷 스위치.
제56항에 있어서,

상기 단일 단 분배 네트워크는 복수의 구역들을 가지며, 각각의 구역은 복수의 전자 크로스바 스위치들과, 각각의 입력회선과 각각의 출력회선 사이에 접속가능한 적어도 하나의 경로를 포함하는, 성장가능한 패킷 스위치.
제56항에 있어서,

i번째 시간간격동안에 도달한 임의의 라우팅요구는, i번째 시간간격이나 바로 그 다음의 시간간격 동안에 사용가능한 경로를 상기 i 번째 시간 간격동안에 정하려고 하는, 성장가능한 패킷 스위치.
제56항에 있어서,

i번째 시간간격동안에 도달하고 처리-또는-대기 메모리(P-1)로부터 처리/대기 메모리(0)로 통과하는 임의의 라우팅 요구는, i 번째 후의 다음의 시간간격 동안에 나머지 구역들을 통해 사용가능한 경로들을 정하려고 하는, 성장가능한 패킷 스위치.