KR970000792B1

KR970000792B1 - 패킷 스위치 및 그 구조

Info

Publication number: KR970000792B1
Application number: KR1019930701827A
Authority: KR
Inventors: 제이알 로날드 비안지니; 형 에스. 김
Original assignee: 카네기 멜론 유니버시티; 수잔 비. 뎅클
Priority date: 1991-10-16
Filing date: 1992-10-14
Publication date: 1997-01-20
Also published as: RU2115254C1; SK62193A3; WO1993008658A1; PL299673A1; US5287346A; US5440546A; JP2927550B2; MX9205906A; JPH06503937A; CA2098496C; EP0562090A4; KR930703760A; EP0562090A1; CA2098496A1; AU649892B2; TW273655B; AU2807992A

Abstract

내용 없음.

Description

패킷 스위치 및 그 구조

제1도는 공유 메모리 스위치 구조의 개략도.

제2도는 패킷큐 동작의 개략도.

제3도는 패킷큐 동작의 개략도.

제4도는 페치 앤드 애드(fetch-and-add) 동작을 결합한 일예의 개략도.

제5도는 패킷큐 구조의 개략도.

제6도는 패킷큐 페이즈 I 동작의 개략도.

제7도는 패킷큐 페이즈 Ⅱ 동작의 개략도.

제8도는 공유메모리 스위치 구조 상세도.

제9도는 공유메모리 카피네트워크 구조 개략도.

제10도는 패킷큐 구조의 개략도.

제11도는 대표적인 네트워크 동작의 개략도.

제12도는 표준형 오메가(Omega) 네트워크의 루트 개략도.

제13도는 오메가 네트워크의 멀티캐스트(muticast) 루트 개략도.

제14도는 교체 스위치 실행의 개략도.

제15도는 전용메모리와 공유메모리 카피 네트워크의 20개 버퍼의 멀티캐스트 교통량의 처리량 대한 지연 그래프.

제16도는 전용메모리 58%의 입력로드의 공유메모리카피 네트워크에 대한 버퍼크기 대 패킷손실 확율의 그래프.

제17도는 전용메모리와 공유메모리 카피네트워크에 부여된 로드에 대한 패킷 손실확율 그래프.

* 도면의 주요부분에 대한 부호의 설명

12 : 큐 14 : 어드레스

20 : 디스트리뷰션 네트워크

본 발명은 스위칭 시스템에 관한 것으로, 특히 전체 공유메모리 큐(queue)를 가진 스위칭 시스템(switching system)에 관한 것이다. 에이티엠(ATM : Asynchronous Transfer Mode 비동기식 전송모드)은 국제 표준단체인 CCITT에 의해 비디오, 음성, 데이터 등과 같은 다양한 교통량을 수행하기 위한 BISDN(Broadband Integrated Services Digital Network : 광대역 종합서비스 디지탈 네트워크)의 전송기술이다.

ATM은 유연성 대역폭, 빠르고 다이나믹한 호출의 재개구현, 서비스의 독립성, 폭발적인 교통량의 유효한 다중화를 제공한다.

이상적인 ATM 스위치는 장기간의 지연이나 높은 하드웨어복잡성을 발생하지 않고 다양한 이종의 BISDN으로부터 야기되는 폭발적인 교통량을 수용할 수 있는 것이다.

전송된 패킷(packet)의 일시적인 기억을 위한 패킷 스위치에는 버퍼(buffer)가 필요하게 된다.

그리고, 버퍼링(buffering)은 외부의 내부자원 충돌을 막기위해 기본적으로 필요하게 된다.

두개의 패킷을 동일한 출력포트 상에서 전송시킬때 외부자원 충돌의 예가 나타나게 된다.

이경우에서 전형적으로 하나의 패킷이 전송되고 그리고 나머지 하나는 버퍼된다. 두개 패킷이 동일한 내부자원 예를들면 스위치의 내부배선이 필요한 경우에 내부 충돌이 발생한다.

현재의 스위치 설계에는 별개의 입력버퍼, 별개의 출력버퍼, 또는 내부 버퍼링 (M.G. Hluchy ; and M. j. Karol, Queuing in Highperformance packet switching, IEEE Journal on Selected Areas in Communications. SAC-6, pp. 1587∼1597 Dec. 1988) 중의 하나가 포함된다.

그리고, 별개의 입력버퍼 대신에 큐를 각 입력포트와 연관된다. 도착패킷은 큐의 하부에 삽입된다.

최상부의 패킷은 내부 또는 외부 충돌이 스위치내의 다른 패킷에 의해 발생되지 않는 경우에 제거된다.

출력버퍼링은 각 출력포트에 유사한 큐와 연관된다. 내부 버퍼링은 내부 스위치 구조나 스테이지(Stage)에 별개의 버퍼와 연관된다. 종전의 연구의 결과에 의하면 공통버퍼를 공유하는 것이 스위치의 패킷 손실확률을 극적으로 저하시키는 것으로 나타나 있다. (※ K. Lutz, Considerations on ATM switching techniques, International Journal of Digital and Analog Cabled Systems, vol. 1, pp. 237∼243, 1988 ; A. Eckberg and T. Hou, Effects of output buffer sharing on buffer requirements in an ATDM Packet switch. in Proc. of INFOCOM'88, (New Orleans, Louisiana), IEEE, Mar. 1988, pp. 459∼466 ; H. Kim and A. Leon-Garcia, A multistage ATM switch with interstate buffers, International Journal of Digital Analog Cabled Systems, vol. 2, pp. 289∼301, Dec. 1989, H. Kim and A. Leon-Garcia, Comparative performance study of ATM switches, in preparation for the Proceedings of the IEEE, 1990 참조).

상기 연구는 통화량의 폭주를 더 크게 개선시킬 수 있을 것으로 예상된다.

패킷 스위치에서 이용된 버퍼의 크기나 수는 그 비용이나 성능에 관해 엄청난 효과를 가져을 수 있다. 많은 수의 버퍼는 복잡성이나 비용면에서 불리한 효과를 가져온다.

또한, 큰 버퍼는 스위치로부터 패킷을 전송하는데 요구되는 지연을 대폭적으로 증가시킬 수 있다.

작은 개별버퍼는 버퍼 오우버 플로우(buffer overflow) 때문에 패킷을 줄이게 된다.

그러므로, 작은 크기의 버퍼가 필요하며 그 수는 스위치 입출력 수에 따라서 선형으로 증가된다.

또한, 출력버퍼링 스위치는 균일한 퉁화량패턴하에서 처리량과 패킷 지연에 가장 좋은 성능을 가진다.

그러나, 그들의 고급 하드웨어 복잡성은 더 저급 하드웨어 복잡성을 가진 입력큐 스위치 구조를 연구하게 되었다(※ J. Hui and E. Arthurs, A broadband packet switch for integrated transport, IEEE Journal on Selected Areas in Communications, vol. SAC-5, pp. 1264∼1273, Oct. 1987 참조).

본 발명에서는 공유메모리 입력큐의 논볼록킹 입력큐 스위치 구조가 제안되어 있다.

이 단순한 공유메모리 입력큐는 입력포트가 공통버퍼를 공유하는 것을 허용해서 패킷손실을 증가시키지 않고 폭발적인 교통량을 흡수할 수 있게 한다.

또한, 이 스위치는 최종유저에서 재배열문제를 경감시키므로, 패킷이 받아들인 순서로 전송된다는 것을 확실하게 한다.

본 발명은 패킷 스위치에 관한 것으로, 패킷 스위치는 각각 패킷이 기억되는 M 기억어드레스를 가진 전체 공유메모리큐로 구성되며 여기서 M≥3이고 정수이다. 패킷 스위치도, 패킷을 수신하여 각 패킷을 큐내의 소망의 어드레스로 제공하는 N입력포트를 가진 프레젠테이션 네트워크(Presentation network)로 구성되며 여기서 N≥3이고 정수이다.

큐는 패킷을 수신하는 프레젠테이션 네트워크와 통신하고 있다. 또한, 패킷 스위치는 패킷을 큐로부터 수신하여 소망의 출력포트에 그것들을 공급하기 위하여 J 입력포트, 단 J≥1를 가진 디스트리뷰션 네트워크(distribution network)로 구성된다.

디스트리뷰션 네트워크는 큐와 통신하고 있다. 프레젠테이션 네트워크에 의해 순서적으로 수신된 패킷이 그 큐내의 연속적인 어드레스 프레젠테이션 네트워크에 의해 수신된 패킷을 배열하는 수단도 있다.

그러므로, 바람직한 실시예에서는, M=N=J 에서 배열순서는 프레젠테이션 스위치에 의하여 수신된 패킷의 기억과 관련없는 어드레스를 식별하고, 프레젠테이션 네트워크에 의해 수신된 패킷이 기억과는 자유롭게 연속적인 어드레스로 대치되도록 큐와 통신하여 페치 앤드 애드 회로(fetch-and-add circuit)를 포함하고, 프리젠테이션 네트워크와 디스트리뷰션 네트워크는 각각 오메가 스위치이다.

더 바람직한 실시예에서 패킷 스위치는 멀티 캐스트의 능력을 갖는다.

이 이후에 나타나는 도면에서 동일 부분에는 동일한 참조부호를 부착한다. 특히, 제8도는 패킷 스위치(10)의 개략도를 표시한다.

패킷 스위치(10)는 각 패킷이 기억되는 M 기억어드레스(14)를 가진 전체 공유메모리로 구성되며, 여기서 M≥3이고 정수이다.

큐(12)는 제5도에 표시된 바와 같이 바람직하게 인터리브(interleave)되어 있고 FIFO(First in Firet-out) 큐이다.

패킷 스위치(10)는 패킷을 받아 큐(12)내의 소망의 어드레스(14)에 각 패킷을 공급하는 N 입력포트(18)를 가진 프리젠테이션 네트워크로 구성되고 N≥3이며 정수이다.

큐(12)는 패킷을 수신하는 프리젠테이션 네트워크와 통신하고 있다. 패킷 스위치(10)는 큐(12)로부터 패킷을 수신하여 소망의 출력포트(24)에 그들을 공급하기 위한 J 입력포트(22) 여기서 J≥3을 가진 디스트리뷰션 네트워크(20)로 구성된다.

디스트리뷰션 네트워크(20)는 큐(12)와 통신하고 있다. 프리젠테이션 네트워크(16)간 오메가 스위치(Omega switch)이다. 디스트리뷰션 네트워크(20)은 오메가 스위치가 바람직하지만 거기에 한정되지 않는다. 프리젠테이션 네트워크(16)는 log2 N 스테이지로 구성된다.

더욱이 패킷 스위치(10)는 프리젠테이션 네트워크에 의해 순차적으로 수신된 패킷이 큐(12)내의 연속적인 어드레스(14)에 프리젠테이션 네트워크(16)에 의해 공급되도록 프리젠테이션 네트워크(16)에 의해 수신된 배열 패킷수단으로 구성된다.

바람직하게는 M=N=J 이고, 또한 배열수단은 프리젠테이션 네트워크(16)에 의해 수신된 패킷기억과 무관한 병렬 어드레스를 식별하고 프레젠테이션 네트워크에 의해 수신된 패킷이 제6도의 기억과는 연속 어드레스(14)의 프리에 위치되도록 큐(12)와 통신하는 패치 앤드 애드 회로를 포함한다.

바람직한 실시예의 동작에서는, N×N 크기의 스위치(N입력, N출력)는 논블록킹 디스트리뷰션 네트워크로서 가정 한다.

패킷은 일정길이로 되어있다 하고 ; 이들 패킷은 ATM 환경내에서 셀(cell)이라고 칭한다. ATM은 헤더(header)에 대해 5바이트(ATM 기슬술에서 옥테트(octet))와 정보 페이로드(payload)에 대해 48 옥테트를 포함하는 일정길이 패킷으로 특정한다.

또한, 네트워크에 연결된 모든 입력링크는 155Mbps(또는 더빠른 비트 속도 즉 600Mbps)와 동등한 비트 속도로서 슬롯되어 동기화 된다.

결과적으로 패킷 슬롯 타임(packet slot time)은 약 2.8μsec이다.

따라서, 스위치 제작은 입력포트에 대해 초당 약 350,00패킷을 취급할 수 있는 방법으로 설계되어야 한다.

제1도에는 스위치 구조가 설명되어 있다.

그 구조는 공유메모리 입력큐와 스위칭 네트워크로 구성된다. 패킷은 N입력포트에 도달할 수 있다. 스위칭 네트워크는 각 패킷에 필요한 출력포트에 따라서 패킷을 분류한다. 기껏해야 한개의 패킷이 각 출력포트의 경로로 된다.

가 출력 포트의 추가 패킷은 다음 전송용 입력큐로 돌아간다. 공유메모리 입력큐는 스위칭 네트워크에서 경로가 되도록 패킷을 기억한다. 공유메모리의 액세스는 패킷순서를 유지하기 위하여 FIFO 형태로 발생한다. 그리고, 어느 논블록킹 입력큐 스위치는 스위치 구조로 사용될 수 있다.

(※ J. Hui and E. Arthurs, A broadband packet switch for inteqrated transport, IEEE Journal on Selected Areas in Communications, vol. SAC-5, pp. 1264∼1273, Oct. 1987 ; B. Binqham and H. Bussey, Reservation - based contention resolution mechanism for Batcher - Banyan packet switches, Electronics Letters, 23rd, vol. 24, pp. 772∼773, June 1988 ; J. Deqan, G. Luderer, and A. Vaidya, Fast packet technoloqy for future switches, AT T Technical Journal, vol. 68, pp. 36∼51, March/April 1989참조).

배처-바냔(Batcher-Banyan)네트워크는 스위칭 네트워크로서 선택된다. 배처-바냔 네트워크는 바냔네트워크에 의해 배처 소트(Batcher sorter)로 구성된다. (※ K. Batcher, Sorting netwprks and therir applications, in AFIPS Proc. of Sprint Joint Conf., 1968, pp. 307∼314 참조).

바냔 네트워크는 입력포트의 패킷이 수신지 어드레스에 따라서 분류되고 입력포트에 연속적으로 위치되는 경우는 논블록킹이다. 따라서 배처 소터(Batcher sorter)에 의해 분류된 패킷은 블로킹 없이 바냔 네트워크를 통해 진행한다.

그러나, 블록킹은 아직도 두 개의 패킷이 동일한 수신지 어드레스를 가진 경우에 발생한다.

동일한 수신지 어드레스를 가진 패킷은 배처 네트워크에서 분류된 후 서로 다음으로 종료한다. 입력포트에서 패킷의 수신지 어드레스는 오름차순 또는 내림차순으로 되지 않는다.

따라서, 동일 수신지 어드레스를 가진 모든 패킷중의 한개의 패킷만 보내지는 중재 계획이 필요하게 된다.

휴이 앤드 이저스(Hui and Arthurs)가 각 출력포터에 하나의 패킷만을 보내는 3페이스 알고리즘(three phase algorithm)을 가진 배처-바냔 스위칭 구조를 제안한다. (※ J. Hui and 2. Arthurs, A broadband packet switch for integrated transport, IEEE Journal on Selected Areas in Communications, vol. SAC-5, pp. 1264∼1273, Oct. 1987 참조).

스리페이즈 알고리즘은 여분의 하드웨어를 추가하지 않고 출력포트 회선 쟁탈을 해결하는데 사용된다. 스리페이스 알고리즘은 먼저 동일한 수신지 어드레스를 가진 입력 패킷을 최초로 발견한 후 가 수신지 포트에 대해 한 개의 패킷을 선택한다.

따라서, 선택된 패킷은 모든 개별수신지 어드레스를 가지게 된다. 휴이 스위치(Hui's switch)에 있어서 선택 절차동안에 선택되지 않은 패킷은 전용메모리에 위치하게 된다.

그러나, 본 스위치 구조에 있어서 이들 패킷은 오메가 네트워크를 통해 공유메모리 입력큐로 피드백된다.

공유메모리 입력큐의 상세한 동작은 다음에서 설명된다.

이하에서는 공유메모리 입력큐의 설계에 관한 것이다.

입력큐의 설명은 제2a도에서 예시되어 있다. 큐는 공유메모리와 두개의 메모리포인터(pointer)로 구성된다. 포인터의 최상부와 하부(Pointer Top and Bottom)는 메모리의 가장 구패킷의 어드레스와 큐내의 다음 유용한 소자를 각각 포함한다.

큐는 N 입력패킷까지의 동시입력, N패킷까지의 동시출력을 스위칭 네트워크로부터 N-1 블록 패킷까지와 스위칭 네트워크와 동시에 피이드백에 축진시킨다.

제2b도에서 P=3 입력패킷은 큐하부에 삽입되고 하부 포인터는 P만큼 증가된다.

제3a도에서 큐내의 가장 구형의 패킷은 스위칭 네트워크에서 경로를 따라 전송되기 위하여 큐로부터 제거된다. 최상부포인터는 N만큼 증부된다.

제3b도에서 F=2 패킷은 출력포트에서 블록킹에 의해 입력큐로 돌아온다. 입력패킷 순서를 유지하기 위하여 돌아온 패킷은 큐의 최상부에 더해져야 한다. 최상부포인터는 결국 F만큼 감소된다.

위에서 기술한 바와 같이 패킷 큐의 규격은 세개의 기능적인 요건으로 구성된다.

입력패킷 : 패킷은 P≤N 입력포트에 도달하여 입력큐의 하부에 부가된다.

다음의 두가지 기능이 수행되어야 한다.

(1) 어드레스 생성 : 단일의 어드레스가 공유메모리내의 각 입력패킷을 위해 생성된다. 어드레스들은 하부에서 +P 하부까지 유일하고 순차적이어야 한다. 하부 포인터는 +P 하부 갱신된다.

(2) 패킷 큐 모든 입력패킷은 공유메모리 내에 동시에 기억된다.

출력패킷 : 최상부 N패킷은 입력큐에서 동시에 제거된다. 최상부 포인터는 최상부+N으로 갱신된다. 출력 패킷의 어드레스 생성이 최상부 메모리 포인터의 이용을 결정하게 된다.

피이드백 패킷 : 퍼이드백 패킷은 FN 채널에 도달하여 입력 큐의 최상부에 부가된다.

입력패킷으로서 다음 두가지 기능이 수행된다 :

(1) 어드레스 생성 : 유일한 어드레스는 공유메모리의 각 피드백 패킷을 위하여 생성된다. 어드레스들은 최상부 - F에서 최상부까지 유일하고 순차적이어야 한다. 최상부포인터는 최상부 - F로 갱신된다.

(2) 패킷 큐잉 모든 패드백 패킷은 공유메모리내에 동시에 기억된다. 메모리의 버퍼의 설계 그것의 인터페이스의 입출력 기능설명에 의하여 제안된다. 큐설계의 주요한 요건은 큐요소가 패킷간에 널공간(null Space)없이 메모리에 순차적으로 기억되는 것이다.

이러한 요건은 큐의 최상부에서 순차적인 어드레스에 다시 삽입되는 블출력 패킷의 퍼이드백을 하게 하는 것이다. 큐요소의 순차적인 기억은 처리량을 포함하는 스토리지량과 성능에 중요한 것이다.

N 패킷의 동시출력을 조장하기 위하여 메모리가 N 메모리 뱅크에 인터리브(interleav)된다.

각 메모리뱅크는 스위칭 네트워크의 포트에 연결된다. 메모리 인터리빙 때문에 메모리내의 어느 N 순차어드레스는 유일한 메모리뱅크에 위치하게 되며, 스위칭 네트워크에 의해 동시에 액세스 된다.

따라서, 스위칭 네트워크의 동시 출력이 보장된다.

N 입력패킷까지의 동시 입력은 입력큐에 의해 수행된다.

큐입력은 두개의 스텝인 어드레스 생성, 패킷큐잉을 필요로 한다. 큐에 대한 각 패킷요구 입력은 공유메모리내의 유일한 어드레스를 수신한다. 또한 어드레스들은 적절한 큐구조를 보장하기 위하여 연속되어야 한다.

어드레스 생성후에 큐의 동시 액세스는 패킷스토리지를 위해 필요하게 된다. 큐의 동시 억세스는 오메가 스위칭 네트워크에 의해 제공된다.

큐의 동시 액세스는 입력이 배열을 받고 (순차적) 출력이 순차적(배열적)인 경우에 오메가 네트워크에 제공되는 것이 증된다. (※ H. Kim and A. Leon-Garcia, Non-blocking property of reverse banyan network, accepted for publication in the IEEE trans. on Communications, May 1989 참조).

어드레스 생성이 배열을 받은 어드레스를 입력에 공급하면 큐에 순차적이므로 동시 액세스가 발생한다.

어드레스 생성 설계는 입력포트에서 적당한 어드레스를 생성하는데 필요하다. 어드레스 생성설계는 유일하고 순차적인 어드레스들의 동시생성을 허용하는데서 얻어진다. (※ G. Almasi and A. Gottlieb, Highly Parallel Computing. Redwood City, CA. : The Benjamin/cummings Publishing Company, Inc., 1989 참조).

그 설계는 페치 앤드 메모리작동을 이용한다. 패치 앤드 애드작용은 한개의 메모리사이클에서 발생하고 메모리위치를 판독하며 동시에 동일 위치에 오프세트(offset)를 더한 이전의 값을 기억한다. 값 9를 포함한 메모리위지상에 패치-앤드-에드(3)로 기록된 3개의 페치 앤드 에드는 9를 돌려보내 메모리에 (9+3)을 기록한다.

페치-앤드-에드 동작은 순차적 형태로 유일한 어드레스를 생성하는데 이용된다.

큐메모리의 유용한 다음 요소의 어드레스를 요구하는 세개의 입력포트로 간주한다.

이러한 어드레스들은 하부 포인터 상의 순차적인 페치-앤드-애드(1)를 실행하는 포트에 의해 결정될 수 있다.

이러한 절차가 정확한 동작을 제공하는 경우에도 어드레스 생성은 순차적이어서 병목 현상이 일어잔다.

메모리위치의 동시에 패치-앤드-애드 액세스는 오메가 네트워크의 각 단계에서 페치-앤드 -애드 엑세스는 오메가 네트워크의 각 단계에서 페치-앤드-애드 동작을 결합시키므로서, 제공된다. (※ A. Gottilieb, R. Grishman, C. Kruskal, K. McAuliffe, L. Rudolph, and M. Snir, The nyu uitracomputer-designing anmind shared memory parallel computer, IEEE Thans. on Computer, pp. 175∼189, February 1983 참조).

제4도의 예에서 포트 0,1,3을 검사해서 하부포인터 상에 동시 페치 앤드 애드(1)동작을 시도해 본다.

오메가 네트워크 스위치의 상부 왼편은 페치 앤드 애드 동작을 페치 앤드 애드(2)로 결합시켜 최상부 페치 앤드 애드 입력에 대응하는 1을 기록한다.

그 결합은 하부 오른쪽 스위치에서 발생하며 그 결과 페치 앤드 애드(3) 동작을 하고 최상부 입력의 2입력을 기록한다. 페치 앤드 애드 동작의 결과로서 3이 하부포인터에 더해지고 9는 하부 오른쪽 스위치에 돌아온다.

그 스위치는 그 상부 리턴 경로상에 9을 리턴시키며 9가 그 기억된 2에 더해지고 그 하부 리턴 경로상에 11을 리턴시키므로서 페치-앤드-애드(3)를 분해한다.

동일한 분해현상이 상부 좌측 스위치에서 일어나므로, 포트 0,1,3에서 배열을 받은 어드레스의 동시 생성이 발생한다.

하부 어드레스는 항상 하부 입력포트 어드레스로 돌아가므로 배열은 입력에서 유지된다. 결합 페치-앤드-애드 동작의 형식적 설명은 다음의 문헝에서 주어진다. (※ A Gottlieb, R. Grishman, C. Kruskal, K. Mc Auliffe, L. Rudolph, and M. Snir, The nyn ultracomputer-designing an mimd shared memory parallel computer, IEEE Trans, on Computer, pp.175-189, February 1983 참조).

결합 스위치 성분의 설계는 다음의 문헌에 주어져 있다.

(※ S. Dickey, R. tenner, M. Snir, and J. Solworth, A vlsi combining network for the nyu unltacomputer, in Proc. of IEEE International Conference on Computer Design, IEEE, Oci. 1985 참조).

입력과 피드백 패킷은 동시에 페치-앤드-애드 어드레스 생성을 사용해서 메모리 버퍼내로 삽입한 후 동시에 메모리 억세스를 한다.

입력패킷 어드레스는 패킷을 수신한 각 입력포트에서 페치-앤드-애드(1)로 하부 포인터를 억세스함으로써 생성된다. 피드백 패킷 어드레스들은 패킷을 수신한 각 피이드백 포트에서 페치 앤드 애드(-1)로 최상부 포인터를 액게스함으로써 생성된다.

오메가 네트워크내의 메모리의 동시 액세스는 순차적 출력에 보내진 배열을 바등에 입력에 도달한 패킷에 의해 조장된다. 오메가 네트워크를 통하는 두 개의 패스는 포텐셜인 어드레스 래핑(address wrapping)에 의해 피드백 패킷용으로 필요하게 된다.

다음 문헌에 표시된 바와 같이 (※ H. Kim and A. Leon-Garcia, Non-blocking property of reverse banyan network, accepted for publication in the IEEE trans. on Communications, March 1991, incorporated by reference 참조), 오메가 네트워크는 연속출력을 가진 교통량에 대해서는 논블록킹이며 하부 입력포트로부터 최상부까지 랩되지 않은 입력을 배열한다.

최상부포인터가 임의의 메모리뱅크에 지적할 수 있으므로 랩핑(wrapping)은 피이드백 경로의 입력상에서 가능해 진다.

이러한 문제를 경감시키기 위하여, 피드백 패킷은 두 개의 패스내에서 전송된다.

먼저 팬스는 최상부 포인터로부터 하부포트까지 논랩입력(non-wrapped input)을 포함한다.

두번째 패스는 최상부 포트로부터 최상부포인터 -1까지의 랩입력을 포함한다.

제5도는 패킷큐의 주요한 구조를 나타낸다.

큐는 N인터리브 뱅크로 구성된 인터리브 공유메모리로 구성된다.

각 메모리뱅크는 스위칭 네트워크의 한개 입력포트와 오메가 네트워크의 한개 출력포트에 연결된다.

오메가 네트워크의 N입력들은 2 : 1 멀티프렉서로서 설명한 바와 같이 입력포트와 피드백 포트간에 시간 멀티플렉스된다.

선택적인 멀티프렉싱 설계가 입력의 각 세트를 중복시킨 오메가 네트워크에 의해 가능해진다.

스위칭 사이클은 패킷큐의 작동을 설명하기 위해서 제안되어 있다.

그 큐는 스위칭 시스템 네트워크에 N 입력패킷까지와 N-1 피드백 패킷까지 입력되고 N 패킷까지 스위칭 네트워크에 출력되는 것이 필요하다.

주요 지연경로(delay path)는 스위칭 시스템 네트워크를 통해서 큐 출력패킷의 경로연결(routing)이고 피이드백 입력들로 블록패킷을 되돌려 보낸다.

고 시스템 효율을 촉진하기 위하여, 입력패킷은 스위칭 네트워크를 통해 출력패킷의 전파에 의해 동시에 도달한다. 논의 목적상, 스위칭 사이클을 두 개의 타이밍 위상으로 설명한다. 우상 1의 동작은 입력패킷과 스위칭 네트워크 전송을 포함하며, 위상 2의 동작은 피드백 경로패킷을 포함한다.

위상 1이 동작 전에, 큐 메모리는 제5도에 나타난 바와 같이 8을 통해서 위치 3에서 패킷을 포함한다.

최상부 4 패킷은 큐로부터 제거되고, 스위칭 시스템 네트워크를 통해 진행된다.

제6도에 나타난 바와 같이, 최상부포인터는 4에서 7만큼 증가되어, 큐내의 오래된 패킷의 다음을 식별한다. 입력패킷은 오메가 네트워크를 통해 동시에 수신된다.

제6도에서 패킷은 입력포트 0,1,3에서 수신된다. 포트는 패킷큐내의 어드레스를 동시에 생성하기 위하여 하부 포인터상의 페치-앤드-애드(1)를 각각 실행한다. 하부포인터는 9에서 12까지 3만큼 증분된다.

그 포트는 지시된 입력에서 순차적으로 되게 어드레스 9,10,11를 수신한다.

따라서, 모든 입력패킷은 오메가 네트워크를 통해 동시에 전송될 수 있다. 배처 네트워크가 더 지연되기 때문에, 입력은 피드백 패킷이 도달하기 전에 기억된다.

위상 2의 동작은 배처 네트워크가 블록킹 패킷을 결정하고 그 패킷큐로 돌아오는 패킷을 식별한 후에 시작한다.

블록패킷은 제7도의 메모리뱅크 1,3으로부터 돌아온다. 패드백 패킷은 오메가 네트워크의 포트 1,3으로부터 돌아오고, 동시에 최상부 포인터상에서 페치-앤드 애드(-1)를 실행한다.

최상부 포인터는 7에서 5까지 2만큼 감소된다.

포트는 어드레스(5,6)을 수신하여 전과같이 패킷큐를 동시에 액세스할 수 있다. 사이클을 완성할때, 3개의 패킷은 패킷큐에 더해지고 두개의 패킷은, 성공적으로 전송되고 큐메모리는 위치 5 내지 15의 패킷을 포함한다.

최정 논-멀티캐스트 스위치(non-multicast switch)의 구조는 제8도에 표시되어 있다.

제9도에는 멀티캐스트의 공유메모리 카피네트워크의 구조가 표시되어 있다.

그 구조는 두개의 스위칭 네트워크와 두개의 공유메모리로 구성된다.

제1공유메모리는 모든 입력패킷의 큐(12)를 포함한다.

제2공유메모리는 모든 복사된 패킷의 큐(58)를 포함한다. 스위칭 네트워크는 바람직하게 두개의 오메가 네트워크로 구성된다. 오메가 네트워크는 각 입력포트와 두개의 공유메모리 사이에 패킷을 전송한다.

출력 네트워크(40)는 멀티캐스트 출력큐(12b)로부터 출력포트(24)까지 패킷을 전송하고, 블록킹이나 논블록킹 중 하나이다.

대표적인 입력패킷은, 입력포트(18)에 도달하여 공유메모리 멀티캐스트 출력큐에 전송된 공유메모리 입력큐(12)내에 기억되고, 공유 메모리 멀티캐스트 출력큐(12)로 전송된 후, 논 볼록킹 스위치(42)를 통해 차단된다.

멀티캐스트 되기 위한 입력패킷은 공유메모리 입력큐(12)내에 먼저 기억된다.

그때 입력큐(12)의 단일의 멀티캐스트 패킷은 일단 각 멀티캐스트 출력을 위하여 복사된다.

각 카피는 멀티캐스트 출력큐(38)로 전송된다.

복사된 패킷은 어드레스 트랜스레이터로부터 테이블 룩업(table-lookup)을 통해서 적당한 도착지 어드레스를 얻는다.

그후 그 도착지 어드레스들에 따라서 출력네트워크로 보내진다. 오메가 네트워크 O(Nlog2N)의 스위칭소자를 가진다. 출력 네트워크(40)는 크로스바(crossbar) 또는 배처 바냔 스위치와 같은 어떤 논 볼록킹 스위칭 네트워크이거나 오메가 네트워크와 같은 블록킹 스위칭 네트워크일 수도 있다. (※ J. Hui and E. Arthurs, A broadband packet swith for integrated transport, IEEE Journal on Selected Areas in Communications, vol. SAC-5, pp. 1264∼1273, Oct. 1987 참조).

블록킹 출력네트워크가 사용된 경우 부가 패킷이 내부 블록킹에 의해 멀티캐스트 큐에 피이드백 한다.

각 큐는 패킷이 기억된 N 인터리브 어드레스로 구성된 공유 인터리브 메모리를 포함한다.

각 메모리 어드레스는 스위칭 네트워크의 한 개의 입출력 포트에 연결된다. 큐구조는 최상부의 하부 포인터를 가진 메모리내에서 구현된다. 메모리들이 N방법으로 인터리브 되므로, N순차 큐 소자는 제10도와 같이, 단일의 계속적인 메모리 어드레스에 위치된다.

이러한 특징은 블록킹 없이 멀티캐스트 패킷에 활용된다.

제10도는 스위치의 주요 구조를 식별하고 어떻게 접속되는가를 나타낸다.

제11도에서 대표적인 네트워크 동작을 설명한다.

두개의 패킷은 스위치(10)에 배열된다.

두개의 다른 패킷은, 입력큐(12)에서 멀티캐스트 출력큐(38)의 세 개의 패킷까지의 멀티개스트이다.

세개의 패킷은 차단되고, 하나는 출력 스위칭 네트워크의 출력회선 확보경쟁 때문에 피드백된다.

일반적으로, 스위치 동작은 다음 4가지 기능을 필요로 한다.

(1) 패킷 입력

(2) 멀티캐스트 확장

(3) 패킷 출력

패킷입력은 스위치(10)의 제1오메가 네트워크(42)에서 수행된다. 패킷들은, 스위치의 입력포트(18)에 도달하여 입력패킷큐(12)의 하부로 동시에 경로로 된다.

이 패킷은, 오메가 네트워크의 결합 페치-앤드-애드 동작과 인터리브 공유메모리를 이용하므로써 분배제어에 의해 동시에 경로로 된다.

또한, 이것은 오메가 네트워크의 논 블륵킹 경로를 필요로 한다.

따라서 공유메모리 입력큐(12)로 입력패킷을 대치하는데 있어서 블록킹이 없다.

패킷들은, 제2오메가 네트워크(44)내에서 멀티캐스트인 입력큐의 최상부로부터 제거된다.

멀티캐스트 확장은 스위치(10)의 제2오메가 네트워크(44)에서 수행된다. 멀티캐스트 패킷에 있어서, 입력큐(12)의 각 패킷은 멀티캐스트 그룹의 각 출력포트용 제2오메가 네트워크(44)내의 다중 패킷으로 복사된다.

예를들면 패킷이 세개의 출력포트에의 멀티캐스트 이면 그때 그 패킷은 입력큐(12)의 한개 위치와 멀티캐스트 출력큐(38)내의 세개 위치를 요구한다.

입력패킷 알고리즘에서와 같이, 멀티캐스트의 알고리즘은 동시 동작을 허용하고, 분배제어하에서 수행된다.

복사된 패킷의 수는 오메가 네트워크의 출력포트 수를 초과하지 않도록 다수 괘킷이 입력큐와 멀티캐스트에서 제거된다.

그후, 제2오메가 네트워크로부터의 출력패킷은 멀티캐스트 출력큐의 하부에 더해진다. 패킷출력은 스위치(10)의 최종 스위칭 네트워크(40)에서 수행된다. 출력큐(38)의 각 소자는 한개 출력포트에 도착된 패킷에 대응한다.

패킷은 전송되는 큐의 최상부로부터 최종 출력포트에 경로가 되도록 제거된다.

가능한 많은 패킷이 스위칭 네트워크의 입력포트의 수까지 큐로부터 제거된다. 크로스바나 배처 바냔 스위치 같은 스위칭 네트워크가 패킷을 멀티캐스트 출력큐(38)에서 출력포트까지 전송한다.

두개의 패킷이 동일 출력포트에 수신되면 블록킹이 발생한다. 출력 블록킹이 발생하면 출력포트에 수신된 제1패킷은 그 포트에 전송되고, 모든 다른 패킷은 볼록된 대로 식별된다.

블록패킷은, 멀티캐스트 출력큐(38)으로부터 피드백 경로(50)에 의해 제2오메가 네트워크로 돌아간다. 패킷 피드백은 제2오메가 네트워크(44)에서 수행된다. 출력 스위칭 네트워크(40)로부터 블록패킷이 식별되고 피드백 경로(30)에 의해 제2오메가 네트워크로 되돌아간다.

블록패킷은 패킷순서를 보유하기 위하여, 멀티캐스트 출력큐(35)의 최상부로 동시에 전송된다. 패킷 피드백의 수행에 요구된 알고리즘은 패킷입력에 필요한 것과 동일하다.

입출력과 피드백 네트워크의 동작은 논 멀티캐스트 패킷 스위치의 것과 동일하다. 멀티캐스트 확장은 스위치(10)의 제2오메가 네트워크(44)에서 수행된다. 입력큐(12)의 최상부 소자는 필요한대로 각 멀티캐스트 출력을 위해 제거되고 복사되며, 멀티캐스트 출력큐(38)의 하부에서 순차적으로 기록되어 기억된다. 메모리 인터리빙 때문에, 모든 입출력, 패킷이 상이하고 연속적인 메모리 어드레스(18)가 기억된다.

멀티캐스트 기능은 오메가 네트워크에서 수행된 표준 경로 절차를 수정함으로써 수행된다.

오메가 네트워크에 이용된 표준 경로절차의 예시가 제12도에 설명되어 있다. N입력과 N 출력에 대해서, 0에서 N-1까지 어드레스 된 경우 오메가 네트워크는 2×2 스위칭 소자의 log2N 스테이지를 포함한다.

경로는 패킷의 소망의 출력 어드레스를 이용해서 어느 입력을 기록하는 패킷을 위하여 수행된다.

오메가 네트워크의 각 스테이지는 수신지 어드레스의 한개 비트를 책임진다.

패킷의 출력 어드레스는 오메가 네트워크의 제1스테이지의 2×2 스위칭 소자로 부여된다.

출력 어드레스의 가장 유효비트가 제거되고, 나머지 어드레스는 제거된 어드레스 비트에 대응하는 2×2 스위칭 소자 출력에 보내진다.

예를들면 제12도에서 오메가 네트워크의 출력(6)에 수신된 패킷은 입력 (3)에 기입된다. 어드레스 110는 입력(3)에 연결된 2×2스위치에 전송된다.

그 스위치는 가장 유효비트 1를 제거하고 1비트출력에 어드레스 10을 보낸다.

이 절차는, 패킷이 그 수신지에 도달할때까지 오메가 네트워크의 다음 스테이지의 스위칭 소자에 의해 반복된다.

이러한 경로설계를 사용하면 패킷은 정확히 오메가 네트워크의 어떤 입력으로부터 출력(6)에 도달한다.

제2오메가 네트워크(44)의 단일 입력을 스위치에 멀티캐스트 경로를 만들기 위해, 패킷을 다중 출력에 전송한다.

일반적으로, 오메가 네트워크의 출력을 다중시키기 위하여 단일 입력패킷을 멀티캐스팅 하는 것은 어려운 문제이다.

일반적인 멀티케스팅 문제는 연속출력만을 다중시키기 위하여 연속단일 입력을 멀티캐스팅하는 문제에 비해 이 구조에서는 단순화되어 있다.

제2오메가 네트워크(44)는 입력큐의 최상부에서 멀티캐스트 출력큐(38)의 하부에서의 순차기록까지 기입을 전송한다.

메모리 인터리빙에 의해, 멀티캐스트 출력큐의 순차 기입은 연속 메모리 뱅크와 오메가 네트워크의 연속 출력에 위치된다.

연속 메모리 뱅크와 오메가 네트워크의 연속출력에 위치된다. 연속출력을 다중시키기 위하여 단일 입력을 멀티캐스팅하는 단순화 된 멀티캐스트 경로연결 문제는 오메가 네트워크에 약간 성능향상을 하므로서 연결된다. 멀티캐스트 입력은 연속출력 어드레스의 범위로 전송되어야 한다.

그 범위가 연속적이므로, 그 범위의 상부 및 하부 어드레스에 대응하는 상하부의 2개의 수로서 규정될 수 있다.

또한, 상부하부로 가정할 수 있다.

실지로, 높은 어드레스에 출발하고 더 높은 주소에 연속하고 낮은 주소에 탭하는 범위를 나타내는데 하부가 상부보다 크게 될 수 있다.

새로운 경로절차는 단일의 출력 어드레스를 조종하는 대신에 어드레스쌍(하부, 상부)이 조정되는 것을 제외하고 표준 오메가 네트워크 경로절차와 유사하다. 2×2 스위칭 소자 출력 0에 루트되어야 하고 나머지 범위는 출력 1에 루트되어야 한다.

패킷은 두개 출력에 보내진다.

정확한 경로연결을 권장하기 위하여, 어드레스쌍(하부, 11…1)과 (00…0), 상부)은 생성되어 포트 0과 1로 각각 보내진다.

이러한 경로설계를 사용하면, 패킷은 정확히 하부에서 상부로 모든 연속 출력 어드레스에 경로로된다.

멀티캐스트 경로절차의 예는 제13도에 설명되어 있다.

단일 패킷은 출력 3에서 6까지 경로된 멀티캐스트로 되기 위하여 입력(3)에 도달한다.

어드레스쌍[011, 110]은 입력 (3)에 연결된 2×2 스위치에 전송된다.

그 스위치는 상하부로부터 최상 유효비트0,1을 제거한다. 최상의 유효비트가 스위칭 소자의 상이하므로, 그 출력의 모두에 다음에 오는 패킷을 전달한다.

새로운 어드레스쌍을 정확히 경로로 하기 위하여 [00, 10]([하부, 11]은 출력 0에 보내지고 [00,10] ([00, 상부])는 출력 1로 보내진다. 스테이지 2의 제2스위칭 소자를 시험하여 보자.

그 소자는 어드레스쌍 [11, 11]을 수신한다.

어드레스쌍의 최상의 유효비트가 동일하므로, 나머지 어드레스쌍 [1,1]은 그 1출력에 보내진다. 경로 절차를 완성하는데 있어서 입력(3)은 정확히 3에서 6까지의 연속출력에 경로 연결된다.

이러한 경로절차는 상부=하부로 설정함으로써 단일 수신지에 의해 표준 오메가 네트워크 경로연결에 이용될 수 있다.

현재 멀티캐스트 경로절차는 연속출력을 다중시키기 위하여 오메가 네트워크의 단일 입력을 경로연결시킨다.

또한, 경로절차는 수개의 연속입력을 다중연속 논래핑 출력에 동시에 각각 경로 연결되게 한다.

1개의 입력에 요구된 경로는 블록되지 않고, 혹은 다른 입력의 경로에 의해 방해되지 않는다.

피이드백 네트워크의 설계와 유사한 2개 위상설계가 랩출력(wrapped output)에 허용된다.

처리량은 다음과 같은 방식으로 입력큐(12)에 수정된 카피수 발생기를 제공하므로서 증가될 수 있다. 멀티캐스트 패킷이 N 패킷 보다 더 많을때 복사되는 모든 패킷을 드롭핑 하는 것 보다 오히려 N 패킷까지 복사시키고, 멀티캐스트 패킷의 커피수는 제1시험에서 전송될 수 없는 패킷수까지 감소될 수 있다.

입력패킷이 제2오메가 네트워크를 통해 보내질 수 있다는 것을 결정하는 설계는 단순히 페치 앤드 애드 동작으로부터 얻어진 어드레스를 관찰하고 N 보다 적은 수를 가지고 그것들을 선택하므로서 실현된다.

Ci를 최상부포인터 어드레스로부터 입력큐(12)의 i번개 패킷에 대한 카피 수로하자.

그 조건을 만족시키는 K번개 패킷은 팻치 앤드 애드작용으로부터의이 얻어진다.

일단 K번째 패킷이 발견되면 K번째 패킷의카피가 제2오메가 네트워크를 통해 복사되며 K번째 패킷의 카피수가로 변한다.

새로운 카피수의 K번째 패킷은 다음 클록사이클에 보내지기 위하여 공유메모리 입력에 남는다.

최상부포인터는 공유메모리 입력큐의 K번개 패킷의 위치를 표시한다.

카피 네트워크(copy network) 구조의 유사한 실시예는 제14도에 설명된다. 카피 네트워크는 패킷 사이클에서 실시되게 설계된다. 패킷은 최대 전송율에 의해 결정되는 고정 주파수에서 스위치(11)의 입력포트(18)에 도달한다.

가장 짧은 인터어라이벌 타임(interarrival time)은 스위치 사이클로서 식별된다. 스위치(15)는 단일 사이클내의 상기 기능의 모든 것을 수행한다.

이것은 위에서 설명한 바와 같이 두개의 오메가 네트워크 또는 도달 패킷율을 4배로 데이터를 전송할 수 있는 단일 오메가 네트워크(52)에 의해 수행된다. 보다 빠른 단일 오메가 네트워크는 그것의 이용가능도에 의해 가능하다.

스위치(15)의 구조는 스위치의 각 입출력포트에 대한 N 프로세서(54) 한개를 포함한다.

각 프로세서(54)는 스위칭 기능의 각 단계에서 요구된 모든 기능을 수행한다. 모든 공유메모리큐는 전체 메모리의 N 인터리브 뱅크를 한정하는 각각의 프로세서(54)에 국부적인 메모리(56)에 의해 실시된다.

오메가 네트워크(52)는 단일 스위치 사이클내의 다음의 4가지 기능을 수행해야 한다 : 입력패킷 경로찾기, 멀티캐스트 확장, 입력큐에 대한 블록패킷 피이드백과 멀티캐스트 출력큐.

이러한 기능은 분배 프로세서에 의하여 분배형태로 제어된다.

입력(18)과 출력포트(24)는 패킷을 요구된 전송율로 보내고 수신하며 그 패킷을 프로세서 메모리(56)에 전송할 수 있는 I/O 디바이스(58)을 통해서 실시된다. 스위치의 상세한 성능분석은 다음과 같다.

예를들면 멀티캐스트 교통량은 기하학적 인터어라이벌 분산을 사용해서 모델된다.

패킷카피의 수는 기하학적 분배에 의해 설명된다. 네트워크에의 교통량 로드는 인커밍 패킷이 출력포트(24)의 어느것과 동일하게 가도록 균일하다고 가정한다.

ρ는 오퍼 로드(offerd load)이고 q(Yi-y)는 인커밍 좨킷(incoming packet)에 의해 필요한 카피수가 y인 확율이다.

p(X_i=X)는 생성된 카피수가 x인 확율이다.

그러면

따라서 유효한 오퍼로드=ρE(Yi)

yi가 파라미터 q를 가지고 절단 기하학적 분포에 의해 분포된다고 가정하면,

여기서 N은 카피의 최대 허용수이다.

들어오는 패킷이 모든 출력큐(38)에 멀티캐스트 되므로 N은 네트워크(즉, N=64×64 네트워크에 대해 N=64)의 크기와 동일하다.

그때 인커밍 패킷당 카피의 평균수는

제15도는 공유메모리 네트워크(11)와 전용메모리 카피(15)의 다양한 평균 카피수의 처리량 대 지연을 나타낸다.

합리적인 패킷 지연으로 카피네트워크를 작동시키기 위하여, 오퍼로드 2,5,7의 평판 카피수를 각각 가진 멀티캐스트 교통량에 대해 0.586에서 (입력큐 스위치 12의 최대 처리량) 0.1, 0.3, 0.4로 감소된다.

이것은 포인트 투 포인트(point-to-point) 교통량에 대한 처리량 0.58로부터의 유효한 감소량이다.

그러나 버퍼가 공유될 경우, 최대 처리량은 도면에 표시된 바와 같이 포인트 투포인트 교통량의 것과 같은 동일한 수준으로 유지된다.

또한, 지연은 포화점까지 최소치에 접근한다.

많은 수의 카피를 가진 교통량은 더 낮은 지연과 더높은 처리량을 가진다. 오퍼로드가 일정하므로 카피수의 증가에 따라 멀티캐스트 교통량의 도달율은 감소되고, 따라서 처리량은 증가하고 지연은 감소한다.

제16도는 전용메모리와 공유의 메모리 카피네트워크(15,11)에 대한 버퍼사이즈대 패킷손실율을 표시한다. 패킷손실율은 부하가 포인트 투 포인트의 최대 처리량에 근접한 0.58일때 얻어진다. 예상한 바와 같이, 공유 메모리 네트워크(11)는 전용 메모리 카피 네트워크(15)의 것 보다 적은 수의 버퍼진폭의 순서를 요구한다.

예를들면 공유메모리는 10-6의 패킷손실율을 유지하는데 5개 버퍼보다 적은 수만을 필요로 한다.

따라서 전용메모리 카피 네트워크는 둘사이의 갭에 가까운 수개의 버퍼진폭 순서를 요구한다.

제17도는 버퍼크기 8과 16을 가진 전용메모리 및 공유메모리 카피 네트워크에 대한 오퍼로드 대 패킷손실율을 표시한다.

공유메모리 카피 네트워크는 매우 낮은 패킷손실을 즉, 10-7을 가지는 0.6까지의 로드에 의해 작용한다.

그러나, 전용메모리 카피 네트워크는 동일한 패킷손실율이 필요한 경우 단지 낮은 로두(즉 0.2∼0.3)을 사용한다.

따라서, 동일한 패킷손실율이 요구될때 공유메모리 카피 네트워크는 전용메모리 카피 네트워크 보다 분명히 더 높은 처리량을 가진다.

본 발명이 비록 실시예의 설명에서 상세히 기술되었다하여도 그러한 설명이 그 목적에 유일하고 변화가 그 청구범위에 기술된 바와 같은 것을 제외한 본 발명의 정신과 범위를 벗어나지 않고 그 기술분야에서 익숙된 자에 의해서 만들어질 수 있다는 것을 이해되어야 한다.

Claims

각각 패킷을 기억하는 어드레스를 가진 M 인터리브 기억뱅크를 가진 공유메모리큐, 여기서 M은 정수≥3이며 ; 패킷을 수신하고 그 각 패킷을 패킷을 수신하는 프레젠테이션 네트워크와 연결된 공유메모리큐의 소망의 어드레스에 제공하는 N 입력포트를 가진 프레젠테이션 네트워크 여기서 N은 정수이고 큐로부터 패킷을 수신하고 그 패킷을 소망의 출력포트에 제공하는 J 출력포트를 가지며 공유메모리큐와 연겨된 디스트리뷰션 네트워크와 ; 프레젠테이션 네트워크에 의해 순서적으로 수신된 패킷이 큐내의 연속 어드레스에 프레젠테이션 네트워크에 의해 공급되도록 프레젠테이션 네트워크에 의해 수신된 패킷을 배열하는 수단과 ; 상기 공유메모리와 통신하는 F≥0 피드백 채널과 디스트리뷰션 네트워크로부터 블록된 패킷을 재기억 하는 상기 프레젠테이션 네트워크를 가진 피드백 수단을 포함하는 패킷 스위치.
제1항에 있어서, M=N으로 된 패킷 스위치.
제2항에 있어서, M=N=J로 된 패킷 스위치.
제1항에 있어서, 상기 배열수단은 프레젠테이션 네트워크에 의해 수신된 패킷의 스토리지용 어드레스 프리를 식별하고 프레젠테이션 네트워크에 의하여 수신된 패킷이 스토리지용 연속 어드레스 프리에 위치하도록 큐와 통신하는 페치 앤드 캐리회로를 포함한 패킷 스위치.
제4항에 있어서, 상기 프레젠테이션 네트워크는 오메가 스위치이고 디스트리뷰션 네트워크는 오메가 스위치인 패킷 스위치.
제4항에 있어서, 상기 큐는 인터리브로 된 패킷 스위치.
제4항에 있어서, 상기 프레젠테이션 네트워크는 log2N 스테이지로 된 패킷 스위치.
제6항에 있어서, 상기 큐는 FIFO 큐로 된 패킷 스위치.
제1항에 있어서, 상기 큐와 사기 디스트리뷰션 네트워크와 통신하는 멀티캐스트를 제공하는 수단을 포함하는 패킷 스위치.
제9항에 있어서, 상기 제공수단은 그로부터 패킷을 수신하기 위하여 큐와 통신하는 오메가 스위치와, 제2프라이어리티 큐로부터 디스트리뷰션 네트워크까지 패킷을 제공하기 위한 디스트리뷰션 네트워크와 오메가 스위치와 통신하는 제2의 전체공유 프라이어리티 큐를 포함하는 패킷 스위치.
제10항에 있어서, 상기 큐와 제2큐는 각각 FIFO 큐이고, 프레젠테이션과 디스트리뷰션 네트워크는 각각 오메가 스위치인 패킷 스위치.
제1항에 있어서, 소망의 목적지에 도달하는 것으로부터 블록되는 패킷을 피드백 시키기 위하여 큐와 통신하는 디스트리뷰션 네트워크의 적어도 하나의 출력포트가 있는 패킷 스위치.
N≥3이고 정수일때, N입력포트×N출력포트 스위칭 네트워크와 ; 대응 입력포트와 대응 출력포트와 연결된 각각의 N I/O장치와 ; 대응 I/O장치에 각각의 연결된 N 프로세서와 ; 대응 I/O장치와 대응 프로세서에 각각 연결된 N인터리브 메모리뱅크를 포함하는 공유입력 메모리를 포함하는 패킷 스위치.
제13항에 있어서, 상기 스위칭 네트워크는 오메가 네트워크인 패킷 스위치.
M≥3이고 정수일때, 각 패킷이 기억된 어드레스를 가진 M인터리브토리지 뱅크를 가지는 전체 공유 메모리큐와 ; N≥3이고 정수일때, 패킷을 수신용 N입력 포트를 가지고 큐내에서 소정의 어드레스로 각 패킷을 제공하는 프레젠테이션 네트워크를 구비하고, 상기 큐는 패킷 수신용 프레젠테이션 네트워크와 통신하며 ; 프레젠테이견 네트워크에 의해 순차적으로 수신되고, 큐내에서 연속 어드레스로 프레젠테이션 네트워크에 의해 제공되도록 프레젠테이션 네트워크에 의해 수신된 패킷 배열 수단을 포함하는 N≥3일때의 N포트 메모리.
패킷스위칭의 구조에 있어서, N,K,M,F가 정수일때, (A) 공유메모리의 순차 어드레스로 수신된 패킷을 기억하는 입력큐는 (i) 래킷 수신용 N≥3인 입력포트와, (ii) 상기 수신된 패킷의 각각을 순차적으로 단일하게 어드레싱 하는 수단과, (iii) 어드레스된 패킷을 연속적으로 기억하는 K 인터리브 뱅크를 가진 공유메모리와, (iv) 상기 입력포트를 상기 공유메모리에 연결하는 스위칭 네트워크를 포함하고, (B) 패킷을 그 특정 출력포트에 전송하는 출력 스위칭 네트워크는 (i) 패킷을 전송하는 M≥3 출력포트와, (ii) 상기 공유메모리의 출력을 상기 출력포트에 연결하는 스위칭 네트워크와, (iii) 상기 공유메모리로부터 그 적당한 출력포트까지 패킷을 향하게 하는 수단을 포함하고, (C) 상기 출력 스위칭 네트워크에서 블록된 상기 입력 큐 패킷의 상기 공유메모리내의 순차적인 어드레스로 재기억하는 피드백 네트워크는 (i) F≥0피드백 채널과, (ii) 상기 공유메모리의 상기 출력과 상기 입력을 연결하는 스위칭 네트워크와, (iii) 연속적으로 기억된 패킷간에 널공간이 존재하지 않도록 피드백 패킷의 각각을 순차적으로 유일하게 어드레싱하는 수단을 포함하는 패킷 스위칭 구조.
제16항에 있어서, 상기 패킷 스위칭 구조는 K≥N으로 된 패킷 스위칭 구조.
제16항에 있어서, 상기 패킷 스위칭 구조는 M≥N으로 된 패킷 스위칭 구조.
제16항에 있어서, 상기 패킷 스위칭 구조는 F≤N으로 된 패킷 스위칭 구조.
제16항에 있어서, 상기 스위칭 네트워크는 오메가 네트워크인 패킷 스위칭 구조.
제16항에 있어서, 상기 입력큐는 FIFO 큐인 패킷 스위칭 구조.
제16항에 있어서, 상기 각각의 수신된 패킷을 유일하게 어드레싱하는 수단이 결합 페치 앤드 애드(fetch and add)회로인 패킷 스위칭 구조.
멀티캐스트 스위칭 패킷 구조에 있어서, N,K,L,M,F가 정수일때, (A) 공유메모리의 순차적 어드레스로 수신된 패킷을 기억하는 입력큐는 (i) 패킷 수신용 N≥3 입력포트와, (ii) 상기 수신된 패킷의 각각을 순차적으로 유일하게 어드레싱하는 수단과, (iii) 어드레스 패킷을 연속적으로 기억하는 K 인터리브 뱅크를 가진 공유메모리, (iv) 상기 입력포트를 상기 공유메모리에 연결시키는 스위칭 네트워크를 포함하고, (B) 상기 입력큐에 포함된 패킷을 복사하여 제2공유메모리의 순차적인 어드레스로 기억하는 멀티캐스트큐는 (i) 패킷을 수신하는 K 입력포트와, (ii) 상기 복사된 패킷의 각각을 순차적으로 유일하게 어드레싱하는 수단, (iii) 어드레스 패킷을 연속으로 기억하는 L 인터리브 뱅크를 가진 공유메모리, (iv) 상기 입력큐 공유메모리의 출력을 상기 멀티캐스트 큐 공유메모리에 연결시키는 스위칭 네트워크를 포함하고 ; (C) 패킷을 그들의 특정 출력포트로 전송하는 출력스위칭 네트워크는 (i) 패킷을 전송하는 M≥3 출력포트와, (ii) 상기 멀티캐스트큐 공유메모리를 상기 출력포트에 연결하는 스위칭 네트워크와, (iii) 상기 멀티캐스트큐 공유메모리에서 그 적절한 출력포트까지 패킷을 향하게 하는 수단과 ; (D) 상기 출력스위칭 네트워크에서 블록된 패킷을 상기 멀티캐스트큐 공유 메모리의 순차 어드레스로 재기억하는 피드백 네트워크는 (i) F≥0 피드백 채널과, (ii) 상기 멀티캐스트큐 공유메모리의 상기 출력과 상기 입력을 연결하는 스위칭 네트워크와, (iii) 연속적인 기억패킷 간에 널공간이 존재하지 않도록 피드백 패킷의 각각을 순차적이고 단일하게 어드레싱하는 수단을 포함하는 멀티캐스트 스위칭 패킷의 구조.
제23항에 있어서, 상기 구조는 K≥N로 된 멀티캐스트 스위칭 패킷의 구조
제23항에 있어서, 상기 구조는 M≥N으로 된 멀티캐스트 스위칭 패킷의 구조.
제23항에 있어서, 상기 구조는 F≤N으로 된 멀티캐스트 스위칭 패킷의 구조.
제23항에 있어서, 상기 구조는 L≥K로 된 멀티캐스트 스위칭 패킷의 구조.
제23항에 있어서, 상기 스위칭 네트워크는 오메가 네트워크인 멀티캐스트 스위칭 패킷의 구조.
제23항에 있어서, 상기 입력큐는 FIFO큐인 멀티캐스트 스위칭 패킷의 구조.
제23항에 있어서, 상기 수신된 패킷의 각각을 유일하게 어드레싱하는 수단은 결합 페치 앤드 애드 회로인 멀티캐스트 스위칭 패킷의 구조.
공유메모리 멀티캐스트 카피 네트워크의 구조에 있어서, N,K,L,F가 정수일때, (A) 공유메모리의 순서적인 어드레스에 수신된 패킷을 기억하기 위한 입력큐는 (i) 패킷 수신을 위한 N≥3 입력포트와, (ii) 상기 수신된 패킷의 각각을 순차적으로 유일하게 어드레싱하는 수단과, (iii) 어드레스된 패킷을 연속으로 기억하기 위한 K 인터리브 뱅크를 가진 공유메모리와, (iv) 상기 입력포트를 상기 공유메모리에 연결하기 위한 스위칭 네트워크를 포함하고 ; (B) 상기 입력큐에 포함된 패킷을 복사하고 출력으로 간주되는 제2공유 메모리의 순차 어드레스로 기억하는 멀티캐스트 큐는 (i) 패킷 수신용 K 입력포트와, (ii) 상기 복사된 패킷의 각각을 순차적으로 유일하게 어드레싱하는 수단과, (iii) 어드레스된 패킷을 연속적으로 기억시키는 L 인터리브 뱅크를 가진 공유메모리와, (iv) 상기 입력큐 공유메모리를 상기 멀티캐스트큐 공유메모리에 연결시키기 위한 스위칭 네트워크와 ; (C) 상기 출력 스위칭 네트워크로부터 블록된 패킷을, 상기 멀티캐스트 큐 공유메모리의 순차 어드레스로 기억하기 위한 피드백 네트워크는 (i) F≥0 피드백 채널과, (ii) 상기 멀티캐스트큐 공유메모리의 상기 출력과 상기 입력을 연결하기 위한 스위칭 네트워크와, (iii) 연속적으로 기억된 패킷간에 널공간이 존재하지 않도록 피드백 패킷의 각각을 순차적으로 유일하게 어드레싱하는 수단을 포함하는 공유 메모리 멀티캐스트 카피 네트워크의 구조.
제31항에 있어서, 상기 구조는 K≥N으로 된 공유메모리 멀티캐스트 카피 네트워크의 구조.
제31항에 있어서, 상기 구조는 M≥N으로 된 공유메모리 멀티캐스트 카피 네트워크의 구조.
제31항에 있어서, 상기 구조는 F≤N으로 된 공유메모리 멀티캐스트 카피 네트워크의 구조.
제31항에 있어서, 상기 스위칭 네트워크는 오메가 네트워크인 공유메모리 멀티캐스트 카피 네트워크의 구조.
제31항에 있어서, 상기 입력큐는 FIFO 큐인 공유메모리 멀티캐스트 카피 네트워크의 구조.
제31항에 있어서, 상기 수신된 패킷의 각각을 단일하게 어드레싱하는 수단은 결합 페치 앤드 애드회로인 공유메모리 멀티캐스트 카피 네트워크의 구조.