JP2927550B2 - パケット交換機 - Google Patents

パケット交換機

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JP2927550B2
JP2927550B2 JP50778093A JP50778093A JP2927550B2 JP 2927550 B2 JP2927550 B2 JP 2927550B2 JP 50778093 A JP50778093 A JP 50778093A JP 50778093 A JP50778093 A JP 50778093A JP 2927550 B2 JP2927550 B2 JP 2927550B2
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Description

【発明の詳細な説明】 技術分野 本発明は、交換システムに関する。さらに詳しくは、
本発明は、広域共用記憶装置の待ち行列を有する交換シ
ステムに関する。
背景技術 ATM（非同期式転送モード）は、国際規格団体であるC
CITTによる種々のトラフィック、例えば、映像、音声お
よびデー夕のようなトラフィックを搬送するBISDN（広
帯域デジタル・サービス統合ネットワーク）に推奨され
る転送技術である。ATMは、柔軟な帯域幅、高速かつ動
的な通話の再構築、サービスの独立性、および激増する
トラフィックの効率的な多重化を提供する。理想的なAT
M交換機は、許容できない遅延やハードウェアが非常に
複雑なることを招くことなく、種々の異質なBISDNサー
ビスから生じる激増するトラフィックを調整することが
できる。
パケット交換機では、送信されたパケットを一時的に
記憶するバッファが必要である。内部と外部の資源の不
一致に対するバッファリングが先ず必要である。外部資
源の不一致の例は、２個のパケットを同じ出力ポート上
で送信しようとする場合に生じる。この場合、一般的
に、１個のパケットが送信され、もう１個はバッファさ
れる。内部の不一致は、２個のパケットが同じ内部ソー
ス、例えば、交換機に対する内部の線を必要とする場合
に生じる。
最近の交換機の設計には、離散型の入力バッファ、離
散型の出力バッファ、または内部バッファリングが含ま
れている（M.G.Hluchy;とM.J.Karol,「Queuing in High
-Performance Packet Switching」IEEE Journal on Sel
ected Areas in Communications.SAC-6、pp.1587-1597
1998年12月）。離散型入力バッファの場合、待ち行列は
各入力ポートと関連している。到達したパケットは、待
ち行列の一番末尾に挿入される。もし交換機内で他のパ
ケットとの内部的または外部的不一致が生じなければ、
最上部のパケットを取り除く。出力のバッファリングに
よって、同じ待ち行列を各出力ポートと関連させる。内
部バッファリングによって、離散型バッファを内部交換
機構造または段階と関連させる。以前に行われた研究
［K.Lutz、「Considerations on ATM SwitchingTechniq
ues」International Journal ofDigital and Analog Ca
bled Systems Vol.l、pp.237-243 1988;INFOCOM′88のP
roc.（New Orleans、Luisiana）に於けるA.EckbergとT.
Hou「Effects of output buffer sharing on buffer re
quirements in an ATDM packet switch」］の結果か
ら、共通バッファを共用することによって、交換機のパ
ケットロスの確立が大幅に低下することが分かってい
る。この改善は、激増するトラフィックでは更に大きい
ことが期待されている。
パケット交換機で使用されているバッファのサイズと
数は、そのコストと性能に対して大きな影響を有してい
る。バッファが大型でその数が多いと、複雑性とコスト
に不利な影響がある。更に、大型のバッファでは、交換
機からパケットを送信するのに必要な遅延が増大する。
小型で離散型のバッファでは、バッファのオーバフロー
のために、結果的にパケットが途絶える可能性がある。
従って、サイズが小型であり、その数が交換機の入力ま
たは出力の数と共に直線的に増加するバッファを要求す
るのが好ましい。
出力バッファ用の交換機は、トラフィックのパターン
が均一である場合に、処理量とパケット遅延に関して最
良の性能を有している。しかし、これらの交換機のハー
ドウェアが複雑であるため、ハードウェアの複雑性がよ
り低い入力待ち行列交換機の構造を研究しなければなら
ない（J.HuiとE.Arthurs、「A broadband packet switc
h for integrated transport」IEEE Journal on Select
ed Areas in Communications、Vol.SAC-5、pp.1264-127
3、1987年10月）。本発明では、共用記憶装置の入力待
ち行列を有する非ブロック型入力待ち行列の交換機のア
ーキテクチャが提供される。簡単な共用記憶装置の入力
待ち行列によって、入力ポートが共通バッファを共用す
ことが可能になり、従って、パケット・ロスを増加させ
ることなく激増するトラフィックを吸収することが出き
る。更に、パケットは送信されると受信され、従って、
エンドーユーザの側で再待ち行列化を行う問題が除去さ
れることが、この交換機によって保証される。
発明の開示 本発明は、パケット交換機に関する。このパケット交
換機は、それぞれのパケットがその中に記憶されている
Ｍ個の記憶アドレスを有する広域共用記憶装置の待ち行
列によって構成され、ここでＭは≧３の整数である。こ
のパケット交換機は、パケットを受信し、それぞれのパ
ケットを待ち行列内の所望のアドレスに供給するＮ個の
入力ポートを有するプレゼンテーション・ネットワーク
によってまた構成され、ここでＮは≧３の整数である。
この待ち行列は、プレゼンテーション・ネットワークと
通信を行ってパケットを受信する。このパケット交換機
は、パケットを待ち行列から受信してこれらのパケット
を所望の出力ポートに供給するＪが≧１であるＪ個の入
力ポートを有する分配ネットワークによってまた構成さ
れる。この分配ネットワークは、待ち行列と通信を行
う。プレゼンテーション・ネットワークの受信したパケ
ットに順序を付ける手段がまた設けられ、その結果、プ
レゼンテーション・ネットワークが順に受信したパケッ
トはこのプレゼンテーション・ネットワークによって待
ち行列内の連続したアドレスに供給される。好適な実施
例では、Ｍ＝Ｎ＝Ｊであり、上記の順序付け手段は待ち
行列と通信を行う取り出し−追加回路を有し、その結
果、この手段はプレゼンテーション交換機の受信してい
るパケットを記憶させることなくアドレスを識別し、こ
のプレゼンテーション・ネットワークの受信したパケッ
トを記憶させることなく連続して順序付けされたアドレ
スに載置し、このプレゼンテーション・ネットワークと
分配ネットワークは、各々オメガ交換機である。
更に好適な実施例では、このパケット交換機は同報通
信能力を有している。
図面の簡単な説明 添付図は、本発明の好適な実施例と本発明を実施する
好適な方法を示す。
第１図は、記憶装置を共用する交換機のアーキテクチ
ャの概略図である。
第２図は、パケットの待ち行列動作の概略図である。
第３図は、パケットの待ち行列動作の概略図である。
第４図は、取り出し−追加動作を組合わせる例の概略
図である。
第５図は、パケットの待ち行列の構造を概略図であ
る。
第６図は、パケットの待ち行列のフェーズＩの動作の
概略図である。
第７図は、パケットの待ち行列のフェーズIIの動作の
概略図である。
第８図は、記憶装置を共用する交換機のアーキテクチ
ャの詳細の概略図である。
第９図は、記憶装置を共用する複写ネットワークのア
ーキテクチャの概略図である。
第10図は、パケット待ち行列構造の概略図である。
第11図は、代表的なネットワーク動作の概略図であ
る。
第12図は、標準オメガ・ネットワークに於けるルート
割り当ての概略図である。
第13図は、オメガ・ネットワークに於ける同報通信の
ルート割り当ての概略図である。
第14図は、代替の交換機を実行した概略図である。
第15図は、専用記憶装置と共用記憶装置による複写ネ
ットワークに20個のバッファを有する、同報通信のトラ
フィックに対する遅延対処理量のグラフである。
第16図は、入力負荷が58％の専用記憶装置と共用記憶
装置を有する複写ネットワークの場合のパケット損失の
確率対バッファのサイズのグラフである。
第17図は、専用記憶装置と共用記憶装置を有する複写
ネットワークの場合のパケット損失の確率対割り込み負
荷のグラフである。
発明を実施するための最良の形態 図を参照して、ここでは、これらの図全体を通して同
一の参照番号は同一または同様の部品を示すが、特に第
８図は、パケット交換機10の概略図を示す。パケット交
換機10は、それぞれのパケットがその中に記憶されてい
るＭ個の記憶アドレス14を有する広域共用記憶装置の待
ち行列12によって構成され、ここでＭは≧３でありかつ
整数である。待ち行列12は、第５図に示すようにインタ
ーリーブされているのが好ましく、FIFO待ち行列であ
る。
パケット交換機10は、パケットを受信し、それぞれの
パケットに待ち行列12内の所望のアドレス14を与えるた
めのＮ個の入力ポート18を有するプレゼンテーション・
ネットワーク16によってまた構成され、ここでＮは≧３
でありかつ整数である。待ち行列12は、プレゼンテーシ
ョン・ネットワーク16と通信を行ってパケットを受信す
る。更に、パケット交換機10は、Ｊ個のポート22を有す
る分配ネットワーク20によって構成され、ここで、Ｊは
≧３であり、待ち行列12からパケットを受信してこれら
のパケットを所望の出力ポートに供給する。分配ネット
ワーク20は、待ち行列12と通信を行う。プレゼンテーシ
ョン・ネットワーク16は、オメガ交換機であるのが好ま
しい。分配ネットワーク20もまたオメガ交換機であるの
が好ましいが、これに限定されるものではない。プレゼ
ンテーション・ネットワーク16は、10gN個の段階によっ
て構成されるのが好ましい。
更に、パケット交換機10は、プレゼンテーション・ネ
ットワーク16の受信したパケットに順序を付ける手段に
よって構成され、その結果、プレゼンテーション・ネッ
トワークが順に受信したパケットは、このプレゼンテー
ション・ネットワーク16によって待ち行列12内の連続し
たアドレス14内に供給される。Ｍ＝Ｎ＝Ｊであるのが好
ましく、順序付け手段は待ち行列12と通信を行う取り出
し−追加回路を有するのが好ましく、その結果、この順
序付け手段は、プレゼンテーション・ネットワーク16の
受信しているパケットを記憶させることなく並列アドレ
ス14を識別し、プレゼンテーション・ネットワーク16の
受信しているこれらのパケットを第６図に示すように記
憶させることなく連続アドレス14に載置させる。
好適な実施例の動作では、サイズＮ×Ｎ（Ｎ個の入
力、Ｎ個の出力）の交換機は、非ブロッキング分配ネッ
トワークを有すると仮定する。これらのパケットは、一
定長であると仮定し、これらの「パケットは」はATM環
境では「セル」と呼ぶ。ATMは、ヘッダ用に５バイト（A
TMの用語ではオクテット）、情報のペイロード用に48オ
クテットを有する一定長のパケットを指定している。ネ
ットワークに対する全ての入力リンクは、155Mbps（ま
たは更に高いビット速度、例えば、600Mbps）と等しい
ビット速度でスロット化し同期されるとまた仮定する。
その結果得られたパケットのスロット時間は、約2.8μ
秒である。したがって、交換機の構造は、入力ポート当
たり、毎秒約350,000パケットを取り扱えるような方法
で設計しなければならない。
この交換機のアーキテクチャを第１図に示す。このア
ーキテクチャは、共用記憶装置の入力待ち行列と交換ネ
ットワークによって構成される。パケットは、Ｎ個の入
力ポートに到達できる。この交換ネットワークは、各パ
ケットに対して必要な出力ポートに従ってこれらのパケ
ットを分類する。各出力ポートに対して、せいぜい１個
のパケットがルート割り当てされるだけである。各出力
ポートに対する他のパケットは、後続の送信のために、
入力待ち行列に戻される。共用記憶装置の入力待ち行列
は、ルート割り当てしようとするパケットを交換ネット
ワーク内に記憶する。FIFO方式で、共用記憶装置に対し
てアクセスが発生しパケットの順序を保持する。
全ての非ブロッキング入力待ち行列交換機（J.Huiと
E.Arthurs、「A broadband packet switch for integra
ted transport」IEEE Journal on Selected Areas in C
ommunications、Vol.SAC-5、pp.1264-1273、1987年10
月;B.BinghamとH.Bussey、「Reservation-based conten
tion resolution mechanism for Batcher-Banyan packe
t switches」Electronics Letters、23rd vol.24、pp.7
72-773 1988年６月;J.Degan、G.LudererとA.Vaidya、
「Fastpacket technology for future switches、AT＆T
Technical Journal、vo168、pp.36-51、1989年３月/4
月」）をこの交換機のアーキテクチャに使用することが
できる。バッチャ−バンヤン（Batcher-Banyan）ネット
ワークは、交換用ネットワークとして選択する。バッチ
ャ−バンヤン・ネットワークは、バッチャ・ソータ（Sp
rint Joint Comput.Conf.のAFIPS Proc.に於けるK.Batc
her、「Sorting networks and their applications」）
とこれに続くバンヤン・ネットワークによって構成され
る。入力ポートに於けるパケットがこれらのパケットの
行き先のアドレスに従って分類され、連続的に入力ポー
トに載置される場合、バンヤン・ネットワークは、非ブ
ロッキングである。従って、バッチャ・ソータの分類し
たパケットは、ブロックされることなくバンヤン・ネッ
トワークを通って前進する。しかし、もし２つのパケッ
トが同一の行き先アドレスを有すると、尚ブロッキング
発生する可能性がある。同一の行き先アドレスを有する
パケットは、バッチャ・ネットワークで分類された後、
最終的には相互に隣り合う。入力ポートに於けるパケッ
トの行き先アドレスは、昇順または降順になっていな
い。従って、同一の行き先アドレスを有する全てのパケ
ットの中から１つのパケットのみを転送するにはある種
の仲裁スキームが必要である。HuiとArthurs（J.Huiと
E.Arthurs、「A broadband packet switch for integra
ted transport」IEEE Journal on Selected Areas in C
ommunications、vol.SAC-5、pp.1264-1273、1987年10
月）は、各出力ポートに１つのパケットを転送するため
の３フェーズのアルゴリズムを有するバッチャはいバン
ヤン交換機のアーキテクチャを提案した。この３フェー
ズのアルゴリズムを使用して余分なハードウェアを追加
することなく出力ポートの競合を受け入れる。このサン
フェーズのアルゴリズムは、先ず同一の行き先アドレス
を有する入力パケットを見つけ、次に各行き先ポートに
対して１つのパケットを選択する。従って、選択された
パケットは、全ての別個の行き先アドレスを有してい
る。Huiの交換機では、選択手順の期間中に選択されな
かったパケットは専用のメモリ内に載置される。しか
し、本交換機のアーキテクチャでは、これらのパケット
は、オメガ・ネットワークを介して共用記憶装置の入力
待ち行列にフィードバックされる。この共用記憶装置の
入力待ち行列の動作の詳細は以下で説明する。
本項は、共用記憶装置の入力待ち行列の設計に関す
る。入力待ち行列の仕様を第2a図に示す。待ち行列は共
用記憶装置と２個のメモリ・ポインタによって構成され
る。ポインタの先頭と末尾は、メモリ内で最も古いパケ
ットのアドレスと待ち行列内で次に利用できる要素をそ
れぞれ有している。この待ち行列は、最高Ｎ個の入力パ
ケットを同時に入力し、最高Ｎ個のパケットを交換ネッ
トワークに同時に出力し、この交換ネットワークからブ
ロックされた最高Ｎ−１個のパケットを同時にフィード
バックできなければならない。第2b図では、ｐ＝３個の
入力パケットが、待ち行列の末尾に挿入され、末尾のポ
インタは、続いてｐだけインクリメントされる。第3a図
では、待ち行列内の一番古いＮ個のパケットが、交換ネ
ットワーク内でルートを割り当てようとする待ち行列か
ら除去される。先頭のポインタは、Ｎだけインクリメン
トする。第3b図では、Ｆ＝２個のパケットが、出力ポー
トでブロックされたため入力待ち行列に戻される。入力
パケットの順序を維持するために、これらの戻されたパ
ケットは、待ち行列の先頭に加えなければならない。先
頭のポインタは次にＦだけデクリメントされる。
上述のように、入力パケットの待ち行列の仕様は、３
個の機能的な要件によって構成される。
入力パケット：パケットはＰ≦Ｎの入力ポートに到達
し、入力待ち行列の末尾に付加される。以下の２つの機
能を実行しなければならない。
1.アドレスの発生：共用記憶装置内の各入力パケットに
対して、独自のアドレスを発生しなければならない。ア
ドレスは独自のものであり、末尾から末尾＋Ｐまで連続
しなければならない。末尾のポインタは末尾＋Ｐに更新
する。
2.パケットの待ち行列化：全ての入力パケットは共用記
憶装置に同時に記憶しなければならない。
出力パケット：先頭のＮ個のパケットは入力待ち行列か
ら同時に除去される。先頭のポインタは先頭−Ｎに更新
する。出力パケットに対するアドレスの発生は暗黙に行
われ、先頭の記憶装置のポインタを使用して判定するこ
とができる。
フィードバック・パケット：フィードバック・パケッ
トはＦ＜Ｎチャンネルに到達し、入力待ち行列の先頭に
付加される。入力パケットに関して、以下の２つの機能
を実行しなければならない。
1.アドレスの発生：共用記憶装置内の各フィードバック
・パケットに対して、独自のアドレスを発生しなければ
ならない。アドレスは独自のものであり、先頭−Ｆから
先頭まで連続しなければならない。先頭のポインタは先
頭−Ｆに更新する。
2.パケットの待ち行列化：全てのフィードバック・パケ
ットは共用記憶装置に同時に記憶しなければならない。
メモリ・バッファとそのインタフェースは、入力と出
力の機能の仕様に従って与えられる。待ち行列の設計の
重要な要件は、待ち行列の要素がパケットの間の空間に
空白を設けることなく記憶装置に順に記憶されることで
ある。待ち行列の要素を順に記憶することは、処理量を
含む記憶容量と性能の問題に取って極めて重要である。
Ｎ個のパケットを同時に出力するには、記憶装置をＮ
個のメモリ・バンクにインタリーブしなければならな
い。各メモリ・バンクは、交換ネットワークのポートに
接続される。記憶装置をインタリーブしているため、記
憶装置内のＮ個の連続するアドレスは、全て独自のメモ
リ・バンク内に位置し、交換ネットワークが同時にアク
セスすることができる。従って、交換ネットワークに対
する同時出力が保証される。
最高Ｎ個の入力パケットを同時に入力することは、入
力待ち行列によって実行しなければならない。待ち行列
に入力することは、２つのステップ、アドレスの発生と
パケットの待ち行列化を必要とする。待ち行列への入力
を必要とする各パケットは、共用記憶装置内で独自のア
ドレスを受け取らなければならない。更に、アドレス
は、正しい待ち行列構造を保証するためにシーケンスに
なっていなければならない。アドレスを発生した後、パ
ケットを記憶するために、待ち行列を同時にアクセスす
る必要がある。同時アクセスは、オメガ交換ネットワー
クによって行うことができる。（1989年５月のIEEE tra
ns.on Communicationsで出版することを承認されたH.Ki
mとA.Leon-Carciaによる「Non-blocking property of r
everse banyan network」）で、同時アクセスは、もし
入力が順番に並べられ（シーケンス化）出力がシーケン
ス化され（順番に並べられ）るなら、１つのオメガ・ネ
ットワーク内で行われることが証明されている。待ち行
列はシーケンスなので、もしアドレスの発生がこれらの
入力に対して順番に並んだアドレスを提供するなら、同
時アクセスを行うことができる。入力ポートで正しいア
ドレスを発生するための、アドレス発生スキームが必要
である。
アドレス発生スキームは、（G.AlmasiとA.Gottlieb、
「Highly Parallel Computing」Redwood City、CA.;The
Benjamin/Cummings Publishing Company、Inc.、1989
年）で明らかにされ、これによって独自のシーケンス化
したアドレスの同時発生が可能になる。取り出し−追加
動作は、１つのメモリ・サイクルで発生し、メモリ・ロ
ケーションを読み取り、以前の値とオフセットを加えた
値を同じロケーションに同時に記憶する。３を取り出し
て追加し、９の値を有するメモリ・ロケーションに取り
出して追加した（３）を書き込むと、９を戻して12（９
＋３）を記憶装置に書き込むことになる。取り出し−追
加動作を使用してシーケンシャルな態様で独自のアドレ
スを発生することができる。待ち行列の記憶装置ないで
次に入手可能な要素のアドレスを要求する３つの入力ポ
ートを考える。これらのアドレスは、末尾のポインタに
対して取り出し−追加（１）を順に実行するポートによ
って決定することができる。この手順によって正しい動
作が行われるがアドレスのは発生は順に行われ、従って
ボトルネックである。
メモリ・ロケーションの同時取り出し−追加によるア
クセスは、オメガ・ネットワークの各段階で取り出し−
追加動作を組み合わせることによって、（A.Gottlieb、
R.Grishman、C.Kruskal、K.McAuliffo、L.RudolphとM.S
nir、「The nyu ultracomputer-designing and mimd sh
ared memory parallel computer」、IEEE Trans.on Com
puter、pp.175-189、1983年２月）で行われている。第
４図を検討すると、ポート０、１及び３は、末尾のポイ
ンタに対して取り出し−追加（１）動作を同時に実行し
ようとしている。左上のオメガ・ネットワーク交換機に
よってこれらの取り出し−追加動作は取り出し−追加
（２）に組合され、最上部の取り出し−追加入力に対応
する１を記録する。組み合わせは右下の交換機で発生
し、その結果取り出し−追加（３）動作が行われて最上
部の入力の２の入力を記録する。取り出し−追加動作の
結果、３が末尾のポインタに追加され、９が右下の交換
機に戻される。この交換機は、９をその上部の復帰経路
に戻し、９をその記憶した２に加え、11をその下部の復
帰経路に戻すことによって、取り出し−追加（３）を分
解する。同じ分解が左上の交換機で行われ、その結果ポ
ート０、１および３で順序を付けたアドレスが同時に発
生される。順序は入力で維持されるが、その理由は、よ
り低いアドレスはより低い入力ポートのアドレスに常に
戻されるからである。取り出し−追加動作を組み合わせ
る正式の仕様は（A.Gottlieb、R.Crishman、C.Kruska
l、K.McAuliffo、L.RudolphとM.Snir、「The nyu ultra
computer-designing and mimd shared memory parallel
computer」、IEEE Trans.on Computer、pp.175-189、1
983年２月）に示され、交換機の構成要素の組み合わせ
の設計は、（S.Dickey、R.Kenner、M.SnirとJ.Solwort
h、「A Vlsi combining network for the nyu ultracom
puter」、in Proc.of IEEE International Conference
on Computer Design、IEEE、1985年10月」）に示されて
いる。
取り出し−追加のアドレスを同時に発生し、次にメモ
リを同時にアクセスすることによって、メモリ・バッフ
ァ内に入力とフィードバックのパケットを挿入する。入
力パケット・アドレスは、各入力ポートがパケットを受
け取ると、取り出し−追加（１）によって末尾のポイン
タをアクセスすることによって発生する。フィードバッ
ク・パケット・アドレスは、各フィードバック・ポート
がパケットを受け取ると、取り出し−追加（−１）によ
って先頭のポインタをアクセスすることによって発生す
る。オメガ・ネットワーク内のメモリを同時にアクセス
することは、順に並んだ入力に到達したパケットがシー
ケンス化した出力に送られることによって保証される。
アドレスが潜在的にラッピングする可能性があるの
で、フィードバック・パケットに対してオメガ・ネット
ワークを介する２つの経路が必要である。（1991年３月
のIEEE trans.on Communicationsで出版することを承認
されたH.KimとA.Leon-Garcia、「Non-blocking propert
y of reverse banyan network」、参考としてここに含
まれている）に示すように、オメガ・ネットワークは、
末尾にある入力ポートから先頭のポートへラップするこ
とがない連続した出力と順に並んだ入力を有するトラフ
ィックに対して非ブロッキングである。先頭のポインタ
は任意のメモリ・バンクを指示することができるので、
フィードバック経路の入力でラッピンングの可能性があ
る。この問題を軽減するために、フィードバック・パケ
ットは、２つの経路で送信する。第１経路は、先頭のポ
インタから末尾のポートへラップしていない入力を有す
る。第２経路は、先頭のポートから先頭のポインタ−１
へラップした入力を有する。
第５図は、パケット待ち行列の重要な構造を示す。こ
の待ち行列はＮ個のインタリーブされたバンクによって
構成される共用のインタリーブ記憶装置によって構成さ
れる。各メモリバンクは、交換ネットワークの１つの入
力ポートとオメガ・ネットワークの１つの出力ポートに
接続される。オメガ・ネットワークのＮ個の入力は、2:
1のマルチプレクサによって示すように入力ポートとフ
ィードバック・ポートの間で時間によって多重化され
る。各組の入力に対して二重化したオメガ・ネットワー
クによって、他の多重化スキームが可能である。
交換サイクルを与えてパケット待ち行列の動作を示
す。この待ち行列は、交換ネットワークに対して最高Ｎ
個の入力パケットと最高Ｎ−１のフィードバック・パケ
ットを入力し、最高Ｎ個のパケットを出力することを要
求される。限界遅延経路は、交換ネットワークを介する
待ち行列出力パケットとブロックされてフィードバック
入力に復帰するパケットのルートである。高い処理量を
達成するため、入力パケットは、交換ネットワークを介
する出力パケットの伝播と同時に到達する。議論の目的
のため、交換サイクルは２つのタイミング・フェーズに
よって示す。フェーズ１の動作には入力パケットと交換
ネットワークの伝播が含まれ、フェーズ２の動作にはフ
ィードバック経路のパケットが含まれる。
フェーズ１の動作の前に待ち行列記憶装置は、第５図
に示すようにロケーション３乃至８にパケットを有して
いる。先頭の４個のパケットは待ち行列から除去されて
切り替えネットワークを介して転送される。第６図に示
すように先頭のポインタは４乃至７だけインクリメント
され、待ち行列内の次に古いパケットを識別する。入力
パケットは、同時にオメガ・ネットワークを介して受信
される。第６図では、パケットは入力ポート０、１及び
３で受信される。これらのポートは、それぞれ末尾のポ
インタで取り出し−追加（１）を実行し、パケットの待
ち行列内に同時にアドレスを発生する。末尾のポインタ
は、３だけインクリメントされて９から12になる。これ
らのポートは順番を付けた入力でシーケンス化している
ことを保証されているアドレス９、10及び11を受け取
る。従って、全ての入力パケットは、オメガ・ネットワ
ークを介して同時に送信されることができる。バッチャ
・ネットワークの遅延はより大きいので、フィードバッ
ク・パケットが到達する前に入力を記憶することができ
る。
バッチャ・ネットワークが、ブロックされているパケ
ットを判定し、パケットの待ち行列に戻そうとするパケ
ットを識別した後、第２フェーズの動作を開始する。ブ
ロックされたパケットは、第７図のメモリ・バンク１と
３から戻される。これらのフィードバック・パケット
は、オメガ・ネットワークのポート１と３に戻り、先頭
のポインタで取り出し−追加（−１）を同時に実行す
る。この先頭のポインタは、２だけデクリメントされて
７から５になる。これらのポートは、前と同様にアドレ
ス５と６を受取り、パケットの待ち行列を同時にアクセ
スすることができる。サイクルが完了した時点で、３個
のパケットがパケットの待ち行列に加えられ、２個のパ
ケットは、送信に成功し、この待ち行列のメモリはロケ
ーション５から15にパケットを有する。最後の非同報通
信の交換機アーキテクチャを第８図に示す。
同報通信用の記憶装置を共用する複写ネットワークの
アーキテクチャを第９図に示す。このアーキテクチャ
は、２つの交換ネットワークと２つの共用の記憶装置の
待ち行列によって構成される。第１共用記憶装置は、待
ち行列12の全ての入力パケットを有する。第２共用記憶
装置は、待ち行列38の全ての複製されたパケットを有す
る。この交換ネットワークは、２つのオメガ・ネットワ
ークによって構成されるのが好ましい。これらのオメガ
・ネットワークは、それぞれの入力ポートと２つの共用
記憶装置の間でパケットを転送する。出力ネットワーク
40は、同報通信出力の待ち行列12bから出力ポート24に
パケットを転送し、ブロッキングまたは非ブロッキング
のいずれかであることができる。入力ポート18に到達す
る代表的な入力パケットは、共用記憶装置の入力待ち行
列12内に記憶され、共用記憶装置の同報通信出力の待ち
行列38に転送され、次に、非ブロッキング交換機42を介
して交換して出力される。同報通信しようとする入力パ
ケットは、先ず共用記憶装置の入力の待ち行列12内に記
憶される。次に、入力待ち行列12内の１つの同報通信パ
ケットを、各同報通信の出力に対して一度複製し、各複
製は同報通信出力の待ち行列38に転送される。この複製
されたパケットは、アドレス・トランスレータからの参
照テーブルによって正しい宛先アドレスを獲得し、次
に、これらの行き先アドレスに従って出力ネットワーク
に送られる。
オメガ・ネットワークは、Ｏ（Nlog2N）個の交換要素
を有する。出力ネットワーク40は、クロスバー交換機ま
たはバッチャ−バイヤン交換機（J.HuiとE.Arthurs、
「A broadband packet switch for integrated transpo
rt」IEEE Journal on Selected Areas in Communicatio
ns、vol.SAC-5、pp.1264-1273、1987年10月））のよう
ないずれの非ブロッキング・ネットワークまたはオメガ
・ネットワークのようなブロッキング交換ネットワーク
のいずれでもよい。もしブロッキング出力ネットワーク
を使用すれば、内部ブロッキングのために、別のパケッ
トが同報通信の待ち行列にフィードバックされる。各待
ち行列はパケットがその中に記憶されているＮ個のイン
タリーブされたアドレスによって構成される共用のイン
タリーブされた記憶装置によって構成される。各メモリ
・アドレスは、交換ネットワークの１つの入力ポートと
出力ポートに接続される。待ち行列の構造は、先頭のポ
インタと末尾のポインタを有する記憶装置内で実行され
る。メモリは７通りにインタリーブされているので、シ
ーケンス化された待ち行列の要素は、第10図に示すよう
に、いずれも独自の連続したメモリ・アドレス内に位置
している。この特徴は、ブロッキングを行うことなく、
同報通信のパケットに利用される。第10図は、交換機の
重要な構造とこれらの構造をどのようにして接続するか
を示す。
第11図は、代表的なネットワークの動作を示す。２つ
のパケットを交換機10内に載置する。他の２つのパケッ
トは、入力の待ち行列12から同報通信の出力待ち行列38
の３つのパケットに同報通信される。３つのパケットは
交換して出力され、１つのパケットは出力交換ネットワ
ーク内の出力の競合のためにフィードバックされる。一
般的に、交換動作は、下記の４つの機能を必要とする。
1.パケットの入力 2.同報通信の拡張 3.パケットの出力 パケットの入力が、交換機10の第１オメガ・ネットワ
ーク42内で実行される。パケットは交換機の入力ポート
18に到達し、同時に入力のパケットの待ち行列12の末尾
にルートを割り当てされる。これらのパケットは、オメ
ガ・ネットワークとインタリーブした共有記憶装置内
で、「取り出し−追加の組み合わせ」動作を使用するこ
とによる分散制御によって、同時にルートを割り当てら
れることができる。更に、このことは、オメガ・ネット
ワーク内に非ブロッキング経路を必要とする。従って、
入力パケットを共用記憶装置の入力の待ち行列12に載置
する場合に、ブロッキングが存在しない。パケットは、
第２オメガ・ネットワーク44内で同報通信しようとする
入力の待ち行列の先頭から除去される。
交換機10の第２オメガ・ネットワーク44内で、同報通
信の拡張を実行する。パケットを同報通信するために、
入力の待ち行列12内の各パケットは、同報通信のグルー
プの各出力ポートに対して、第２オメガ・ネットワーク
44内で複数のパケットに複製される。例えば、もしパケ
ットが３個の出力ポートに同報通信されるなら、次に、
そのパケットは入力の待ち行列12内に１個のロケーショ
ンと同報通信出力の待ち行列38内に３個のロケーション
を必要とする。入力パケット・アルゴリズムの場合と同
様に、この同報通信用のアルゴリズムによって、同時に
動作することが可能になり、これは分散制御下で実行さ
れる。最大数のパケットが入力の待ち行列から除去され
て同報通信され、その結果、複製されたパケットの数
は、オメガ・ネットワークの出力ポートの数を超えな
い。第２オメガ・ネットワークからの出力パケットは、
次に、同報通信出力の待ち行列の末尾に加えられる。
パケット出力は、交換機10の最後の交換ネットワーク
40内で実行される。出力の待ち行列38の各要素は１つの
出力ポートに向けられたパケットに対応する。複数のパ
ケットが、ルートを割り当てようとする待ち行列の先頭
から最終出力ポートに除去される。できるだけ多くのパ
ケットが待ち行列から除去され、これは最高交換ネット
ワークの入力ポートの数である。クロスバー交換機また
はバッチャ−バイヤン交換機のような交換ネットワーク
はパケットを同報通信の出力の待ち行列38から出力ポー
トに転送する。もし２つのパケットが同一の出力ポート
に向けられると、ブロッキングの発生する可能性があ
る。もし出力のブロッキングが発生すれば、出力ポート
に向けられた第１パケットはそのポートに転送され、全
ての他のパケットはブロックされたものとして識別され
る。ブロックされたパケットはフィードバック経路50に
よって同報通信の出力の待ち行列38から第２オメガ・ネ
ットワーク44に戻される。
パケットのフィードバックは、第２オメガ・ネットワ
ーク内で実行される。出力交換ネットワークからブロッ
クされたパケットは、識別され、フィードバック経路30
によって第２オメガ・ネットワーク44に戻される。これ
らのブロックされたパケットは、同時に同報通信の出力
の待ち行列38の先頭に対してルートを割り当てられ、パ
ケットのシーケンスを保存する。パケットのフィードバ
ックを実行するのに必要なアルゴリズム、パケットの入
力に必要なアルゴリズムと同じである。入力、出力及び
フィードバックのネットワークの動作は、非同報通信の
パケット交換機の動作と同じである。同報通信の拡張は
交換機の第２オメガ・ネットワーク内で実行される。入
力の待ち行列12の先頭の要素は、除去され、必要に応じ
て各同報通信の出力に対して複製され、同報通信の出力
の待ち行列38の末尾のシーケンス化した入り口に記憶さ
れる。記憶装置がインタリーブされているため全ての入
力、出力、及びパケットは異なった連続するメモリ・ア
ドレスに記憶される。同報通信機能は、オメガ・ネット
ワーク内で実行された標準のルート割当手順を変更する
ことによって、実行される。
第12図は、オメガ・ネットワークで使用する標準のル
ート割当の手順を示す。０乃至Ｎ−１からアドレスさ
れ、入力がＮ個、出力がＮ個の場合、オメガ・ネットワ
ークは、交換要素2x2のlog2N段階を含む。ルートの割当
は、パケットの所望の出力アドレスを使用することによ
って、いずれかの入力に入るパケットに対して行う。オ
メガ・ネットワークの各段階は、行き先アドレスの１ビ
ットに対応している。パケットの出力アドレスは、オメ
ガ・ネットワークの第１段階の2x2個交換要素に与えら
れる。出力アドレスの最上位ビットは除去され、残りの
アドレスは除去されたアドレス・ビットに対応する2x2
の交換要素の出力に進む。例えば、第12図では、オメガ
・ネットワークの出力６に向けられたパケットは入力３
に入る。アドレス「110」は、入力３に接続された2x2の
交換機に転送される。この交換機は最上位ビット、
「１」を除去し、アドレス「10」をその「１」の出力に
転送する。この手順は、パケットがその行き先に到達す
る迄、オメガ・ネットワークの後続の段階で交換要素に
よって反復される。このルート割当スキームを使用する
と、パケットはオメガ・ネットワークの全ての入力から
出力６に正しく到達する。
交換機内で同報通信のルート割り当て行うため、第２
オメガ・ネットワーク44の１つの入力は、パケットを複
数の出力に転送することができる。一般的に、１つの入
力パケットをオメガ・ネットワークの複数の出力に同報
通信することは、難しい問題である。一般的な同報通信
の問題は、このアーキテクチャでは、連続する１つの入
力を複数の連続する出力だけに同報通信するという問題
に単純化される。第２オメガ・ネットワーク44は、入力
の待ち行列の先頭からの入り口点（entries）を同報通
信の出力の待ち行列38の末尾のシーケンス化した入り口
点に転送する。記憶装置がインターリーブしているの
で、同報通信出力の待ち行列内のシーケンス化した入り
口点は、連続するメモリ・バンク内に位置し、従ってオ
メガ・ネットワークの連続する出力内に位置する。
１つの入力を複数の連続した出力に同報通信するとい
う単純化した同報通信のルート割当の問題は、オメガ・
ネットワークを少し補強することで解決される。同報通
信入力は連続する出力のアドレスの範囲に転送しなけれ
ばならない。この範囲は連続しているので、これはこの
範囲の上部のアドレスと下部のアドレスに対応する上部
と下部の２つの数字によってそれぞれ特定することがで
きる。また下部＜上部と仮定する。実際には、下部が上
部よりも大きくなり、高位のアドレスからスタートし、
より高位のアドレスに連続し、下部のアドレスにラップ
する範囲を表す可能性がある。この新しいルート割当の
手順は、１つの出力アドレスを同報通信する代わりにア
ドレス対［下部、上部］を同報通信しなければならない
という点を除いて、標準のオメガ・ネットワークのルー
ト割当手順と同じである。2x2の交換要素はこのアドレ
ス対を受信し、各々の最上位ビットを除去する。もし除
去したビットが同一であれば、上部と下部の残りのビッ
トは、以前のように、除去されたアドレス・ビットの値
に対応する2x2の交換要素に転送される。もし除去した
ビットが異なっていれば、下部の最上位ビットは「０」
であり、上部の最上位ビットは「１」である。この場
合、出力アドレスの範囲のある部分は2x2の切り替え要
素の出力「０」に対してルートを割当なければならず、
残りの範囲は出力「１」にルートを割当なければならな
い。パケットは両方の出力に転送される。正しいルート
の割当を行うには、これらのアドレス対［下部11・・・
１］と［00・・・０、上部］を発生し、ポート「０」と
「１」にそれぞれ転送しなければならない。このルー卜
割当スキームを使用するとパケットは、下部から上部に
全ての連続する出力アドレスに対して正しくルートを割
り当てられる。
第13図は同報通信のルー卜割当の一例を示す。１つの
パケットは入力３に到達して出力３乃至６に同報通信さ
れるようにルートを割り当てられる。アドレス対「［01
1、110］」は、入力３に接続された2x2の交換機に転送
される。この交換機は上部と下部から最上位ビット
「０」と「１」を除去する。最上位ビットは異なってい
るため、交換要素は入力されるパケットをその出力の両
方に転送する。正しくルートを割り当てるため、新しい
アドレス対「［11、11］」（［下部、11］）が出力
「０」に転送され、新しいアドレス対［00、10］」
（［00、上位］）が出力「１」に転送される。段階２の
第２交換要素を検討する。この要素はアドレス対「［1
1、11］」を受信する。このアドレス対の最上位ビット
は同一であるので、残りのアドレス対「［１、１］」は
その「１」の出力に転送される。このルート割当の手順
を終了すると、入力３は連続する出力３乃至６に正しく
ルートを割り当てられる。このルート割当手順は、上部
＝下部と設定することによって、行き先が１つの標準の
オメガ・ネットワークのルート割当に使用することがで
きる。
ここで提供された同報通信のルート割り当て手順を使
用して、オメガ・ネットワークの１つの入力を複数の連
続する出力にルート割り当てすることができる。更に、
このルート割り当て手順によって、幾つかの連続する入
力を各々複数の連続する非ラッピング出力に同時にルー
ト割り当てすることができる。入力の１つに対して必要
なこれらの経路は、ブロックされないか、または他の入
力の経路と干渉しない。フィードバック・ネットワーク
の２つのフェーズのスキームと同様の２つのフェーズの
スキームを使用すると、ラップされた出力が可能にな
る。
以下の方法で入力の待ち行列12に対して変形したコピ
ー数発生装置を設けることによって、処理量を増加する
ことができる。同報通信のパケットがＮ個を超えるパケ
ットを有している場合、複製しようとするパケット全体
をドロップするのではなく、最高Ｎ個のパケットを複製
することができ、これによって同報通信のパケットのコ
ピー数は最初のトライアルで転送することができないパ
ケットの数迄減少することができる。第２オメガ・ネッ
トワークを介していずれの入力パケットを転送すること
ができるかを判定するスキームは、取り出し−追加動作
から得られたアドレスを観察し、Ｎ未満の数を有するア
ドレスを選択することによって、簡単に実行される。Ci
は、入力の待ち行列12内の先頭のポインタのアドレスか
らｉ番目のパケットに対するコピーの数とする。取り出
し−追加動作から、この条件 を満足するｋ番目のパケットを見つけることができる。
ｋ番目のパケットを見けると、ｋ番目のパケットの 個のコピーが第２オメガ・ネットワークを介して複製さ
れ、ｋ番目のコピーの数は に変わる。新しいコピーの数を有するｋ番目のパケット
は次のクロック・サイクルで転送すべき共用メモリの入
力の待ち行列に留まる。先頭のポインタは、この共用メ
モリの入力の待ち行列内のｋ番目のパケットの位置を示
す。
第14図は、コピー・ネットワーク・アーキテクチャ15
の同様の実行を示す。コピー・ネットワークは、パケッ
ト・サイクル内で実行するように設計される。パケット
は、最大送信速度によって決まる固定周波数で交換機11
の入力ポート18に到達する。最短の到達間の時間を交換
サイクルとして識別する。交換機15は、１サイクル内に
上記の全ての機能を実行しなければならない。これは、
上で確認したように、２つのオメガ・ネットワークによ
って、または到達パケットの速度の４倍でデータを転送
することのできる１つのオメガ・ネットワークによって
実行することができる。より高速のオメガ・ネットワー
クを１つ使用するのは、これを入手することが可能であ
るからである。
交換機15のアーキテクチャは、この交換機の各入力ポ
ートと出力ポートに対して１つのプロセッサ、即ちＮ個
のプロセッサ54を有している。各プロセッサ54は、交換
機能の各段階で必要な全ての機能を実行する。全ての共
用メモリの待ち行列は、広域記憶装置のＮ個のインタリ
ーブされたバンクを定義する各プロセッサ54に対して局
所的な記憶装置56によって実行される。オメガ・ネット
ワーク52は、以下の４つの機能を１つの交換サイクル内
に実行しなければならない。即ち、これらの４つの機能
は、入力パケットに対するルートの割当、同報通信の拡
張、ブロックされたパケットの入力の待ち行列と同報通
信の出力の待ち行列に対するフィードバックである。図
示のように、これらの機能は分散されたプロセッサによ
って分散態様で制御される。入力ポート18と出力ポート
24はI/O58を介して実行され、このI/O装置58は、要求さ
れた送信速度でパケットを授受し、これらのパケットを
プロセッサの記憶装置56に転送する。
交換機の詳細な性能の分析は下記の通りである。例示
目的のため、同報通信のトラフィックは、幾何到達間分
布を使用してモデル化し、パケットのコピーの数はこの
幾何分布によって説明する。ネットワークに対するトラ
フィックの負荷は均一であると仮定し、その結果、到達
するパケットは出力ポート24のいずれにも等しく進むこ
とができる。
ρは提供された負荷とし、ｑ（Yi＝ｙ）は到達するパ
ケットの要求するコピーの数がｙである確率とする。Ｐ
（Xi＝ｘ）は発生されたコピーの数がｘである確率とす
る。そこで Ｐ（ｓ）＝Ｅ［e3Xi］＝（Ｉ−ρ）＋ρＱ（ｓ） 従って、提供された有効な負荷はρＥ（Yi）である。
もしYiがパラメータｑを有する截頭幾何分布に従って
分布すると仮定すれば、 ｑ（ｋ）＝Pr［Yi＝ｋ］＝［（１−ｑ）qk-1/1−qN］ x1≦ｋ≦Ｎ ここで、Ｎはコピーの最大許容数である。到達するパ
ケットはせいぜい全ての出力の待ち行列38に同報通信さ
れるので、Ｎはネットワークのサイズ（即ち、ネットワ
ークが64x64の場合、Ｎ＝64）と同じである。
到達するパケット当たりのコピーの数は、従って Ｅ（Yi）＝（1/1＝ｑ）−（NqN/1−qN） である。
第15図は、共用記憶装置のネットワーク11と専用記憶
装置のコピー・ネットワーク15の両方の場合の種々の平
均コピー数についての遅延対処理量を示す。合理的なパ
ケットの遅延によってコピー・ネットワークを動作する
には、それぞれ平均コピー数２、５及び７を有する同報
通信トラフィックの場合、提供された負荷は0.586（入
力の待ち行列の交換機12の最大処理量）から0.1、0.3及
び0.4に削減される。これは、点から点へのトラフィッ
クの場合、０点58の最大処理量からの大幅な減少であ
る。しかし、バッファを共用すると、最大処理量は、図
に示すように、点から点へのトラフィックの処理量と同
じレベルに保持することができる。更に、遅延は、飽和
点に至る最大値に接近したままである。より多数のコピ
ーを有するトラフィックは、より小さい遅延とより高い
処理量を有している。提供された負荷は一定のままであ
るので、コピーの数が増加するのに従って、同報通信ト
ラフィックの到達速度は減少し、従って処理量が増加し
て遅延は減少する。
第16図は、専用記憶装置と共用記憶装置のネットワー
ク15、11の場合のパケット損失の確率対バッファのサイ
ズを示す。パケットの損失の確率は、負荷が点から点へ
のトラフィックの最大処理量0.58に近い場合に、得られ
る。予期できるように、共用記憶装置のネットワーク11
は、専用記憶装置のコピー・ネットワーク15よりもより
少ないオーダの大きさのバッファを必要とする。例え
ば、共用記憶装置は、10-6のパケット損失の確率を維持
するために５個未満のバッファを必要とするに過ぎない
が、一方専用記憶装置のコピー・ネットワークは、これ
ら２つの間のギャップを埋めるためには、数オーダの大
きさのバッファを必要とする。
第17図は、バッファのサイズが８と16である、専用記
憶装置と共用記憶装置のコピー・ネットワークの場合の
パケット損失の確率対提供された負荷を示す。この共用
記憶装置のコピー・ネットワークは、パケット損失の確
率が非常に低い（即ち、10-7）の最高0.6の負荷で動作
することができる。しかし、専用記憶装置のコピー・ネ
ットワークは、もし同様のパケット損失の確率が必要な
ら、低い負荷（即ち、0.2乃至0.3）を取り扱うことしか
できない。従って、同じパケット損失の確率が必要な場
合、共用記憶装置のコピー・ネットワークは、専用記憶
装置のコピー・ネットワークよりも非常に高い処理量を
有する。
例示目的のための上述の実施例で本発明を詳細に説明
したが、この詳細はこの例示目的のためのみのものであ
り、以下の請求の範囲で説明するものを除いて、当業者
は、本発明の精神と範囲から逸脱することなく種々の変
形を行うことができることを理解しなければならない。
フロントページの続き (56)参考文献 特開 平１−177239（ＪＰ，Ａ) 特開 平４−2238（ＪＰ，Ａ) 特開 平３−11844（ＪＰ，Ａ) 特開 平２−117241（ＪＰ，Ａ) 特開 昭62−245799（ＪＰ，Ａ) 特表 平３−503228（ＪＰ，Ａ) 特表 昭59−501849（ＪＰ，Ａ) ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｐｕｔ ｅｒｓ，Ｃ−32，Ｎｏ．２，ｐ．175− 189 Ｊ．ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａ ｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇ ｉｎｅｅｒｉｎｇ，Ａｕｓｔｒａｌｉ ａ，Ｖｏｌ．８，Ｎｏ．２，ｐ．119− 129 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】それぞれのパケットが記憶されているアド
    レスを有するＭ個のインタリーブされた記憶バンクを有
    する共用記憶装置の待ち行列であって、Ｍが整数≧３で
    ある上記の共用記憶装置の待ち行列と； パケットを受信するためのＮ個の入力ポートを有し、そ
    れぞれのパケットを上記の共用記憶装置の待ち行列内の
    所望のアドレスに供給するプレゼンテーション・ネット
    ワークであって、Ｎは整数であり、上記の待ち行列は上
    記のプレゼンテーション・ネットワークと通信を行って
    上記のパケットを受信する上記のプレゼンテーション・
    ネットワークと； Ｊ個の出力ポートを有し、上記の待ち行列からパケット
    を受信し、上記のパケットを所望の出力ポートに供給す
    る分配ネットワークであって、上記の共用記憶装置の待
    ち行列と通信を行う上記の分配ネットワークと； プレゼンテーション・ネットワークが順に受信したパケ
    ットが上記のプレゼンテーション・ネットワークによっ
    て上記の待ち行列内の連続したアドレスに供給されるよ
    うに、上記のプレゼンテーション・ネットワークの受信
    したパケットに順序を付ける手段と；及び Ｆ≧０個のフィードバック・チャンネルを有し、上記の
    共用記憶装置と上記のプレゼンテーション・ネットワー
    クと通信を行って上記の分配ネットワークからブロック
    されたパケットを回復するフィードバック手段と； を有することを特徴とするパケット交換機。
  2. 【請求項２】上記の順序付け手段は、上記の待ち行列と
    通信を行う取り出し及び追加回路を有し、その結果、上
    記の手段は上記のプレゼンテーション・ネットワークの
    受信しているパケットを記憶させることなくアドレスを
    識別し、上記のプレゼンテーション・ネットワークの受
    信しているパケットを記憶させることなく連続して順序
    付けされたアドレスに載置することを特徴とする請求の
    範囲第１項記載の交換機。
  3. 【請求項３】上記のプレゼンテーション・ネットワーク
    はオメガ・スイッチを有し、上記の分配ネットワークは
    オメガ・スイッチを有することを特徴とする請求の範囲
    第１項記載の交換機。
  4. 【請求項４】更に、同報通信を提供する手段を有し、こ
    の提供手段は上記の待ち行列と上記の分配ネットワーク
    と通信を行うことを特徴とする請求の範囲第１項記載の
    交換機。
  5. 【請求項５】上記の提供手段は上記の待ち行列と通信を
    行ってこれからパケットを受け取るオメガ交換機と、上
    記のオメガ交換機及び分配ネットワークと通信を行って
    パケットを第２広域共用優先権待ち行列から上記の分配
    ネットワークに供給する上記の第２広域共用優先権待ち
    行列を有することを特徴とする請求の範囲第４項記載の
    交換機。
  6. 【請求項６】上記の分配ネットワークには、上記の待ち
    行列と通信を行って所望の行き先に到達することをブロ
    ックされたパケットをフィードバックする少なくとも１
    つの出力ポートがあることを特徴とする請求の範囲第１
    項記載の交換機。
  7. 【請求項７】Ｎ≧３であるＮ個のポートを有する記憶装
    置において： それぞれのパケットが記憶されているアドレスを有する
    Ｍ個のインタリーブされた記憶バンクを有する広域共用
    記憶装置の待ち行列であって、Ｍは≧３の整数である上
    記の広域共用記憶装置の待ち行列と； パケットを受信するためのＮ個の入力ポートを有し、そ
    れぞれのパケットを上記の待ち行列内の所望のアドレス
    に供給するプレゼンテーション・ネットワークであっ
    て、Ｎは≧３の整数であり、上記の待ち行列は上記のプ
    レゼンテーション・ネットワークと通信を行って上記の
    パケットを受信する上記のプレゼンテーション・ネット
    ワークと；及び プレゼンテーション・ネットワークが順に受信したパケ
    ットが上記のプレゼンテーション・ネットワークによっ
    て上記の待ち行列内の連続したアドレスに供給されるよ
    うに、上記のプレゼンテーション・ネットワークの受信
    したパケットに順序を付ける手段と； を有することを特徴とするＮ個のポートを有する記憶装
    置。
  8. 【請求項８】Ａ 共用記憶装置のシーケンス化したアド
    レスで受信したパケットを記憶する入力の待ち行列と； Ｂ パケットをこれらのパケットの指定された出力ポー
    トに送信する出力交換ネットワークと；及び Ｃ 上記の出力の交換ネットワークからブロックされた
    パケットを上記の入力の待ち行列の上記の共用記憶装置
    内のシーケンス化されたアドレスで回復するフィードバ
    ック・ネットワークとを有し、 上記の入力の待ち行列は： ｉ パケットを受信するＮ≧３個の入力ポートと； ii 上記の受信したパケットの各々を独自に順にアドレ
    スする手段と； iii アドレスされたパケットを連続的に記憶するＫ個
    のインタリーブしたバンクを有する共用記憶装置と； iv 上記の入力ポートを上記の共用記憶装置に接続する
    交換ネットワークと； を有し、 上記の出力交換ネットワークは： ｉ パケットを送信するＭ≧３個の出力ポートと； ii 上記の共用記憶装置の出力を上記の出力ポートに接
    続する交換ネットワークと； iii パケットを上記の共用の記憶装置からその正しい
    出力ポートに供給する 手段と； を有し、 上記のフィードバック・ネットワークは： ｉ Ｆ≧０個のフィードバック・チャンネルと； ii 上記の共用記憶装置の上記の出力と上記の入力を接
    続する交換ネットワークと； iii 連続して記憶されたパケットの間に空白の間隔が
    存在しないように、上記のフィードバック・パケットの
    各々を独自に順にアドレスする手段と； を有し、 Ｎ、Ｋ、Ｍ、とＦは整数であることを特徴とするパケッ
    ト交換用システム。
  9. 【請求項９】Ａ 共用記憶装置のシーケンス化したアド
    レスで受信したパケットを記憶する入力の待ち行列と； Ｂ 上記の入力の待ち行列に含まれているパケットを複
    製し、第２共用記憶装置のシーケンス化したアドレスに
    記憶する同報通信待ち行列と； Ｃ パケットをこれらのパケットの指定された出力ポー
    トに送信する出力交換ネットワークと；及び Ｄ 上記の出力の交換ネットワークからブロックされた
    パケットを上記の同報通信の待ち行列の共用記憶装置内
    のシーケンス化されたアドレスで回復するフィードバッ
    ク・ネットワークを有し、 上記の入力の待ち行列は： ｉ パケットを受信するＮ≧３個の入力ポートと； ii 上記の受信したパケットの各々を独自に順にアドレ
    スする手段と； iii アドレスされたパケットを連続的に記憶するＫ個
    のインタリーブしたバンクを有する共用記憶装置と； iv 上記の入力ポートを上記の共用記憶装置に接続する
    交換ネットワークと； を有し、 上記の同報通信待ち行列は： ｉ パケットを受信するＫ個の入力ポートと； ii 上記の複製したパケットの各々を独自に順にアドレ
    スする手段と； iii アドレスされたパケットを連続的に記憶するＬ個
    のインタリーブしたバンクを有する共用記憶装置と； iv 上記の入力の待ち行列の共用記憶装置の出力を上記
    の同報通信の待ち行列の共用記憶装置に接続する交換ネ
    ットワークと； を有し、 上記の出力交換ネットワークは： ｉ パケットを送信するＭ≧３個の出力ポートと； ii 上記の同報通信の待ち行列の共用記憶装置の出力を
    上記の出力ポートに接続する交換ネットワークと； iii パケットを上記の同報通信の待ち行列の共用の記
    憶装置からその正しい出力ポートに供給する手段と； を有し、 上記のフィードバック・ネットワークは： ｉ Ｆ≧０個のフィードバック・チャンネルと； ii 上記の同報通信の待ち行列の共用記憶装置の上記の
    出力と上記の入力を接続する交換ネットワークと； iii 連続して記憶されたパケットの間に空白の間隔が
    存在しないように、上記のフィードバック・パケットの
    各々を独自に順にアドレスする手段を； を有し、 Ｎ、Ｋ、Ｌ、ＭとＦは整数であることを特徴とするパケ
    ットを同報通信用に交換するシステム。
  10. 【請求項１０】Ａ 共用記憶装置のシーケンス化したア
    ドレスで受信したパケットを記憶する入力の待ち行列
    と； Ｂ 上記の入力の待ち行列に含まれているパケットを複
    製し、出力を考慮すべき第２共用記憶装置のシーケンス
    化したアドレスに記憶する同報通信待ち行列と；及び Ｃ 上記の出力の交換ネットワークからブロックされた
    パケットを上記の同報通信の待ち行列の共用記憶装置内
    のシーケンス化されたアドレスで回復するフィードバッ
    ク・ネットワークを有し、 上記の入力の待ち行列は： ｉ パケットを受信するＮ≧３個の入力ポートと； ii 上記の受信したパケットの各々を独自に順にアドレ
    スする手段と； iii アドレスされたパケットを連続的に記憶するＫ個
    のインタリーブしたバンクを有する共用記憶装置と； iv 上記の入力ポートを上記の共用記憶装置に接続する
    交換ネットワークと； を有し、 上記の同報通信待ち行列は： ｉ パケットを受信するＫ個の入力ポートと； ii 上記の複製したパケットの各々を独自に順にアドレ
    スする手段と； iii アドレスされたパケットを連続的に記憶するＬ個
    のインタリーブしたバンクを有する共用記憶装置と； iv 上記の入力の待ち行列の共用記憶装置の出力を上記
    の同報通信の待ち行列の共用記憶装置に接続する交換ネ
    ットワークと； を有し、 上記のフィードバック・ネットワークは： ｉ Ｆ≧０個のフィードバック・チャンネルと； ii 上記の同報通信の待ち行列の共用記憶装置の上記の
    出力と上記の入力を接続する交換ネットワークと； iii 連続して記憶されたパケットの間に空白の間隔が
    存在しないように、上記のフィードバック・パケットの
    各々を独自に順にアドレスする手段と； を有し、 Ｎ、Ｋ、Ｌ、とＦは整数であることを特徴とする共用記
    憶装置の同報通信のコピー・ネットワークのシステム。
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0453863A2 (en) * 1990-04-27 1991-10-30 National Semiconductor Corporation Methods and apparatus for implementing a media access control/host system interface
US5287346A (en) * 1991-10-16 1994-02-15 Carnegie Mellon University Packet switch
US5742760A (en) * 1992-05-12 1998-04-21 Compaq Computer Corporation Network packet switch using shared memory for repeating and bridging packets at media rate
US6018771A (en) * 1992-11-25 2000-01-25 Digital Equipment Corporation Dynamic assignment of multicast network addresses
US5434855A (en) * 1993-07-23 1995-07-18 Digital Equipment Corporation, Patent Law Group Method and apparatus for selective interleaving in a cell-switched network
US5418781A (en) * 1993-07-23 1995-05-23 Digital Equipment Corporation Architecture for maintaining the sequence of packet cells transmitted over a multicast, cell-switched network
FR2711465B1 (fr) * 1993-10-20 1996-01-12 Boyer Pierre Système de files d'attente en entrée prévu notamment pour être relié aux entrées d'une matrice de commutation de type spatial sans blocage.
KR0119725B1 (ko) * 1994-04-14 1997-10-29 조백제 선형변환 방법을 이용한 영상처리용 병렬기억장치
US5475682A (en) * 1994-06-10 1995-12-12 At&T Corp. Method of regulating backpressure traffic in a packet switched network
FR2721416B1 (fr) * 1994-06-20 1996-08-30 Met Dispositif d'acheminement de cellules de données à mode de transfert asynchrone.
IT1266895B1 (it) * 1994-07-26 1997-01-21 Cselt Centro Studi Lab Telecom Procedimento per l'allocazione ottimale delle risorse per il trasporto di flussi informativi a banda variabile su reti in tecnica atm, e nodo
AU3412295A (en) * 1994-09-01 1996-03-22 Gary L. Mcalpine A multi-port memory system including read and write buffer interfaces
US5552735A (en) * 1994-10-07 1996-09-03 Northrop Grumman Corporation Multi-gigahertz single flux quantum switch
US5590122A (en) * 1994-12-22 1996-12-31 Emc Corporation Method and apparatus for reordering frames
GB9509484D0 (en) * 1995-05-10 1995-07-05 Gen Datacomm Adv Res Atm network switch
US5636210A (en) * 1995-08-02 1997-06-03 Agrawal; Jagannath P. Asynchronous transfer mode packet switch
US5687324A (en) * 1995-11-08 1997-11-11 Advanced Micro Devices, Inc. Method of and system for pre-fetching input cells in ATM switch
US5721833A (en) * 1995-12-29 1998-02-24 Gte Laboratories Incorporated Push-out of low priority signals from switch buffers
US5689505A (en) * 1996-01-16 1997-11-18 Lucent Technologies Inc. Buffering of multicast cells in switching networks
US5907717A (en) * 1996-02-23 1999-05-25 Lsi Logic Corporation Cross-connected memory system for allocating pool buffers in each frame buffer and providing addresses thereof
US5724358A (en) * 1996-02-23 1998-03-03 Zeitnet, Inc. High speed packet-switched digital switch and method
US5898687A (en) * 1996-07-24 1999-04-27 Cisco Systems, Inc. Arbitration mechanism for a multicast logic engine of a switching fabric circuit
US5923644A (en) * 1996-10-03 1999-07-13 The Board Of Trustees Of The Leland Stanford Junior University Apparatus and method for processing multicast cells in an input-queued multicast switch
US6188690B1 (en) 1996-12-12 2001-02-13 Pmc-Sierra, Inc. Method and apparatus for high speed, scalable communication system
US6026092A (en) * 1996-12-31 2000-02-15 Northern Telecom Limited High performance fault tolerant switching system for multimedia satellite and terrestrial communications networks
US6128654A (en) * 1997-02-14 2000-10-03 Advanced Micro Devices, Inc. Method and apparatus for transmitting multiple copies by replicating data identifiers
US6175902B1 (en) * 1997-12-18 2001-01-16 Advanced Micro Devices, Inc. Method and apparatus for maintaining a time order by physical ordering in a memory
KR100233103B1 (ko) 1997-05-27 1999-12-01 윤종용 순환구조를 갖는 광스위치장치 및 방법
EP0884876B1 (en) * 1997-05-31 2010-02-03 Texas Instruments Incorporated Improved packet switching
US6018524A (en) * 1997-09-09 2000-01-25 Washington University Scalable high speed IP routing lookups
DE19741577A1 (de) * 1997-09-20 1999-03-25 Cit Alcatel Verfahren und Vorrichtungen zum Aufbau von Punkt-zu-Mehrpunkt-Verbindungen und Mehrpunkt-zu-Punkt-Verbindugen
JP2896509B1 (ja) * 1998-03-20 1999-05-31 東京大学長 大容量可変長パケット交換に適したパケットスイッチ方式
US6449256B1 (en) 1998-05-07 2002-09-10 Washington University Fast level four switching using crossproducting
US6212184B1 (en) 1998-07-15 2001-04-03 Washington University Fast scaleable methods and devices for layer four switching
US7333484B2 (en) * 1998-08-07 2008-02-19 Intel Corporation Services processor having a packet editing unit
JP2001256176A (ja) * 2000-03-13 2001-09-21 Mitsubishi Electric Corp ブリッジ装置
US7336612B1 (en) * 2001-07-27 2008-02-26 Sprint Communications Company L.P. Switching system for telecommunication networks
US6999998B2 (en) * 2001-10-04 2006-02-14 Hewlett-Packard Development Company, L.P. Shared memory coupling of network infrastructure devices
US20030069949A1 (en) * 2001-10-04 2003-04-10 Chan Michele W. Managing distributed network infrastructure services
JP2003174479A (ja) * 2001-12-07 2003-06-20 Fujitsu Ltd パケット通信方法及びその装置
US6877048B2 (en) * 2002-03-12 2005-04-05 International Business Machines Corporation Dynamic memory allocation between inbound and outbound buffers in a protocol handler
WO2004086242A1 (en) * 2003-03-24 2004-10-07 Sony Computer Entertainment Inc. Crossbar switch, method and program for controlling operation thereof
US7562364B2 (en) * 2003-12-30 2009-07-14 Intel Corporation Adaptive queue scheduling
US7539190B2 (en) * 2004-01-05 2009-05-26 Topside Research, Llc Multicasting in a shared address space
US8213421B2 (en) * 2004-05-03 2012-07-03 Alcatel Lucent Methods and systems for efficient multicast across a mesh backplane
CA2590686C (en) * 2004-12-17 2013-05-21 Onechip Photonics Inc. Compact load balanced switching structures for packet based communication networks
US7882280B2 (en) 2005-04-18 2011-02-01 Integrated Device Technology, Inc. Packet processing switch and methods of operation thereof
US7747904B1 (en) 2006-05-12 2010-06-29 Integrated Device Technology, Inc. Error management system and method for a packet switch
US7817652B1 (en) 2006-05-12 2010-10-19 Integrated Device Technology, Inc. System and method of constructing data packets in a packet switch
US7596142B1 (en) 2006-05-12 2009-09-29 Integrated Device Technology, Inc Packet processing in a packet switch with improved output data distribution
US7706387B1 (en) 2006-05-31 2010-04-27 Integrated Device Technology, Inc. System and method for round robin arbitration
US7693040B1 (en) 2007-05-01 2010-04-06 Integrated Device Technology, Inc. Processing switch for orthogonal frequency division multiplexing
US8645609B2 (en) * 2010-12-06 2014-02-04 Brocade Communications Systems, Inc. Two-port memory implemented with single-port memory blocks

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4512011A (en) * 1982-11-01 1985-04-16 At&T Bell Laboratories Duplicated network arrays and control facilities for packet switching
US4730305A (en) * 1986-04-11 1988-03-08 American Telephone And Telegraph Company, At&T Bell Laboratories Fast assignment technique for use in a switching arrangement
US4813038A (en) * 1987-06-29 1989-03-14 Bell Communications Research, Inc. Non-blocking copy network for multicast packet switching
JP2667868B2 (ja) * 1988-04-06 1997-10-27 株式会社日立製作所 セル・スイッチング・システム
US5287346A (en) * 1991-10-16 1994-02-15 Carnegie Mellon University Packet switch

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｐｕｔｅｒｓ，Ｃ−３２，Ｎｏ．２，ｐ．１７５−１８９
Ｊ．ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎｇ，Ａｕｓｔｒａｌｉａ，Ｖｏｌ．８，Ｎｏ．２，ｐ．１１９−１２９

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