JPH06503937A - パケット交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 パケット交換機 技術分野 本発明は、交換システムに関する。さらに詳しくは、本発明は、広域共用記憶装 置の待ち行列を育する交換システムに関する。

背景技術 ＡＴＭ　（非同期式転送モード）は、国際規格団体であるＣＣＩＴＴによる種々 のトラフィック、例えば、映像、音声およびデータのようなトラフィックを搬送 するＢＩＳＤＮ（広帯域デジタル・サービス統合ネットワーク）に推奨される転 送技術である。ＡＴＭは、柔軟な帯域幅、高速かつ動的な通話の再構築、サービ スの独立性、および激増するトラフィックの効率的な多重化を提供する。理想的 なＡＴＭ交換機は、許容できない遅延やハードウェアが非常に複雑なることを招 くことなく、種々の異質なりｌ５ＤＮサービスから生じる激増するトラフィック を調整することができる。

パケット交換機では、送信されたパケットを一時的に記憶するバッファが必要で ある。内部と外部の資源の不一致に対するバッファリングが先ず必要である。

外部資源の不一致の例は、２個のパケットを同じ出力ボート上で送信しようとす る場合に生じる。この場合、一般的に、１個のパケットが送信され、もう１個は バッファされる。内部の不一致は、２個のパケットが同じ内部ソース、例えば、 交換機に対する内部の線を必要とする場合に生じる。

最近の交換機の設計には、離散型の入力バッファ、離散型の出力バッファ、また は内部バッファリングが含まれている（Ｍ、Ｇ、Ｈｌｕｃｈｙ　；とＭ、　Ｊ、 　Ｋａｒｏｌ、ｒＱｕｅｕｉｎｇ　ｉｎ　Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ　 Ｐａｃｋｅｔ　Ｓｗｉｔｃｈｉｎｇ」　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｎ　５ｅ ｌｅｃｔｅｄ　Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、５ＡＣ−６ 、ｐｐ、１５８７−１５９７　１９９８年１２月）。離散型入力バッファの場合 、待ち行列は各入力ポートと関連している。到達したパケットは、待ち行列の一 番末尾に挿入される。もし交換機内で他のパケットとの内部的または外部的不一 致か生しなければ、最上部のパケットを取り除く。出力のバッファリングによっ て、同し待ち行列を各出力ボートと関連させる。内部ノ）ソファリングによって 、離散型バッファを内部交換機構造または段階と関連させる。以前に行われた研 究［Ｋ。

Ｌｕｔｚ、ｒＣｏｎｓｉｄｅｒａｔｉｏｎｓ　ｏｎ　ＡＴＭ　Ｓｗｉｔｃｈｉｎ ｇＴｅｃｈｎ；ｑｕｅｓＪ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｊｏｕｒｎａｌ　。

ｆＤｉｇｉｔａｌ　ａｎｄ　Ａｎａｌｏｇ　Ｃａｂｌｅｄ　Ｓｙｓｔｅｍｓ　Ｖ ｏｌ、Ｌ　Ｉ）ｌ）、２３７−２４３　１９８８：　ＩＮＦＯＣＯＭ　’　８８ のＰｒ。

ｃ、（Ｎｅｗ　０ｒｌｅａｎｓ、Ｌｕ１ｓｉａｎａ）に於けるＡ、Ｅｃｋｂｅｒ ｇとＴ、Ｈｏｕ　ｒＥｆｆｅｃｔｓ　ｏｆ　ｏｕｔｐｕｔ　ｂｕｆｆｅｒ　ｓｈ ａｒｉｎｇ　ｏｎ　ｂｕｆｆｅｒ　ｒｅｑｕｉｒｅｍｅｎｔｓ　ｉｎ　ａｎ　Ａ ＴＤＭ　ｐａｃｋｅｔ　５ｗ１ｔｃｈＪ］の結果から、共通バ・ソファを共用す ることによって、交換機のパケットロスの確立が大幅に低下することが分かつて いる。この改善は、激増するトラフィックでは更に大きいことが期待されている 。

パケット交換機で使用されているバッファのサイズと数は、そのコストと性能に 対して大きな影響を有している。バッファが大型でその数が多いと、複雑性とコ ストに不利な影響がある。更に、大型のバッファでは、交換機からバケツトを送 信するのに必要な遅延が増大する。小型で離散型のバッファでは、ノ＜・ソファ のオーバフローのために、結果的にパケットが途絶える可能性がある。従って、 サイズが小型であり、その数が交換機の入力または出力の数と共に直線的に増加 するバッファを要求するのが好ましい。

出力バッフγ用の交換機は、トラフィックのパターンが均一である場合に、処理 量とパケット遅延に関して最良の性能を有している。しかし、これらの交換機の ハードウェアが複雑であるため、ハードウェアの複雑性がより低い入力待ち行列 交換機の構造を研究しなければならない（Ｊ、Ｈｕｉ　とＥ、Ａｒｔｈｕｒｓ、 ｒＡ　ｂｒｏａｄｂａｎｄ　ｐａｃｋｅｔ　５ｗ１ｔｃｈ　ｆｏｒ　ｉｎｔｅｇ ｒａｔｅｄ　ｔｒａｎＳｐｏｒｔＪ　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｎ　５ｅｌ ｅｃｔｅｃ！　Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ＋ｖｏ１．５ ＡＣ−５、Ｉ）ｐ、１２６４−１２７３．１９８７年１０月）。本発明では、共 用記憶装置の入力待ち行列を有する非ブロツク型入力待ち行列の交換機のアーキ テクチャが提供される。簡単な共用記憶装置の入力待ち行列によって、入力ポー トが共通バッファを共用すことが可能になり、従って、パケット・ロスを増加さ せることなく激増するトラフィックを吸収することが出きる。更に、パケットは 送信されると受信され、従って、エンド−ユーザの側で再待ち行列化を行う問題 が除去されることが、この交換機によって保証される。

発明の開示 本発明は、パケット交換機に関する。このパケット交換機は、それぞれのパケッ トがその中に記憶されているＭ個の記憶アドレスを存する広域共用記憶装置の待 ち行列によって構成され、ここでＭは≧３の整数である。このパケット交換機は 、パケットを受信し、それぞれのパケットを待ち行列内の所望のアドレスに供給 するＮ個の入力ポートを有するプレゼンテーション・ネットワークによってまた 構成され、ここてＮは≧３の整数である。この待ち行列は、プレゼンテーション ・ネットワークと通信を行ってパケットを受信する。このパケット交換機は、パ ケットを待ち行列から受信してこれらのパケットを所望の出力ボートに供給する Ｊが≧１である５個の入力ポートを有する分配ネットワークによってまた構成さ れる。この分配ネットワークは、待ち行列と通信を行う。プレゼンテーション・ ネットワークの受信したパケットに順序を付ける手段がまた設けられ、その結果 、プレゼンテーション・ネットワークが順に受信したパケットはこのプレゼンテ ーション・ネットワークによって待ち行列内の連続したアドレスに供給される。

好適な実施例では、Ｍ＝Ｎ＝Ｊであり、上記の順序付は手段は待ち行列と通信を 行う取り出し一追加回路を有し、その結果、この手段はプレゼンテーション交換 機の受信しているパケットを自由に記憶するアドレスを識別し、このプレゼンテ ーション・ネットワークの受信したパケットを自由に記憶するための連続したア ドレスに載置し、このプレゼンテーション・ネットワークと分配ネットワークは 、各々オメガ交換機である。

更に好適な実施例では、このパケット交換機は回報通信能力を育している。

図面の簡単な説明 添付図は、本発明の好適な実施例と本発明を実施する好適な方法を示す。

第１図は、記憶装置を共用する交換機のアーキテクチャの概略図である。

第２図は、パケットの待ち行列動作の概略図である。

第３図は、パケットの待ち行列動作の概略図である。

第４図は、取り出し一追加動作を組合わせる例の概略図である。

第５図は、パケットの待ち行列の構造を概略図である。

第６図は、パケットの待ち行列のフェーズＩの動作の概略図である。

第７図は、パケットの待ち行列のフェーズＩＩの動作の概略図である。

第８図は、記憶装置を共用する交換機のアーキテクチャの詳細の概略図である第 ９図は、記憶装置を共用する複写ネットワークのアーキテクチャの概略図である 。

第１Ｏ図は、パケット待ち行列構造の徘各図である。

第１１図は、代表的なネットワーク動作の概略図である。

第１２図は、標準オメガ・ネットワークに於けるルート割り当ての概略図である 。

第１３図は、オメガ・ネットワークに於ける同報通信のルート割り当ての概略図 である。

第１４図は、代替の交換機を実行した概略図である。

第１５図は、専用記憶装置と共用記憶装置による複写ネットワークに２０個のバ ッファを有する、同報通信のトラフィックに対する遅延対処理量のグラフである 。

ＩＥ１６図は、人力負荷が５８％の専用記憶装置と共用記憶装置を有する複写ネ ットワークの場合のパケット損失の確率対バッファのサイズのグラフである。

第４７図は、専用記憶装置と共用記憶装置を有する複写ネットワークの場合のパ ケット損失の確率対割り込み負荷のグラフである。

発明を実施するための最良の形態 図を参照して、ここでは、これらの図全体を通して同一の参照番号は同一または 同様の部品を示すが、特に第８図は、パケット交換機１０の概略図を示す。パケ ット交換機１０は、それぞれのパケットがその中に記憶されているＭ個の記憶ア ドレス１４を有する広域共用記憶装置の待ち行列１２によって構成され、こ二て Ｍは≧３でありかつ整数である。待ち行列Ｉ２は、第５図に示すようにインター リーブされているのか好ましく、ＦＩＦＯ待ち行列である。

パケット交換機１ｏは、パケットを受信し、それぞれのパケットに待ち行列【２ 内の所望のアドレス１４を与えるためのＮ個の入力ボート１８を有するプレゼン テーション・ネットワーク１６によってまた構成され、ここでＮは≧３でありか つ整数である。待ち行列１２は、プレゼンテーション・ネットワークＩ６と通信 を行ってパケットを受信する。更に、パケット交換機１０は、５個のボート２２ を育する分配ネットワーク２０によって構成され、ここで、Ｊは≧３であり、待 ち行列１２からパケットを受信してこれらのパケットを所望の出力ポートに供給 する。分配ネットワーク２０は、待ち行列１２と通信を行う。プレゼンテーショ ン・ネットワーク１６は、オメガ交換機であるのが好ましい。分配ネットワーク ２０もまたオメガ交換機であるのが好ましいが、これに限定されるものではない 。プレゼンテーション・ネットワーク１６は、ｌｏｇＮＩＩＩの段階によって構 成されるのが好ましい。

更に、パケット交換機１０は、プレゼンテーション・ネットワーク１６の受信し たパケットに順序を付ける手段によって構成され、その結果、プレゼンテーショ ン・ネットワークが順に受信したパケットは、このプレゼンテーション・ネット ワーク！６によって待ち行列Ｉ２内の連続したアドレス１４内に供給される。

Ｍ＝Ｎ＝Ｊであるのが好ましく、順序付は手段は待ち行列１２と通信を行う取り 出し一追加回路を有するのが好ましく、その結果、この順序付は手段は、プレゼ ンテーション・ネットワーク１６の受信しているパケットを自由に記憶するため に並列アドレス１４を識別し、プレゼンテーション・ネットワーク１６の受信し ているこれらのパケットを第６図に示すように自由に記憶するために連続アドレ スＩ４に載置させる。

好適な実施例の動作ては、サイズＮＸＮ　（Ｎ個の入力、Ｎ個の出力）の交換機 は、非ブロツキング分配ネットワークを育すると仮定する。これらのパケットは 、一定長であると仮定し、これらの「パケットは」はＡＴ〜【環境てはｒセルＪ と呼ぶ。ＡＴｈ・ｆは、ヘッダ用に５バイト（ＡＴＭの用語ではオクテツト）、 情報のペイロード用に４８オクテツトを育する一定長のパケットを指定している 。ネットワークに対する全ての入力リンクは、１５５Ｍｂｐｓ（または更に高い ビット速度、例えば、６００１ｖｌｂｐＳ）と等しいビット速度でスロット化し 同期されるとまた仮定する。その結果得られたパケットのスロット時間は、約２ ．８μ秒である。したがって、交換機の構造は、入力ボート当たり、毎秒約３５ ０，０００パケツトを取り扱えるような方法で設計しなければならない。

この交換機のアーキテクチャを第１図に示す。このアーキテクチャは、共用記憶 装置の入力待ち行列と交換ネットワークによって構成される。パケットは、Ｎ個 の入力ボートに到達できる。この交換ネットワークは、各パケットに対して必要 な出力ポートに従ってこれらのパケットを分類する。各出力ポートに対して、せ いぜいＩｌｌ！ｌのパケットがルート割り当てされるだけである。各出力ポート に対する他のパケットは、後続の送信のために、入力待ち行列に戻される。共用 記憶装置の入力待ち行列は、ルート割り当てしようとするパケットを交換ネット ワーク内に記憶する。ＦＩＦＯ方式で、共用記憶装置に対してアクセスが発生し パケットの順序を保持する。

全ての非ブロツキング入力待ち行列交換機（Ｊ、Ｈｕｉ　とＥ、Ａｒｔｈｕｒｓ 、ｒＡ　ｂｒｏａｄｂａｎｄ　ｐａｃｋｅｔ　５ｗ１ｔｃｈ　ｆｏｒ　ｉｎｔｅ ｇｒａｔｅｄ　ｔｒａｎｓｐｏｒｔＪ　ＴＥＥＥ　Ｊｏｕｒｎａｌ　ｏｎ　５ｅ Ｉｅｃｔｅｄ　Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、ｖｏｌ、５ ＡＣ−５、ｐｐ、＋２６４−１２７３．１９８７年１０月；Ｂ、Ｂｉｎｇｈａｍ とＨ，Ｂｕｓｓｅｙｌ　ｒＲｅｓｅｒｖａｔｆｏｎ−ｂａｓｅｄ　ｃｏｎｔｅｎ ｔｉｏｎ　ｒｅｓｏｌｕｔｉｏｎ　ｍｅｃｈａｎｉｓｍ　ｆｏｒ　Ｂａｔｃｈｅ ｒ−Ｂａｎｙａｎ　ｐａｃｋｅｔ　５ｗ１ｔｃｈｅｓＪ　Ｅｌｅｃｔｒｏｎｉｃ ｓＬｅｔｔｅｒｓ、２３ｒｄ　ｖｏｌ、２４、ｐｐ、７７２−７７３　１９８８ 年６月：Ｊ、Ｄｅｇａｎ、Ｇ、ＬｕｄｅｒｅｒとＡ、Ｖａｉｄｙａ、ｒＦａｓｔ ｐａｃｋｅｔ　ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　ｆｕｔｕｒｅ　５ｗ１ｔｃｈｅ ｓ、ＡＴ＆Ｔ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒｎａｌ、ｖｏ１６８、ｐｐ、３６ −５１．１９８９年３月／り月」）をこの交換機のアーキテクチャに使用するこ とができる。バッチャ〜バンヤン（Ｂａｔｃｈｅｒ−Ｂａｎｙａｎ）ネットワー クは、交換用ネットワークとして選択する。バッチャーバンヤン・ネットワーク は、バッチャ・ソータ（Ｓｐｒｉｎｔ　Ｊｏｉｎｔ　Ｃｏｍｐｕｔ、Ｃｏｎｆ。

のＡＦＩＰＳ　Ｐｒｏｃ、に於けるに、Ｂａｔｃｈｅｒ、ｒｓｏｒｔｉｎｇｎｅ ｔｗｏｒｋｓ　ａｎｃｌ　ｔｈｅｉｒ　ａｐｐｌｉｃａｔｉｏｎｓ’）とこれに 続くバンヤン・ネットワークによって構成される。入力ボートに於けるパケット がこれらのパケットの行き先のアドレスに従って分類され、連続的に入力ポート に載置される場合、バンヤン・ネットワークは、非ブロッキングである。従って 、バッチャ・ソータの分類したパケットは、ブロックされることなくバンヤン・ ネットワークを通って前進する。しかし、もし２つのパケットが同一の行き先ア ドレスを育すると、尚ブロッキング発生する可能性がある。同一の行き先アドレ スを有するパケットは、バッチャ・ネットワークで分類された後、最終的には相 互に隣り合う。入力ボートに於けるパケットの行き先アドレスは、昇順または降 順になっていない。従って、同一の行き先アドレスを有する全てのパケットの中 から１つのパケットのみを転送するにはある種の仲裁スキームが必要である。Ｈ ｕｉ　とＡｒｔｈｕｒｓ　（Ｊ、Ｈｕｉ　とＥ、Ａｒｔｈｕｒｓ、ｒＡ　ｂｒｏ ａｄｂａｎｄ　ｐａｃｋｅｔ　５ｗ１ｔｃｈ　ｆｏｒ　ｉｎｔｅｇｒａｔｅｄ　 ｔｒａｎｓｐｏｒｔＪ　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｎ　５ｅｌｅｃｔｅｄ　 Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、ｖｏｌ、５Ａｃ−５、Ｉ） ｐ、１２６４−１２７３．１９８７年１０月）は、各出力ポートに１つのパケッ トを転送するための３フエーズのアルゴリズムを有するバッチャはいバンヤン交 換機のアーキテクチャを提案した。この３７エーズのアルゴリズムを使用して余 分なハードウェアを追加することな（出力ポートの競合を受け入れる。このサン フェーズのアルゴリズムは、先ず同一の行き先アドレスを有する入力パケットを 見つけ、次に各行き先ポートに対して１つのパケットを選択する。従って、選択 されたパケットは、全ての別個の行き先アドレスを有している。Ｈｕｔの交換機 では、選択手順の期間中に選択されなかったパケットは専用のメモリ内に載置さ れる。

しかし、本交換機のアーキテクチャでは、これらのパケットは、オメガ・ネット ワークを介して共用記憶装置の入力待ち行列にフィードバンクされる。この共用 記憶装置の入力待ち行列の動作の詳細は以下で説明する。

本積は、共用記憶装置の人力待ち行列の設計に関する。入力待ち行列の仕様を第 ２ａ図に示す。待ち行列は共用記憶装置と２個のメモリ・ポインタによって構成 される。ポインタの先頭と末尾は、メモリ内で最も古いパケットのアドレスと待 ち行列内で次に利用できる要素をそれぞれ育している。この待ち行列は、最高Ｎ ＩＩ［入力パケットを同時に入力し、最高Ｎ個のパケットを交換ネットワークに 同時に出力し、この交換ネットワークからブロックされた最高Ｎ−１個のパケッ トを同時にフィードバックできなければならない。第２ｂ図では、ｐ＝３個の入 力パケットが、待ち行列の末尾に挿入され、末尾のポインタは、続いてｐだけイ ンクリメントされる。第３ａ図では、待ち行列内の一番古いＮ個のパケットが、 交換ネットワーク内てルートを割り当てようとする待ち行列から除去される。先 頭のポインタは、Ｎだけインクリメントする。第３ｂ図では、Ｆ＝２個のパケッ トが、出力ボートでブロックされたため入力待ち行列に戻される。入力パケット の順序を維持するために、これらの戻されたパケットは、待ち行列の先頭に加え なければならない。先頭のポインタは次にＦだけデクリメントされる。

上述のように、入力パケットの待ち行列の仕様は、３個の機能的な要件によって 構成される。

入力パケット・パケットはＰ≦Ｎの入力ポートに到達し、入力待ち行列の末尾に 付加される。以下の２つの機能を実行しなければならない。

１、アドレスの発生、共用記憶装置内の各入力パケットに対して、独自のアドレ スを発生しなければならない。アドレスは独自のものであり、末尾から末尾＋Ｐ まて連続しなければならない。末尾のポインタは末尾十Ｐに更新する。

２、パケットの待ち行列化　全ての入力パケットは共用記憶装置に同時に記憶し なければならない。

出力パケット　先頭のＮ個のパケットは入力待ち行列から同時に除去される。先 頭のポインタは先頭−Ｎに更新する。出力パケットに対するアドレスの発生は暗 黙に行われ、先頭の記憶装置のポインタを使用して判定することができる。

フィードバック・パケット・フィードバック・パケットはＦＡＮチャンネルに到 達し、入力待ち行列の先頭に付加される。入力パケットに関して、以下の２つの 機能を実行しなければならない。

１、アドレスの発生・共用記憶装置内の各フィードバンク・パケットに対して、 独自のアドレスを発生しなければならない。アドレスは独自のものであり、先頭 −Ｆから先頭まで連続しなければならない。

先頭のポインタは先頭−Ｆに更新する。

２、パケットの待ち行列化：全でのフィードバック・パケットは共用記憶装置に 同時に記憶しなければならない。

メモリ・バッファとそのインタフェースは、入力と出力の機能の仕様に従って与 えられる。待ち行列の設計の重要な要件は、待ち行列の要素がパケットの間の空 間に空白を設けることなく記憶装置に順に記憶されることである。待ち行列の要 素を順に記憶することは、処理量を含む記憶容量と性能の問題に取って極めて重 要である。

Ｎ個のパケットを同時に出力するには、記憶装置をＮ個のメモリ・バンクにイン タリーブしなければならない。各メモリ・バンクは、交換ネットワークのボート に接続される。記憶装置をインタリーブしているため、記憶装置内のＮ個の連続 するアドレスは、全て独自のメモリ・バンク内に位置し、交換ネットワークが同 時にアクセスすることができる。従って、交換ネットワークに対する同時出力が 保証される。

最高Ｎ個の入力パケットを同時に入力することは、入力待ち行列によって実行し なければならない。待ち行列に入力することは、２つのステップ、アドレスの発 生とパケットの待ち行列化を必要とする。待ち行列への入力を必要とする各パケ ットは、共用記憶装置内で独自のアドレスを受け取らなければならない。更に、 アドレスは、正しい待ち行列構造を保証するためにシーケンスになっていなけれ ばならない。アドレスを発生した後、パケットを記憶するために、待ち行列を同 時にアクセスする必要がある。同時アクセスは、オメガ交換ネットワークによっ て行うことかできる。（１９８９年５月のＩＥＥＥ　ｔｒａｎｓ、ｏｎ　Ｃ。

ｒｎｍｕｎｉｃａｔｉｏｎｓて出版することを承認されたＨ、ＫｉｍとＡ、Ｌｅ 。

ｎ−ＧａｒｃｉａによるｒＮｏｎ−ｂｌｏｃｋｉｎｇ　ｐｒｏｐｅｒｔｙ　ｏｆ ｒｅｖｅｒｓｅ　ｂａｎｙａｎ　ｎｅｔｗｏｒｋＪ）て、同時アクセスは、もし 入力か順番に並・＼られ（シーケンス化）出力がシーケンス化され（順番に並へ られ）るなら、１つのオメガ・ネットワーク内て行われることが証明されている 。待ち行列はソーケンスなので、もしアドレスの発生がこれらの入力に対して順 番に並んだアドレスを提供するなら、同時アクセスを行うことができる。入力ポ ートで正しいアドレスを発生するための、アドレス発生スキームが必要である。

アドレス発生スキームは、（Ｇ、Ａｌｍａｓ　ｉとＡ、Ｇｏｔ　ｔ　Ｉ　ｉｅｂ 、　「Ｈ４ｇｈｌｙ　Ｐａｒａｌｌｅｌ　ＣｏｍｐｕｔｉｎｇＪＲｅｄｗｏｏｄ 　Ｃ１ｔ）’＋ＣＡ、：Ｔｈｅ　Ｂｅｎｊａｍｉｎ／ＣｕＣｕｍｍ１ｎ　Ｐｕｂ Ｌｆｓｈｉｎｇ　Ｃｏｍｐａｎｙ、Ｉｎｃ、　、１９８９年）で明らかにされ、 これによって独自のノーケンス化したアドレスの同時発生が可能になる。取り出 し一追加動作は、１つのメモリ・サイクルで発生し、メモリ・ロケーションを読 み取り、以前の値とオフセントを加えた値を同じロケーションに同時に記憶する 。３を取り出して追加し、９の値を育するメモリ・ロケーションに取り出して追 加した（３）を書き込むと、９を戻して１２　（９＋３）を記憶装置に書き込む ことになる。取り出し一追加動作を使用してシーケンシャルな態様で独自のアド レスを発生することができる。待ち行列の記憶装置ないて次に入手可能な要素の アドレスを要求する３つの入力ポートを考える。これらのアドレスは、末尾のポ インタに対して取り出し一追加（１）を順に実行するボートによって決定するこ とができる。この手順によって正しい動作が行われるがアドレスのは発生は順に 行われ、従ってボトルネックである。

メモリ・ロケーションの同時取り出し一追加によるアクセスは、オメガ・ネット ワークの各段階で取り出し一追加動作を組み合わせることによって、（Ａ、　Ｇ ｏｔ　ｔ　Ｉ　ｉｅｂ、Ｒ，Ｏｒ　ｉｓｈｍａｎ、Ｃ，Ｋｒｕｓｋａ　Ｉ、Ｋ、 ＭｃＡｕｌｉｆｆｏ、Ｌ、ＲｕｄｏｌｐｈとＭ、５ｎｉｒ、　ｒＴｈｅ　ｎｙｕ 　ｕｌｔｒａｃｏｍｐｕｔｅｒ−ｄｅｓｉｇｎｉｎｇ　ａｎｄ　ｍｉｍｄ　５ｈ ａｒｅｄ　ｍｅｍｏｒｙ　ｐａｒａｌｌｅｌ　ｃｏｍｐｕｔｅｒ」、ＩＥＥＥ　 Ｔｒａｎｓ。

ｏｎ　Ｃｏｍｐｕｔｅｒ、ｐｐ、１７５−１８９．１９８３年２月）で行われて いる。第４図を検討すると、ボート０、■及び３は、末尾のポインタに対して取 り出し一追加（１）動作を同時に実行しようとしている。左上のオメガ・ネット ワーク交換機によってこれらの取り出し一追加動作は取り出し一追加（２）に組 合され、最上部の取り出し一迫加入力に対応する１を記録する。組み合わせは右 下の交換機で発生し、その結果取り出し一追加（３）動作が行われて最上部の入 力の２の入力を記録する。取り出し一追加動作の結果、３が末尾のポインタに追 加され、９が右下の交換機に戻される。この交換機は、９をその上部の復帰経路 に戻し、９をその記憶した２に加え、ｌｌをその下部の復帰経路に戻すことによ って、取り出し一追加（３）を分解する。同じ分解が左上の交換機で行われ、そ の結果ボート０．１および３て順序を行けたアドレスが同時に発生される。順序 は入力で維持されるが、その理由は、より低いアドレスはより低い入力ポートの アドレスに常に戻されるからである。取り出し一追加動作を組み合わせる正式の 仕様は（Ａ、ＧｏｔｔｌｉｅｂＳＲ，Ｇｒｉｓｈｍａｎ、Ｃ，Ｋｒｕｓｋａｌ、 Ｋ、ＭｃＡｕｌｉｆｆｏ、Ｌ、ＲｕｄｏｌｐｈとＭ、５ｎｉｒ、　ｒＴｈｅ　ｎ ｙｕ　ｕｌｔｒａｃｏｍｐｕｔｅｒ−ｄｅｓｉｇｎｉｎｇ　ａｎｄ　ｍｉｍｄ　 ５ｈａｒｅｄ　ｍｅｍｏｒｙ　ｐａｒａｌｌｅｌ　ｃｏｍｐｕｔｅｒＪ、ＩＥＥ ＥＴｒａｎｓ、ｏｎ　Ｃｏｍｐｕｔｅｒ、ｐｐ、１７５−１８９．１９８３年２ 月）に示され、交換機の構成要素の組み合わせの設計は、（Ｓ、Ｄｉｃｋｅｙ、 Ｒ，Ｋｅｎｎｅｒ、Ｍ、５ｎｉｒとＪ、Ｓｏｌｗｏｒｔｈ、ｒＡ　Ｖｌｓｉ　ｃ ｏｍｂｉｎｉｎｇ　ｎｅｔｗｏｒｋ　ｆｏｒ　ｔｈｅ　ｎｙｕ　ｕｌｔｒａｃ。

ｍｐｕ　ｔ　ｅ　Ｎ、ｉｎ　Ｐｒｏｃ、　ｏｆ　ｒＥＥＥ　Ｉｎｔｅｒｎａｔｉ ｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｃｏｍｐｕｔｅｒ　Ｄｅｓｉｇｎｌ　 １ＥＥＥ、１９８５年１０月」）に示されている。

取り出し一追加のアドレスを同時に発生し、次にメモリを同時にアクセスするこ とによって、メモリ・バッファ内に入力とフィードバックのパケットを挿入する 。入力バケット・アドレスは、各入力ポートがパケットを受け取ると、取り出し 一追加（１）によって末尾のポインタをアクセスすることによって発生する。

フィードバック・パケット・アドレスは、各フィードバック・ボートがパケット を受け取ると、取り出し一追加（−１）によって先頭のポインタをアクセスする ことによって発生する。オメガ・ネットワーク内のメモリを同時にアクセスする ことは、順に並んだ入力に到達したパケットがシーケンス化した出力に送られる ことによって保証される。

アドレスが潜在的にラッピングする可能性かあるので、フィードバック・パケッ トに対してオメガ・ネットワークを介する２つの経路が必要である。（１９９１ 年３月のＩＥＥＥ　ｔｒａｎｓ、ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓて出版す ることを承認されたＨ、ＫｉｍとＡ、Ｌｅｏｎ−Ｇａｒｃｉａ、　ｒＮｏｎ　− ｂｌｏｃｋｉｎｇ　ｐｒｏｐｅｒｔｙ　ｏｆ　ｒｅｖｅｒｓｅ　ｂａｎｙａｎ　 ｎｅｔｗｏｒｋＪ、参考としてここに含まれている）に示すように、オメガ・ネ ットワークは、末尾にある入力ポートから先頭のボートヘラツブすることがない 連続した出力と順に並んだ入力を有するトラフィックに対して非ブロッキングで ある。先頭のポインタは任意のメモリ・バンクを指示することができるので、フ ィードバンク経路の入力でラッピンングの可能性がある。この問題を軽減するた めに、フィードバック・パケットは、２つの経路で送信する。第１経路は、先頭 のポインタから末尾のボートヘラツブしていない入力を有する。第２経路は、先 頭のボートから先頭のポインター１ヘラツブした入力を育する。

第５図は、パケット待ち行列の重要な構造を示す。この待ち行列はＮ個のインタ リーブされたバンクによって構成される共用のインタリーブ記憶装置によって構 成される。各メモリバンクは、交換ネットワークの１つの入力ポートとオメガ・ ネットワークの１つの出力ポートに接続される。オメガ・ネットワークのＮ個の 入力は、２：ｌのマルチプレクサによって示すように入力ポートとフィードバッ ク・ボートの間で時間によって多重化される。各組の入力に対して二重化したオ メガ・ネットワークによって、他の多重化スキームが可能である。

交換サイクルを与えてパケット待ち行列の動作を示す。この待ち行列は、交換ネ ットワークに対して最高Ｎａｌの入力パケットと最高Ｎ−１のフィードバック・ パケットを入力し、最高Ｎ＠のパケットを出力することを要求される。限界遅延 経路は、交換ネットワークを介する待ち行列出力パケットとブロックされてフィ ードバック入力に復帰するパケットのルートである。高い処理量を達成するため 、入力パケットは、交換ネットワークを介する出力パケットの伝播と同時に到達 する。議論の目的のため、交換サイクルは２つのタイミング・フェーズによって 示す。フェーズ１の動作には入力パケットと交換ネットワークの伝播が含まれ、 フェーズ２の動作にはフィードバック経路のパケットが含まれる。

フェーズｌの動作の前に待ち行列記憶装置は、第５０に示すようにロケーション ３乃至８にパケットを有している。先頭の４個のパケットは待ち行列から除去さ れて切り替えネットワークを介して転送される。第６図に示すように先頭のポイ ンタは４乃至７だけインクリメントされ、待ち行列内の次に古いパケットを識別 する。入力パケットは、同時にオメガ・ネットワークを介して受信される。第６ 図では、パケットは入力ポート０、ｌ及び３で受信される。これらのボートは、 それぞれ末尾のポインタで取り出し〜追加（１）を実行し、パケットの待ち行列 内に同時にアドレスを発生する。末尾のポインタは、３だけインクリメントされ て９から１２になる。これらのボートは順番を付けた入力でシーケンス化してい ることを保証されているアドレス９、ＩＯ及び１１を受け取る。従って、全ての 入力パケットは、オメガ・ネットワークを介して同時に送信されることができる 。バッチャ・ネットワークの遅延はより大きいので、フィードバック・パケット が到達する前に入力を記憶することができる。

バッチャ・ネットワークが、ブロックされているパケットを判定し、パケットの 待ち行列に戻そうとするパケットを識別した後、第２フエーズの動作を開始する 。ブロックされたパケットは、第７図のメモリ・バンクｌと３から戻される。

これらのフィードバック・パケットは、オメガ・ネットワークのボートｌと３に 戻り、先頭のポインタで取り出し一追加（−１）を同時に実行する。この先頭の ポインタは、２だけデクリメントされて７から５になる。これらのボートは、前 と同様にアドレス５と６を受取り、パケットの待ち行列を同時にアクセスするこ とができる。サイクルが完了した時点で、３個のパケットがパケットの待ち行列 に加えられ、２個のパケットは、送信に成功し、この待ち行列のメモリはロケー ション５から１５にパケットを育する。最後の非同報通信の交換機アーキテクチ ャを第８図に示す。

回報通信用の記憶装置を共用する複写ネットワークのアーキテクチャを！９図に 示す。このアーキテクチャは、２つの交換ネットワークと２つの共用の記憶装置 の待ち行列によって構成される。第」共用記憶装置は、待ち行列１２の全ての入 力パケットを育する。第２共用記憶装置は、待ち行列５８の全ての複製されたパ ケットを有する。この交換ネットワークは、２つのオメガ・ネットワークによっ て構成されるのが好ましい。これらのオメガ・ネットワークは、それぞれの入力 ポートと２つの共用記憶装置の間でパケットを転送する。出力ネ・ノドワーク４ ０は、同報通信出力の待ち行列１２ｂから出力ポート２４にパケットを転送し、 ブロッキングまたは非ブロッキングのいずれかであることかてきる。入力ポート １８に到達する代表的な入力パケットは、共用記憶装置の人力待ち行列１２内に 記憶され、共用記憶装置の同報通信出力の待ち行列３８に転送され、次に、非ブ ロツキング交換機４２を介して交換して出力される。同報通信しようとする入力 パケットは、先ず共用記憶装置の入力の待ち行列１２内に記憶される。次に、人 力待ち行列１２内の１つの同報通信パケットを、各同報通信の出力に対して一度 復製し、各複製は同報通信出力の待ち行列３８に転送される。この複製されたパ ケットは、アドレス・トランスレータからの参照テーブルによって正しい宛先ア ドレスを獲得し、次に、これらの行き先アドレスに従って出力ネットワークに送 られる。

オメガ・ネットワークは、Ｏ（Ｎ　ｌ　ｏ　ｇ　＊Ｎ）個の交換要素を有する。

出力ネットワーク４０は、クロスバ−交換機またはバッチャーバイヤン交換機（ Ｊ、　ＨｕｉとＥ、Ａｒｔｈｕｒｓ、ｒＡ　ｂｒｏａｄｂａｎｄ　ｐａｃｋｅｔ 　５ｗ１ｔｃｈ　ｆｏｒ　ｉｎｔｅｇｒａｔｅｄ　ｔｒａｎｓｐｏｒｔＪ　ＩＥ ＥＥ　Ｊ。

ｕｒｎａｌ　ｏｎ　５ｅｌｅｃｔｅｄ　Ａｒｅａｓ　ｉｎ　Ｃｏｍｍｕｎｉｃａ ｔｉｏｎｓ、ｖｏｌ、５ＡＣ−５、Ｉ）ｐ、１２６４−１２７３．１９８７年ｌ Ｏ月））のようないずれの非ブロッキング・ネットワークまたはオメガ・ネット ワークのようなブロンキング交換ネットワークのいずれでもよい。もしプロ・ノ キング出力ネソトワークを使用すれば、内部ブロッキングのために、別のノくケ ラトが同報通信の待ち行列にフィードバックされる。各待ち行列は７寸ケ・ント がその中に記憶されているＮ個のインタリーブされたアドレスによって構成され る共用のインタリーブされた記憶装置によって構成される。各メモリ・アドレス は、交換ネットワークの１つの入力ポートと出力ポートに接続される。待ち行列 の構造は、先頭のポインタと末尾のポインタを育する記憶装置内で実行される。

メモリは７通りにインタリーブされているので、シーケンス化された待ち行列の 要素は、第１Ｏ図に示すように、いずれも独自の連続したメモリ・アドレス内に 位置している。この特徴は、プロ、キングを行うことな（、回報通信のパケット に利用される。第１０図は、交換機の重要な構造とこれらの構造をとのようにし て接続するかを示す。

第１１図は、代表的なネットワークの動作を示す。２つのパケットを交換機１０ 内に載置する。他の２つのパケットは、入力の待ち行列１２から同報通信の出力 待ち行列３８の３つのパケットに同報通信される。３つのパケットは交換して出 力され、１つのパケットは出力交換ネットワーク内の出力の競合のためにフィー ドバックされる。一般的に、交換動作は、下記の４つの機能を必要とする。

１、パケットの入力 ２、同報通信の拡張 ３、パケットの出力 パケットの入力が、交換機ＩＯの第１オメガ・ネットワーク４２内で実行される 。パケットは交換機の入力ポート１８に到達し、同時に入力のパケットの待ち行 列１２の末尾にルートを割り当てされる。これらのパケットは、オメガ・ネット ワークとインタリーブした共有記憶装置内で、「取り出し一追加の組み合わせ」 動作を使用することによる分散制御によって、同時にルートを割り当てられるこ とができる。更に、このことは、オメガ・ネットワーク内に非ブロツキング経路 を必要とする。従って、入力パケットを共用記憶装置の入力の待ち行列１２に載 置する場合に、ブロッキングが存在しない。パケットは、第２オメガ・ネットワ ーク４４内て同報通信しようとする入力の待ち行列の先頭から除去される。

交換機ｌＯの第２オメガ・ネットワーク４４内で、回報通信の拡張を実行する０ パケツトを同報通信するために、入力の待ち行列１２内の各パケットは、同報通 信のグループの各出力ポートに対して、第２オメガ・ネットワーク４４内で１数 のパケットに複製される。例えば、もしパケットが３個の出力ポートに同報通信 されるなら、次に、そのパケットは入力の待ち行列１２内に１個のロケーション と同報通信出力の待ち行列３８内に３個のロケーションを必要とする。入力パケ ット・アルゴリズムの場合と同様に、この同報通信用のアルゴリズムによって、 同時に動作することが可能になり、これは分散制御下で実行される。最大数のパ ケットが入力の待ち行列から除去されて同報通信され、その結果、複製されたパ ケットの数は、オメガ・ネットワークの出力ポートの数を超えない。第２オメガ ・ネットワークからの出力パケットは、次に、同報通信出力の待ち行列の末尾に 加えられる。

パケット出力は、交換機ｌＯの最後の交換ネットワーク４０内で実行される。

出力の待ち行列３８の各要素は１つの出力ポートに向けられたパケットに対応す る。複数のパケットが、ルートを割り当てようとする待ち行列の先頭から最終出 力ポートに除去される。できるだけ多くのパケットが待ち行列から除去され、こ れは最高交換ネットワークの入力ポートの数である。クロスバ−交換機またはバ ッチャーバイヤン交換機のような交換ネットワークはパケットを同報通信の出力 の待ち行列３８から出力ポートに転送する。もし２つのパケットが同一の出力ポ ートに向けられると、ブロッキングの発生する可能性がある。もし出力のブロッ キングが発生すれば、出力ポートに向けられた第１パケツトはそのボートに転送 され、全ての他のパケットはブロックされたものとして識別される。ブロックさ れたパケットはフィードバック経路５０によって同報通信の出力の待ち行列３８ から第２オメガ・ネットワーク４４に戻される。

パケットのフィードバックは、第２オメガ・ネットワーク内で実行される。出力 交換ネットワークからブロックされたパケットは、識別され、フィードバック経 路３０によって第２オメガ・ネットワーク４４に戻される。これらのブロックさ れたパケットは、同時に同報通信の出力の待ち行列３８の先頭に対してルートを 割り当てられ、パケットのシーケンスを保存する。パケットのフィードバックを 実行するのに必要なアルゴリズム、パケットの入力に必要なアルゴリズムと同じ である。入力、出力及びフィードバックのネットワークの動作は、非同報通信の パケット交換機の動作と同しである。同報通信の拡張は交換機の第２オメガ・ネ ットワーク内で実行される。入力の待ち行列１２の先頭の要素は、除去され、必 要に応して各同報通信の出力に対して複製され、同報通信の出力の待ち行列３８ の末尾のシーケンス化した入り口に記憶される。記憶装置がインタリーブされて いるため全ての入力、出力、及びパケットは異なった連続するメモリ・アドレス に記憶される。同報通信機能は、オメガ・ネットワーク内で実行された標準のル ート割当手順を変更することによって、実行される。

第１２図は、オメガ・ネットワークで使用する標準のルート割当の手順を示す。

０乃至Ｎ−１からアドレスされ、人力がＮ個、出力がＮ［Ｉの場合、オメガ・ネ ットワークは、交換要素２ｘ２のｌｏｇ、Ｎ段階を含む。ルートの割当は、パケ ットの所望の出力アドレスを使用することによって、いずれかの入力に入るパケ ットに対して行う。オメガ・ネットワークの各段階は、行き先アドレスの１ビツ トに対応している。パケットの出力アドレスは、オメガ・ネットワークの第１段 階の２ｘ２ａ交換要素に与えられる。出力アトレスの最上位ビットは除去され、 残りのアドレスは除去されたアドレス・ビットに対応する２ｘ２の交換要素の出 力に進む。例えば、第４２図では、オメガ・ネットワークの出力６に向けられた パケットは入力３に入る。アドレスｒｌｌＯＪは、入力３に接続された２ｘ２の 交換機に転送される。この交換機は最上位ビット、ｒＮを除去し、アドレス［１ ０ＪをそのｒｌＪの出力に転送する。この手順は、パケットがその行き先に到達 する迄、オメガ・ネットワークの後続の段階で交換要素によって反復される。

このルート割当スキームを使用すると、パケットはオメガ・ネットワークの全て の入力から出力６に正しく到達する。

交換機内で同報通信のルート割り当て行うため、第２オメガ・ネットワーク４４ の１つの入力は、パケットを複数の出力に転送することができる。一般的に、１ つの入力パケットをオメガ・ネットワークの複数の出力に同報通信することは、 難しい問題である。一般的な同報通信の問題は、このアーキテクチャでは、連続 する１つの入力を複数の連続する出力だけに同報通信するという問題に単純化さ れる。第２オメガ・ネットワーク４４は、入力の待ち行列の先頭からの入り口点 （ｅｎｔｒｉｅｓ）を同報通信の出力の待ち行列３８の末尾のシーケンス化した 入り口点に転送する。記憶装置がインターリーブしているので、同報通信出力の 待ち行列内のソーケンス化した入り口点は、連続するメモリ・バンク内に位置し 、従ってオメガ・ネットワークの連続する出力内に位置する。

１つの入力を複数の連続した出力に同報通信するという単純化した同報通信のル ート割当の問題は、オメガ・ネットワークを少し補強することて解決される。

同報通信入力は連続する出力のアドレスの範囲に転送しなければならない。この 範囲は連続しているので、これはこの範囲の上部のアドレスと下部のアドレスに 対応する上部と下部の２つの数字によってそれぞれ特定することができる。また 下部く上部と仮定する。実際には、下部が上部よりも大きくなり、高位のアドレ スからスタートし、より高位のアドレスに連続し、下部のアドレスにラップする 範囲を表す可能性かある。この新しいルート割当の手順は、１つの出力アトレス を同報通信する代わりにアドレス対［下部、上部］を同報通信しなければならな いという点を除いて、標準のオメガ・ネットワークのルート割当手順と同しであ る。２ｘ２の交換要素はこのアドレス対を受信し、各々の最上位ピントを除去す る。もし除去したビットが同一であれば、上部と下部の残りのビットは、以前の ように、除去されたアドレス・ヒツトの値に対応する２ｘ２の交換要素に転送さ れる。もし除去したピントが異なっていれば、下部の最上位ビットは「０」であ り、上部の最上位ビットは「１」である。この場合、出力アドレスの範囲のある 部分は２ｘ２の切り替え要素の出力「０」に対してルートを割当なければならず 、残りの範囲は出力ＮＪにルートを割当なければならない。パケットは両方の出 力に転送される。正しいルートの割当を行うには、これらのアドレス対［下部Ｉ Ｉ・・弓〕と［００・・・０、上部］を発生し、ボート「０」とｒｌＪにそれぞ れ転送しなければならない。このルート割当スキームを使用するとパケットは、 下部から上部に全ての連続する出力アドレスに対して正しくルートを割り当てら れる。

第１３図は同報通信のルート割当の一例を示す。１つのパケットは入力３に到達 して出力３乃至６に同報通信されるようにルートを割り当てられる。アドレス対 ｒ　［０１１、Ｉ　Ｉ　Ｏ］　Ｊは、入力３に接続された２ｘ２の交換機に転送 される。この交換機は上部と下部から最上位ビット「０」と「１」を除去する。

最上位ビットは異なっているため、交換要素は入力されるパケットをその出力の 両方に転送する。正しくルートを割り当てるため、新しいアドレス対ｒ［Ｉｌ、 ＩＩ］」（［下部、１１］）が出力ｒＯＪに転送され、新しいアドレス対［０Ｏ １１゜］Ｊ（［００、上位］）が出力ｒＮに転送される。段階２の第２交換要素 を検討する。この要素はアドレス対ｒ［Ｉｌ、１１］Ｊを受信する。このアドレ ス対の最上位ビットは同一であるのて、残りのアドレス対ｒ［ｌ、１コ」はその ［ｌｊの出力に転送される。このルート割当の手順を終了すると、入力３は連続 する出力３乃至６に正しくルートを割り当てられる。このルート割当手順は、上 部＝下部と設定することによって、行き先が１つの標準のオメガ・ネットワーク のルート割当に使用することかできる。

ここで提供された同報通信のルート割り当て手順を使用して、オメガ・ネットワ ークの１つの入力を複数の連続する出力にルート割り当てすることができる。

更に、このルート割り当て手順によって、幾つかの連続する入力を各々複数の連 続する非ラッピング出力に同時にルート割り当てすることができる。入力の１つ に対して必要なこれらの経路は、ブロックされないが、または他の入力の経路と 干渉しない。フィードバック・ネットワークの２つのフェーズのスキームと同様 の２つのフェーズのスキームを使用すると、ラップされた出力が可能になる。

以下の方法で入力の待ち行列１２に対して変形したコピー数発生装置を設けるこ とによって、処理量を増加することができる。同報通信のパケットがＮ個を超え るパケットを育している場合、複製しようとするパケット全体をドロップするの ではなく、最高Ｎ個のパケットを複製することができ、これによって同報通信の パケットのコピー数は最初のトライアルで転送することができないパケットの数 迄減少することができる。第２オメガ・ネットワークを介してしずれの入力パケ ットを転送することができるかを判定するスキームは、取り出し一追加動作がら 得られたアドレスを観察し、Ｎ未満の数を有するアドレスを選択することによっ て、簡単に実行される。ＣＩは、入力の待ち行列１２内の先頭のポインタのア個 のコピーが第２オメガ・ネットワークを介して複製され、ｋ番目のコ番目のパケ ットは次のクロック・サイクルで転送すべき共用メモリの入力の待ち行列に習ま る。先頭のポインタは、この共用メモリの人力の待ち行列内のに番目のパケット の位置を示す。

１１４図は、コピー・ネットワーク・アーキテクチャ１５の同様の実行を示す。

コピー・不、トワークは、パケット・サイクル内で実行するように設計される０ バケツトは、最大送信速度によって決まる固定周波数で交換機１１の入力ポート １８に到達する。最短の到達間の時間を交換サイクルとして識別する。交換機１ ５は、ｌサイクル内に上記の全ての機能を実行しなければならない。これは、上 で確認したように、２つのオメガ・ネットワークによって、または到達パケット の速度の４倍でデータを転送することのできる１つのオメガ・ネットワークによ って実行することができる。より高速のオメガ・ネットワークを１つ使用するの は、これを入手することが可能であるからである。

交換機１５のアーキテクチャは、この交換機の各人力ボートと出力ポートに対し て１つのプロセッサ、即ちＮ個のプロセッサ５４を有している。各プロセッサ５ ４は、交換機能の各段階で必要な全ての機能を実行する。全ての共用メモリの待 ち行列は、広域記憶装置のＮ個のインタリーブされたバンクを定義する各プロセ ッサ５４に対して局所的な記憶装置５６によって実行される。オメガ・ネットワ ーク５２は、以下の４つの機能を１つの交換サイクル内に実行しなければならな い。即ち、これらの４つの機能は、入力パケットに対するルートの割当、同報通 信の拡張、ブロックされたパケットの入力の待ち行列と同報通信の出力の待ち行 列に対するフィードバックである。図示のように、これらの機能は分散されたプ ロセッサによって分散態様で制御される。入力ポート１８と出力ポート２４は１ １０５８を介して実行され、このＩ１０装置５８は、要求された送信速度でパケ ットを授受し、これらのパケットをプロセッサの記憶装置５６に転送する。

交換機の詳細な性能の分析は下記の通りである。例示目的のため、同報通信のト ラフィックは、幾何到達量分布を使用してモデル化し、パケットのコピーの数は この幾何分布によって説明する。ネットワークに対するトラフィックの負荷は均 一であると仮定し、その結果、到達するパケットは出力ポート２４のいずれにも 等しく進むことができる。

ρは提供された負荷とし、ｑ　（Ｙ、−ｙ）は到達するパケットの要求するコピ ーの数がｙである確率とする。ｐ　（Ｘ、＝ｘ）は発生されたコピーの数がＸで ある確率とする。そこで ■−ρ　ｋ＝０ ｐ　（ｋ）＝Ｐｒ　［Ｘ、＝ｋｌ　＝ ｐｑ　（ｋ）　ｋ＝１．　２　・・・ Ｐ　（ｓ）　＝Ｅ　［ｅ”’コ　＝　（１−＋ｏ）　＋ｏＱ　（ｓ）従って、提 供された有効な負荷はρＥ　（Ｙ、）である。

もしＹｌがパラメータｑを有する截頭幾何分布に従って分布すると仮定すればｑ 　（ｋ）＝Ｐｒ　［Ｙｉ＝ｋ］　＝　［１−ｑ）ｑｋ−’／１−ｑＮ］Ｘ１≦に ≦Ｎ ここで、Ｎはコピーの最大許容数である。到達するパケットはせいぜい全ての出 力の待ち行列３８に回報通信されるので、Ｎはネットワークのサイズ（即ち、ネ ットワークが６４ｘ６４の場合、Ｎ＝６４）と同じである。

到達するパケット当たりのコピーの数は、従ってＥ　（Ｙ、）＝　（１／１＝ｑ ）−（Ｎｑ”／１−ｑ”）である。

第１５図は、共用記憶装置のネットワーク１１と専用記憶装置のコピー・ネット ワーク１５の両方の場合の種々の平均コピー数についての遅延対処理量を示す。

合理的なパケットの遅延によってコピー・ネットワークを動作するには、それぞ れ平均コピー数２．５及び７を育する同報通信トラフィックの場合、提供された 負荷は０．５８６（人力の待ち行列の交換機１２の最大処理量）力１ら０．１． ０３及び０．４に削減される。これは、点から点へのトラフィックの場合、０点 ５８の最大処理量からの大幅な減少である。しかし、ノ＼ノフ了を共用すると、 最大処理量は、図に示すように、点から点・＼のトラフイ・ツクの処理量と同し レベルに保持する二とができる。更に、遅延は、飽和我に至る最大値（二接近し たままである。より多数のコピーを育するトラフ什ンクは、より小さし）遅延と より高し１処理量を育している。提供された負荷は一定のままであるので、コピ ーの数カ（増加するのに従って、回報通信トラフィックの到達速度は減少し、従 って処理量力く増加して遅延は減少する。

第１６図は、専用記憶装置と共用記憶装置のネ・ノドワーク１５．１１の場合の パケット損失の確率対バッファのサイズを示す。／くケ・ントの損失の確率（よ 、負荷が点から点・＼のトラフィックの最大処理量０．５８に近い場合に、得ら れる。予期できるように、共用記憶装置のネットワーク１１は、専用記憶装置の コピー・ネットワーク１５よりもより少ないオーダの大きさのｌくソファを必要 とする。例えば、共用記憶装置は、ＩＯ−＠のパケット損失の確率を維持するた めに５個未満のバッファを必要とするに過ぎないが、一方専用記憶装置のコピー ・ネ・ノドワークは、これら２つの間のギャップを埋めるためには、数オーダの 大きさの〕＜・ソファを必要とする。

第１７図は、バッファのサイズが８と１６である、専用記憶装置と共用記憶装置 のコピー・ネットワークの場合の７５ケ・ノド損失の確率対提供された負荷を示 す。この共用記憶装置のコピー・ネットワークは、ノくケ・ノド損失の確率力く 非常（：低い（即ち、１Ｏ−７）の最高０．６の負荷で動作することができる。

し力＼し、専用記憶装置のコピー・ネットワークは、もし同様のノ々ケ・ノド損 失の確率力（必要なら、低い負荷（即ち、０．２乃至０．３）を取り扱うことじ かてきなシｘ０従って、同じパケット損失の確率が必要な場合、共用記憶装置の コピー・ネ・ノドワーク（よ、専用記憶装置のコピー・ネットワークよりも非常 に高い処理量を育する。

例示目的のための上述の実施例で本発明の詳細な説明したが、この詳細（よこの 例示目的のためのみのものであり、以下の請求の範囲で説明するものを除し）で 、当業者（土、本発明の精神と範囲から逸脱することな（種々の変形を行うこと カくてきることを理解しなければならない。

浄Ｍ（内容に変更なし） Ｆｉｇｕｒｅ　Ｉ Ｆｉｇｕｒｅ　２　Ｆｉｇｕｒｅ　２ Ｆｉｇｕｒｅ　４ Ｆｉｇｕｒｅ　５ Ｆｉｇｕｒｅ　６ フイードバノク パケノト オメガネットワーク Ｆｉｇｕｒｅ　７ Ｆｉｇｕｒｅ　８ Ｒ 別　Ｏｒ　へ　の　寸　の　Ｑ　ト ｇＯＦ　へ■　寸Ｌｎ　■ト ヨ ○Ｊ Ｆｉｇｕｒｅ　１５ Ｆｉｇｕｒｅ　１６ Ｆｉｇｕｒｅ１７ 平成　年　月　日

Claims (37)

【特許請求の範囲】
1. １．それぞれのパケットが記憶されているアドレスを有するＭ個のインタリーブ された記憶バンクを有する共用記憶装置の待ち行列であって、Ｍが整数≧３であ る上記の共用記憶装置の待ち行列： パケットを受信するためのＮ個の入力ポートを有し、それぞれのパケットを上記 の共用記憶装置の待ち行列内の所望のアドレスに供給するプレゼンテーションネ ットワークであって、Ｎは整数であり、上記の待ち行列は上記のプレゼンテーシ ョン・ネットワークと通信を行って上記のパケットを受信する上記のプレゼンテ ーション・ネットワーク； Ｊ個の出力ポートを有し、上記の待ち行列からパケットを受信し、上記のパケッ トを所望の出力ポートに供給する分配ネットワークであって、上記の共用記憶装 置の待ち行列と通信を行う上記の分配ネットワーク；プレゼンテーション・ネッ トワークが順に受信したパケットが上記のプレゼンテーション・ネットワークに よって上記の待ち行列内の連続したアドレスに供給されるように、上記のプレゼ ンテーション・ネットワークの受信したパケットに順序を付ける手段；及び Ｆ≧０個のフィードバック・チャンネルを有し、上記の共用記憶装置と上記のプ レゼンテーション・ネットワークと通信を行って上記の分配ネットワークからブ ロックされたパケットを回復するフィードバック手段；によって構成されること を特徴とするパケット交換機。
2. ２．Ｍ＝Ｎであることを特徴とする請求の範囲第１項記載の交換機。
3. ３．Ｍ＝Ｎ＝Ｊであることを特徴とする請求の範囲第２項記載の交換機。
4. ４．上記の順序付け手段は、上記の待ち行列と通信を行う取り出し及び搬送回路 を有し、その結果、上記の手段は上記のプレゼンテーション・ネットワークの受 信しているパケットを自由に記憶するためのアドレスを識別し、上記のプレゼン テーション・ネットワークの受信しているパケットを自由に記憶するための連続 したアドレスに載置することを特徴とする請求の範囲第３項記載の交換機。
5. ５．上記のプレゼンテーション・ネットワークはオメガ・スイッチであり、上記 の分配ネットワークはオメガ・スイッチであることを特徴とする請求の範囲第４ 項記載の交換機。
6. ６．上記の待ち行列は、インタリーブされていることを特徴とする請求の範囲第 ５項記載の交換機。
7. ７．上記のプレゼンテーション・ネットワークは、Ｉｏｇ２Ｎ個の段階によって 構成されることを特徴とする請求の範囲第６項記載の交換機。
8. ８．上記の待ち行列は、ＦＩＦＯ待ち行列であることを特徴とする請求の範囲第 ７項記載の交換機。
9. ９．同報通信を提供する手段を有し、上記の提供手段は上記の待ち行列と上記の 分配ネットワークと通信を行うことを特徴とする請求の範囲第１項記載の交換機 。
10. １０．上記の提供手段は上記の待ち行列と通信を行ってこれからパケットを受け 取るオメガ交換機と、上記のオメガ交換機及び分配ネットワークと通信を行って パケットを第２広域共用優先権待ち行列から上記の分配ネットワークに供給する 上記の第２広域共用優先権待ち行列を有することを特徴とする請求の範囲第９項 記載の交換機。
11. １１．上記の待ち行列と第２待ち行列はそれぞれＦＩＦＯ待ち行列であり、上記 のプレゼンテーション・ネットワークと分配ネットワークはそれぞれオメガ交換 機であることを特徴とする請求の範囲第１０項記載の交換機。
12. １２．上記の分配ネットワークには、上記の待ち行列と通信を行って所望の行き 先に到達することをブロックされたパケットをフィードバックする少なくとも１ つの出力ポートがあることを特徴とする請求の範囲第１項記載の交換機。
13. １３．Ｎ個の入力ポートｘＮ個の出力ポートの交換ネットワークであって、Ｎは ≧３の整数である上記のＮ個の入力ポートｘＮ個の出力ポートの交換ネットワー ク； Ｎ個のＩ／Ｏ装置であって、各Ｉ／Ｏ装置は対応する入力ポートと対応する出力 ポートに接続されている上記のＮ個のＩ／Ｏ装置；Ｎ個のプロセッサであって、 各プロセッサは対応するＩ／Ｏ装置に接続されている上記のＮ個のプロセッサ： 及び Ｎ個のインタリーブされたメモリ・バンクによって構成される共用入力記憶装置 であって、各メモリ・バンクは対応するプロセッサと対応するＩ／Ｏ装置に接続 されている上記の共用入力記憶装置；によって構成されることを特徴とするパケ ット交換機。
14. １４．上記のネットワークはオメガ・ネットワークであることを特徴とする請求 の範囲第１３項記載の交換機。
15. １５．Ｎ≧３であるＮ個のポートを有する記憶装置に於いて、上記の記憶装置は ： それぞれのパケットが記憶されているアドレスを有するＭ個のインタリーブされ た記憶バンクを有する広域共用記憶装置の待ち行列であって、Ｍは≧３の整数で ある上記の広域共用記憶装置の待ち行列；パケットを受信するためのＮ個の入力 ポートを有し、それぞれのパケットを上記の待ち行列内の所望のアドレスに供給 するプレゼンテーション・ネットワークであって、Ｎは≧３の整数であり、上記 の待ち行列は上記のプレゼンテーションネットワークと通信を行って上記のパケ ットを受信する上記のプレゼンテーション・ネットワーク；及び プレゼンテーション・ネットワークが順に受信したパケットが上記のプレゼンテ ーション・ネットワークによって上記の待ち行列内の連続したアドレスに供給さ れるように、上記のプレゼンテーション・ネットワークの受信したパケットに順 序を付ける手段； によって構成されることを特徴とするＮ個のポートを有する記憶装置。
16. １６．Ａ．共用記憶装置のシーケンス化したアドレスで受信したパケットを記憶 する入力の待ち行列； Ｂ．パケットをこれらのパケットの指定された出力ポートに送信する出力交換ネ ットワーク；及び Ｃ．上記の出力の交換ネットワークからブロックされたパケットを上記の入力の 待ち行列の上記の共用メモリ内のシーケンス化されたアドレスで回復するフィー ドバック・ネットワークによって構成され、上記の入力の待ち行列は： ｉ．パケットを受信するＮ≧３個の入力ポート；ｉｉ．上記の受信したパケット の各々を独自に順にアドレスする手段；ｉｉｉ．アドレスされたパケットを連続 的に記憶するＫ個のインタリーブしたバンクを有する共用記憶装置； ｉｖ．上記の入力ポートを上記の共用記憶装置に接続する交換ネットワーク；に よって構成され、 上記の出力交換ネットワークは； ｉ．パケットを送信するＭ≧３個の出力ポート；ｉｉ．上記の共用記憶装置の出 力を上記の出力ポートに接続する交換ネットワーク； ｉｉｉ　パケットを上記の共用の記憶装置からその正しい出力ポートに供給する 手段； によって構成され、 上記のフィードバック・ネットワークは；ｉ　Ｆ≧０個のフィードバック・チャ ンネル；ｉｉ　上記の共用記憶装置の上記の出力と上記の入力を接続する交換ネ ットワーク； ｉｉｉ　連続して記憶されたパケットの間に空白の間隔が存在しないように、上 記のフィードバック・パケットの各々を独自に順にアドレスする手段； によって構成され、Ｎ、Ｋ、Ｍ、とＦは整数であることを特徴とするパケット交 換用アーキテクチャ。
17. １７．Ｋ≧Ｎであることを特徴とする請求の範囲第１６項記載のアーキテクチャ 。
18. １８．Ｍ≧Ｎであることを特徴とする請求の範囲第１６項記載のアーキテクチャ 。
19. １９．Ｆ≦Ｎであることを特徴とする請求の範囲第１６項記載のアーキテクチャ 。
20. ２０．上記の交換ネットワークは、オメガ・ネットワークであることを特徴とす る請求の範囲第１６項記載の交換アーキテクチャの方法。
21. ２１．上記の入力の待ち行列は、先入れ先出しの待ち行列であることを特徴とす る請求の範囲第１６項記載の交換アーキテクチャの方法。
22. ２２．各受信したパケットを独自にアドレスする上記の手段は、組み合わせた取 り出し−追加回路であることを特徴とする請求の範囲第１６項記載の交換アーキ テクチャの方法。
23. ２３．Ａ．共用記憶装置のシーケンス化したアドレスで受信したパケットを記憶 する入力の待ち行列； Ｂ．上記の入力の待ち行列に含まれているパケットを複製し、第２共用記憶装置 のシーケンス化したアドレスに記憶する同報通信待ち行列；Ｃ．パケットをこれ らのパケットの指定された出力ポートに送信する出力交換ネットワーク；及び Ｄ．上記の出力の交換ネットワークからブロックされたパケットを上記の同報通 信の待ち行列の共用メモリ内のシーケンス化されたアドレスで回復するフィード バック・ネットワークによって構成され、上記の入力の待ち行列は： ｉ．パケットを受信するＮ≧３個の入力ポート；ｉｉ．上記の受信したパケット の各々を独自に順にアドレスする手段；ｉｉｉ．アドレスされたバケットを連続 的に記憶するＫ個のインタリーブしたバンクを有する共用記憶装置； ｉｖ．上記の入力ポートを上記の共用記憶装置に接続する交換ネットワーク；に よって構成され、 上記の同報通信待ち行列は： ｉ　パケットを受信するＫ個の入力ポート；ｉｉ．上記の複製したパケットの各 々を独自に順にアドレスする手段；ｉｉｉ．アドレスされたパケットを連続的に 記憶するＬ個のインタリーブしたバンクを有する共用記憶装置； ｉｖ．上記の入力の待ち行列の共用記憶装置の出力を上記の同報通信の待ち行列 の共用記憶装置に接続する交換ネットワーク；によって構成され、 上記の出力交換ネットワークは； ｉ．パケットを送信するＭ≧３個の出力ポート；ｉｉ．上記の同報通信の待ち行 列の共用記憶装置の出力を上記の出力ポートに接続する交換ネットワーク； ｉｉｉ　パケットを上記の同報通信の待ち行列の共用の記憶装置からその正しい 出力ポートに供給する手段； によって構成され、 上記のフィードバック・ネットワークは：ｉ　Ｆ≧０個のフィードバック・チャ ンネル；ｉｉ　上記の同報通信の待ち行列の共用記憶装置の上記の出力と上記の 入力を接続する交換ネットワーク； ｉｉｉ　連続して記憶されたパケットの間に空白の間隔が仔在しないように、上 記のフィードバック・パケットの各々を独自に順にアドレスする手段； によって構成され、Ｎ、Ｋ、Ｌ、ＭとＦは整数であることを特徴とするパケット を同報通信用に交換するアーキテクチャ。
24. ２４．Ｋ≧Ｎであることを特徴とする請求の範囲第２３項記載のアーキテクチャ 。
25. ２５．Ｍ≧Ｎであることを特徴とする請求の範囲第２３項記載のアーキテクチャ 。
26. ２６．Ｆ≦Ｎであることを特徴とする請求の範囲第２３項記載のアーキテクチャ 。
27. ２７．Ｌ≧Ｋであることを特徴とする請求の範囲第２３項記載のアーキテクチャ 。
28. ２８．上記の交換ネットワークは、オメガ・ネットワークであることを特徴とす る請求の範囲第２３項記載の交換アーキテクチャの方法。
29. ２９．上記の入力の待ち行列は、先入れ先出しの待ち行列であることを特徴とす る請求の範囲第２３項記載の交換アーキテクチャの方法。
30. ３０．各受信したパケットを独自にアドレスする上記の手段は、組み合わせた取 り出し−追加回路であることを特徴とする請求の範囲第２３項記載の交換アーキ テクチャの方法。
31. ３１．Ａ．共用記憶装置のシーケンス化したアドレスで受信したパケットを記憶 する入力の待ち行列； Ｂ．上記の入力の待ち行列に含まれているパケットを複製し、出力を考慮すべき 第２共用記憶装置のシーケンス化したアドレスに記憶する同報通信待ち行列；及 び Ｃ．上記の出力の交換ネットワークからブロックされたパケットを上記の同報通 信の待ち行列の共用メモリ内のシーケンス化されたアドレスで同復するフィード バック・ネットワークによって構成され、上記の入力の待ち行列は： ｉ．パケットを受信するＮ≧３個の入力ポート；ｉｉ．上記の受信したパケット の各々を独自に順にアドレスする手段；ｉｉｉ．アドレスされたパケットを連続 的に記憶するＫ個のインタリーブしたバンクを有する共用記憶装置； ｉｖ．上記の入力ポートを上記の共用記憶装置に接続する交換ネットワーク；に よって構成され、 上記の同報通信待ち行列は： ｉ　パケットを受信するＫ個の入力ポート；ｉｉ．上記の複製したパケットの各 々を独自に順にアドレスする手段；ｉｉｉ．アドレスされたパケットを連続的に 記憶するＬ個のインタリーブしたバンクを有する共用記憶装置； ｉｖ．上記の入力の待ち行列の共用記憶装置の出力を上記の同報通信の待ち行列 の共用記憶装置に接続する交換ネットワーク；によって構成され、 上記のフィードバック・ネットワークは；ｉ　Ｆ≧０個のフィードバック・チャ ンネル；ｉｉ　上記の同報通信の待ち行列の共用記憶装置の上記の出力と上記の 入力を接続する交換ネットワーク； ｉｉｉ　連続して記憶されたパケットの間に空白の間隔が存在しないように、上 記のフィードバック・パケットの各々を独自に順にアドレスする手段； によって構成され、Ｎ、Ｋ、Ｌ、とＦは整数であることを特徴とする共用記憶装 置の同報通信のコピー・ネットワークのアーキテクチャ。
32. ３２．Ｋ≧Ｎであることを特徴とする請求の範囲第３１項記載のアーキテクチャ 。
33. ３３．Ｍ≧Ｎであることを特徴とする請求の範囲第３１項記載のアーキテクチャ 。
34. ３４．Ｆ≦Ｎであることを特徴とする請求の範囲第３１項記載のアーキテクチャ 。
35. ３５．上記の交換ネットワークはオメガ・ネットワークであることを特徴とする 請求の範囲第３１項記載のスイッチング・アーキテクチャの方法。
36. ３６．上記の入力の待ち行列は、先入れ先出しの待ち行列であることを特徴とす る請求の範囲第３１項記載の交換アーキテクチャの方法。
37. ３７．各受信したパケットを独自にアドレスする上記の手段は、組み合わせた取 り出し−追加回路であることを特徴とする請求の範囲第３１項記載の交換アーキ テクチャの方法。