PL93948B2 - - Google Patents

Download PDF

Info

Publication number
PL93948B2
PL93948B2 PL168252A PL16825274A PL93948B2 PL 93948 B2 PL93948 B2 PL 93948B2 PL 168252 A PL168252 A PL 168252A PL 16825274 A PL16825274 A PL 16825274A PL 93948 B2 PL93948 B2 PL 93948B2
Authority
PL
Poland
Prior art keywords
amplifiers
input
control
current
selecting
Prior art date
Application number
PL168252A
Other languages
English (en)
Other versions
PL93948B1 (pl
Inventor
Krzemien Jerzy
Tylec Jacek
Original Assignee
Instytut Maszyn Matematycznych Oddzial Slaski
Filing date
Publication date
Application filed by Instytut Maszyn Matematycznych Oddzial Slaski filed Critical Instytut Maszyn Matematycznych Oddzial Slaski
Priority to PL168252A priority Critical patent/PL93948B2/pl
Publication of PL93948B1 publication Critical patent/PL93948B1/xx
Publication of PL93948B2 publication Critical patent/PL93948B2/pl

Links

Description

Przedmiotem wynalazku jest uklad stabilizacji pradów wybierania rdzeni w pamieci ferrytowej, zapewniajacy termiczna kompensacje zmian pradów wybierajacych.W znanych ukladach wybierania rdzeni stabilizacja pradów wybierania rdzeni jest realizowana przez zastosowanie generatora pradu wytwarzajacego prad o stalym natezeniu (w najprostszym ukladzie jest to re/ystor). Generator moze zmieniac wartosc natezenia wytwarzanego pradu zgodnie z charakterystykami cieplnymi rdzeni W znanych rozwiazaniach generator ten jest polaczony z jednym z biegunów zródla zasilajacego uklad, a drugie wyjscie generatora polaczone jest z grupa kluczy elektronicznych zalaczajacych zaleznie od adresu wybranej komórki pamieci odpowiednie nitki adresowe tak, by wymusic w nich przeplyw pradu wybierajacego pochodzacego z generatora w odpowiednich kierunkach dla cykli odczytu i zapisu. Klucze elektroniczne nie zmieniaja ustalonej przez generator pradu wartosci pradu wybierania. Ich jedynym zadaniem jest zalaczenie odpowiadajacej adresowi nitki adresowej. Klucze te pracuja dwustanowo, przewodza prad lub nie przewodza. Grupa kluczy polaczona jest z drugim biegunem zródla napiecia zasilajacego o wartosci kilkakrotnie przekraczajacej 5 V. Wspólna cecha tych ukladów jest koniec nosc ostrej selekcji elementów i klopotliwa regulacja tym bardziej jest to istotne, im nizsze jest napiecie zasilajace. Zasilanie ukladów logicznych jest standardowe i wynosi 5 V. Pamiec z dotychczasowym ukladem wybierania wymaga osobnego zasilacza.Istota wynalazku jest uklad stabilizacji pradów wybierania i podzial funkcji pomiedzy elementy tworzace ten uklad. W sklad ukladu wchodza wzmacniacze pradów wybierania posiadajace wejscia adresowe i wejscia sterowania wartoscia pradu wybierajacego. Znane uklady selekcji nitek adresowych sa polaczone ze wzmacniaczami wybierajacymi przez dolaczenie w punktach szeregowego polaczenia kazdej pary wzmacniaczy.Wyjscia ukladów sterowania wzmacniaczy pradów wybierajacych sa polaczone z wejsciami sterowania wartoscia pradu wybierajacego wzmacniaczy wybierajacych. Wejscie ukladu sterowania jest polaczone z wyjsciem wzmacniacza bledu. Wzmacniacz bledu ma dwa wejscia, polaczone z zaleznym od temperatury zródlem napiecia odniesienia i zródlem napiecia proporcjonalnego do stabilizowanego pradu wybierania. Róznica tych napiec steruje wzmacniaczem bledu.2 93 948 Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, który przedstawia schemat blokowy ukladu.Zródla naciecia U uzaleznione od temperatury i rezystor Rp, na którym powstaje napiecie proporcjonalne do stabilizowanego pradu wybierania sa polaczone z wejsciami wzmacniacza bledu WB. Rezystor Rp jest polaczony ze wzmacniaczami wybierania Wi, W3 .. W2N-I ' V2N-1»•• Va Vi. Kazdy z tych wzmacniaczy jest polaczony kaskadowo z drugim identycznym, odpowiednio z W2, W4 ... W2N • ^2N' V4# ^2- Obwód przeplywu pradu wybierania zamyka zródlo napiecia zasilajacego uklad E, polaczone ze wzmacniaczami wybierajacymi W2/ W4 ... W2n i V2n# V4 ... V2 i rezystorem Rp. Wyjscie wzmacniacza bledu WB jest polaczone z ukladem sterujacym US, który jest polaczony z ukladami sterowania wzmacniaczy wybierania WZ w cyklu zapisu i WO w cyklu odczytu. Wyjscie ukladu sterowania wzmacniaczy wybierania WZ w cyklu zapisu jest polaczone ze wzmacniaczami wybierania V2, V4 ... V2n »wi, W3 ... W2N-1- Wyjscie ukladu sterowania wzmacniaczy wybierania WO w cyklu odczytu jest polaczone ze wzmacniaczami wybierania Vi, V3 ... V2N-1 1W2, w4...w2N.Uklad dziala na zasadzie ujemnego sprzezenia zwrotnego obejmujacego grupe wzmacniaczy pradów ""wybierania W1, W2 ... W2n# Vi ¦•• V2N- ^et'a sPrzSzen'a Jest zamknieta, gdy komórki pamieci sa wybierane, wówczas uklady sterowania logicznego decyduja o kierunku przeplywu pradów wybierania w nitkach odpowiadajacych adresowi komórki pamieci zadanemu logicznie. Gdy komórki pamieci nie sa wybierane i prady w nitkach wybierania nie plyna, petla sprzezenia jest otwarta. Wzmacniacze wybierajace W1, W2 ...W2n# Vi, V2 ... V2n posiadaja wejscia sterowania wartoscia pradu wybierania, pradowe lub napieciowe oraz wejscia adresowe. Prad wybierania plynie przez jeden ze wzmacniaczy wybierajacych W1 ... W2N, Vi — V2N l n'*^ adresowa, gdy na wejscie adresowe A lub B tego wzmacniacza zostanie podana jedynka logiczna i jednoczesnie wejscie sterowania wartoscia pradu wybierajacego jest pobudzane sygnalem o odpowiedniej wartosci amplitudy.Gdy na wejsciu adresowym jest zero logiczne, prad wybierania nie plynie niezaleznie od stanu wejscia sterujacego. Uklady sterowania wzmacniaczy wybierania WZ w cyklu zapisu iWO w cyklu odczytu wartoscia pradu wybierania, wspólpracuja zawsze z jednym wybranym adresem wzmacniaczem wybierania W1 ... W2N i jednym wzmacniaczem wybierania Vi •¦• V2m. Zawsze wybrany jest jeden wzmacniacz o parzystym indeksie z grupy V i nieparzystym z grupy W lub tez jeden wzmacniacz o parzystym indeksie z grupy W i nieparzystym z grupy V.Gdy komórki pamieci nie sa wybierane, sygnaly Z i O sa wstanie logicznej jedynki. Petla sprzezenia zwrotnego jest przerwana przez uklad sterowania US. W cyklu odczytu sygnal Z pozostaje w stanie jedynki logicznej, a sygnal 0 jest w stanie zera logicznego. Sygnal z wyjscia wzmacniacza bledu WB jest przekazywany przez uklad sterowania US na wejscie ukladu sterowania wzmacniaczy wybierania w cyklu odczytu WO i z jego wyjscia zostaje wysterowany jeden wybrany adresem A wzmacniacz wybierania W2 lub W4 ... lub W2N ' jeden wybrany adresem B wzmacniacz wybierania Vi lub V3 ... lub V2n-1- Wzmacniacze te zapewniaja przeplyw pradu wybierania przez nitke adresowa dolaczona bezposrednio lub za posrednictwem ukladu selekcji nitek do punktów C i D oraz przez rezystor Rp. Spadek napiecia wywolany przeplywem pradu wybierania przez rezystor Rp sumuje sie z napieciem U i róznica tych napiec stanowi napiecie bledu wzmocnione przez wzmacniacz bledu WB. Poniewaz petla sprzezenia jest teraz zamknieta, sterowanie nastepuje zgodnie z regulami ujemnego sprzezenia zwrotnego. W cyklu zapisu sygnal 0 jest wstanie jedynki logicznej, a sygnal Z wstanie zera logicznego.Jezeli adres wybranej komórki jest ten sam, co w cyklu odczytu, to prad wybierania poplynie teraz w tej nitce co poprzednio, ale w kierunku przeciwnym, bowiem sterowany jest wybrany adresem A jeden ze wzmacniaczy W1 lub W3 ... W2n-1 ¦ jeden wybrany adresem B ze wzmacniaczy V2 lub V4 ... V2N- Poniewaz kierunek spadku napiecia na rezystorze Rp nie ulega zmianie, sprzezenie zwrotne dziala jak w cyklu odczytu.Wartosc pradu wybierajacego w obu cyklach zalezy w istotny sposób jedynie od wartosci rezystancji Rp i wartosci napiecia. Nieistotny jest rozrzut pozostalych parametrów w granicach poprawnej pracy ukladu sprzezenia zwrotnego. Odpowiedni dobór dryftu napiecia zapewnia pozadana zmiane termiczna wartosci pradu wybierania.Uklad wedlug wynalazku znajduje zastosowanie w pamieciach ferrytowych. PL

Claims (1)

1. Zastrzezenie patentowe Uklad stabilizacji pradów wybierania rdzeni w pamieci ferrytowej skladajacy sie ze wzmacniaczy pradów wybierania posiadajacych wejscia adresowe i wejscia sterowania wartoscia pradu wybierajacego, ukladów selekcji nitek adresowych polaczonych z tymi wzmacniaczami przez dolaczenie w punktach szeregowego polaczenia kazdych z dwu wzmacniaczy, ukladów sterowania wzmacniaczy wybierania w cyklach zapisu i odczytu •93 948 3 i wzmacniacza bledu, znamienny tym, ze wzmacniacze wybierajace (N/j), O/3) ... (V2N-i) ¦ (Wi), (W3) ... (W2N-1) $3 polaczone z rezystorem (Rp) i wejsciem wzmacniacza bledu (WB), którego drugie wejscie jest polaczone z jednym biegunem zaleznego od temperatury zródla napiecia (U), a drugi biegun tego zródla napiecia jest polaczony z druga koncówka rezystora (Rp) i zródlem napiecia zasilajacego uklad (E), przy czym wyjscie wzmacniacza bledu (WB) jest polaczone z wejsciem ukladu sterowania (US), którego wyjscie zapisu jest polaczone z wejsciem ukladu sterowania wzmacniaczy wybierania (WZ) w cyklu zapisu, a wyjscie odczytu ukladu (US) jest polaczone z wejsciem ukladu sterowania wzmacniaczy wybierajacych (WO) w cyklu odczytu, przy czym wyjscie ukladu sterowania wzmacniaczy wybierajacych (WZ) w cyklu zapisu jest polaczone z wejsciami sterujacymi wartoscia pradu wybierajacego wzmacniaczy wybierania (V2), (V4,... (V2n ¦ (W1), (W3) ... (W2n-1 h a wyjscie ukladu sterowania wzmacniaczy wybierajacych (WO) w cyklu odczytu jest polaczone z wejsciem sterowania wartoscia pradu wybierajacego wzmacniaczy wybierania (Vi), (V3 ... (V2n-i ) i(W2,(W4,...(W2N). ó H » h rT^T-j Oan O BN Ófl? Oe; PL
PL168252A 1974-01-19 PL93948B2 (pl)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL168252A PL93948B2 (pl) 1974-01-19

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL168252A PL93948B2 (pl) 1974-01-19

Publications (2)

Publication Number Publication Date
PL93948B1 PL93948B1 (pl) 1977-07-30
PL93948B2 true PL93948B2 (pl) 1977-07-31

Family

ID=

Similar Documents

Publication Publication Date Title
KR100357444B1 (ko) 프로그램된기준
US5706240A (en) Voltage regulator for memory device
US6191977B1 (en) Sense circuit for a multi-level flash memory cell
KR20010114157A (ko) 메모리 장치
US5479103A (en) Non-linear voltage measuring implementing capacitor charging time
US6567318B2 (en) Control circuit for an output driving stage of an integrated circuit
JP3223844B2 (ja) 基準電圧発生装置
US5710744A (en) Timing generator for IC testers
DE102007002252A1 (de) Temperatursensor und Temperaturbereichsdetektionsverfahren
US4091333A (en) Transconductance amplifier circuit
PL93948B2 (pl)
CN116798496A (zh) 一种芯片及其电子设备
KR100441176B1 (ko) Mram 장치
KR100217917B1 (ko) 플래쉬 메모리셀의 문턱전압 조정회로
KR960016498B1 (ko) 불휘발성 반도체 메모리 장치
KR970001311B1 (ko) 차동 증폭기
JP2001057512A (ja) 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置
JPS61131292A (ja) 半導体記憶装置
JPS60123A (ja) メ−タ回路
JP3964745B2 (ja) 不揮発性半導体記憶装置
US20020026609A1 (en) Semiconductor integrated circuit and test method of built-in analog circuit
KR100501583B1 (ko) 센스앰프 회로
JPS62238486A (ja) 電子時計における定電圧の調整方法
JPH04258774A (ja) Ic試験用パターン発生器
KR19990040093A (ko) 출력단의 전류량 자동제어 장치