PL247129B1 - Wielokanałowy układ odmierzania czasu trwania impulsu - Google Patents

Abstract

Wielokanałowy układ odmierzania czasu trwania impulsu TP jako blok funkcyjny timerów dla sterowników przemysłowych PLC zgodnych z normą IEC 61131-3 zbudowany z dzielnika częstotliwości, timera bazowego, pamięci kanałów i stanów wejściowych oraz modułów wyjściowych charakteryzuje się tym, że sygnał zegarowy (CLK) dołączony jest do dzielnika częstotliwości (1), którego wyjście (CEO) jest dołączone do wejścia (CE) timera bazowego (2), którego wyjście (TBET) jest dołączone do wejścia (TBET) pamięci czasów początkowych (9) oraz do wejścia (TBET) modułu odejmującego (3), przy czym sygnał (TMET) pamięci czasów początkowych (9) jest dołączony do wejścia (TMET) modułu odejmującego (3), którego sygnał wyjściowy (ET') jest dołączony do wejścia (ET') modułu wyjściowego ET (4) oraz do wejścia (ET') modułu komparatora (6), a sygnał (PT) i sygnał (PTE) jest dołączony do pamięci czasów zadanych (10), którego wyjście sygnału (PT') jest doprowadzone do wejścia (PT') modułu komparatora (6) oraz wejścia (PT') modułu wyjściowego ET (4), sygnał z wyjścia (KOMP) modułu komparatora (6) jest doprowadzony do wejścia (KOMP) modułu wyjściowego ET (4) oraz do wejścia (KOMP) modułu wyjściowego Q (7), wyjście (ET) modułu wyjściowego ET (4) jest dołączone do wyjścia (ET) układu, sygnał zegarowy (CLK) dołączony jest do timera bazowego (2), pamięci czasów początkowych (9), pamięci stanów wejściowych (8), modułu wyjściowego Q (7) oraz pamięci czasów zadanych (10), a adres (ADDR) jest prowadzony wielodrogowo i jest dołączony do wejść (ADDR) pamięci stanów wejściowych bloku pamięci synchronicznej (8), pamięci czasów początkowych (9) oraz pamięci czasów zadanych (10), natomiast sygnał wejściowy (IN) oraz sygnał (INE) są doprowadzone do bloku synchronicznej pamięci stanów wejściowych (8), którego wyjście (INO) jest dołączone do wejścia bramki AND (11), do wejścia (INO) modułu wyjściowego Q (7) oraz do wejścia (TME) modułu wyjściowego ET (4), wyjście bramki AND (11) jest dołączone do wejścia (TME) pamięci czasów początkowych (9), wyjście (Q) modułu wyjściowego Q (7) jest dołączone do wejścia (Q) modułu wyjściowego ET (4) do wejścia bramki AND (11) za pośrednictwem bramki negacji NOT (5) oraz do wyjścia (Q) układu.

Description

Opis wynalazku

Przedmiotem wynalazku jest wielokanałowy układ odmierzania czasu trwania impulsu TP (ang. Timer Pulse), mający zastosowanie jako blok funkcyjny timera odmierzania czasu trwania impulsu TP dla sterowników przemysłowych PLC zgodnych z normą IEC 61131-3.

Timery stosowane w układach automatyki przemysłowej realizują odmierzanie czasu w sensie generowania binarnej sekwencji opóźnienia o zadanym czasie trwania. Timery są łączone w wielokanałowe bloki funkcyjne. Różnią się pod względem sposobu aktualizacji wartości czasu:

I. Timery odświeżane są cyklicznie przez system operacyjny sterownika - odświeżanie następuje co określony odstęp czasu. W każdym cyklu odświeżany jest stan wszystkich timerów, niezależnie od tego, czy są wykorzystywane, czy nie. Ten sposób odświeżania wymaga wsparcia sprzętowego. Struktury danych dla timerów w sterownikach PLC zajmują zwykle określone miejsce w pamięci i jest ich ściśle określona liczba. Odświeżanie timerów zajmuje czas proporcjonalny do liczby kanałów, co może prowadzić do wyraźnego spowolnienia szybkości działania sterownika. W czasomierzach odświeżanych cyklicznie struktura timerowa powinna zawierać dwie wartości liczbowe: czas upływający od rozpoczęcia pomiaru oraz wartość zadaną.

II. Timery odświeżane podczas wykonywania instrukcji timera - każdorazowo przy realizacji segmentu programu zawierającego instrukcję timerową następuje odświeżenie wartości aktualnej. Wyzwolenie timera pracującego na tej zasadzie polega na przepisaniu stanu systemowego licznika milisekund do rejestru pamiętającego początek zliczania. Odświeżanie polega na odjęciu obecnej wartości systemowego licznika od wartości zapisanej w tym rejestrze i wpisaniu różnicy do rejestru ET (ang. Elapsed Time). Odświeżanie jest realizowane jako procedura programowa.

III. Odświeżanie timerów co cykl sterownika - czynności związane z odświeżaniem timerów są uwzględnione w cyklu pracy sterownika, w części odpowiedzialnej za obsługę systemu. Pozwala to na uproszczenie czynności wykonywanych programowo podczas realizacji instrukcji timerowej - wymagane jest jedynie przepisanie stanu licznika bazowego do rejestru pamiętającego początek zliczania dla danego kanału. Wszystkie pozostałe czynności obsługiwane są systemowo na koniec cyklu. Po każdym cyklu wymagane jest odświeżenie wszystkich timerów, bez względu na to, czy są wykorzystywane w programie.

IV. Odświeżanie timera w chwili odczytu - opiera się na obserwacji, że stan czasomierza nie ma żadnego znaczenia dopóki ten stan nie jest sprawdzany w programie. Wyniknął stąd pomysł, by dokonywać odświeżania timera w momencie odczytu jego stanu (binarnego - Q lub/i liczbowego - ET). Zaletą takiego rozwiązania jest dostępność aktualnej wartości Q oraz ET przy każdym odczycie, nawet jeśli odczytu dokonuje się kilkukrotnie w czasie trwania cyklu. Odświeżanie jest realizowane jako procedura programowa.

Zagadnieniem technicznym wymagającym rozwiązania jest opracowanie nowego wielokanałowego układu odmierzania czasu trwania impulsu dla poszczególnych elementów sterownika PLC zgodnego z normą IEC 61131-3.

Cel ten osiągnięto przez zastosowanie układu, w którym czas odmierzany w timerze bazowym jest zapamiętywany w pamięci czasów początkowych poszczególnych kanałów oraz wyznaczane są różnice pomiędzy tymi czasami na drodze sprzętowej, bez wywoływania procedur programowych dla odświeżenia stanu timera. Zapamiętywanie czasów początkowych odbywa się także na drodze sprzętowej bez konieczności stosowania wykrywacza zbocza dla sygnału wejściowego timera, a także innych wykrywaczy zboczy.

Wielokanałowy układ odmierzania czasu trwania impulsu według wynalazku charakteryzuje się tym, że sygnał zegarowy dołączony jest do dzielnika częstotliwości, którego wyjście jest dołączone do wejścia timera bazowego, którego wyjście jest dołączone do wejścia pamięci czasów początkow ych oraz do wejścia modułu odejmującego, przy czym sygnał z pamięci czasów początkowych jest dołączony do wejścia modułu odejmującego, którego sygnał wyjściowy jest dołączony do wejścia modułu wyjściowego oraz do wejścia modułu komparatora, a wejścia czasu zadanego są dołączone do pamięci czasów zadanych, którego wyjście jest doprowadzone do wejścia modułu komparatora oraz wejścia modułu wyjściowego, sygnał z wyjścia modułu komparatora jest doprowadzony do wejścia modułu wyjściowego oraz do wejścia modułu wyjściowego, wyjście modułu wyjściowego jest dołączone do wyjścia układu, sygnał zegarowy dołączony jest do timera bazowego, pamięci czasów początkowych, pamięci stanów wejściowych, modułu wyjściowego oraz pamięci czasów zadanych, a adres jest prowadzony wielodrogowo i jest dołączony do wejść pamięci stanów wejściowych bloku pamięci synchronicznej, pamięci czasów początkowych oraz pamięci czasów zadanych, natomiast sygnały wejściowe wyzwalania są doprowadzone do bloku synchronicznej pamięci stanów wejściowych, którego wyjście jest dołączone do wejścia bramki AND, do wejścia modułu wyjściowego oraz do wejścia modułu wyjściowego, wyjście bramki jest dołączone do wejścia pamięci czasów początkowych, wyjście modułu wyjściowego jest dołączone do wejścia modułu wyjściowego, do wejścia bramki za pośrednictwem bramki negacji oraz do wyjścia układu.

Przedmiot wynalazku przedstawiono w przykładzie wykonania na rysunku, na którym Fig. 1 przedstawia sposób działania timera odmierzania czasu trwania impulsu TP, a Fig. 2, przedstawia schemat blokowy wielokanałowego układu odmierzania czasu trwania impulsu.

Przykład 1

Sposób działania timera odmierzania czasu trwania impulsu TP - Fig. 1 w postaci diagramu czasowego. Timery odmierzania czasu trwania impulsu TP rozpoczynają odmierzanie czasu od momentu wykrycia zbocza narastającego na wejściu (IN) do uzyskania zadanej wartości czasu (PT), niezależnie od tego, co następnie dzieje się na wejściu (IN). W trakcie odmierzania czasu wyjście (Q) jest ustawione w stan wysoki, a po odmierzeniu zadanego czasu przechodzi w stan niski. Jeżeli stan wejścia (IN) po odliczonym czasie jest nadal aktywny, to wartość czasu na wyjściu (CV) jest utrzymywana w stanie PT do momentu przejścia wejścia (IN) w stan niski, kiedy (CV) jest zerowane.

Przykład 2

Schemat blokowy wielokanałowego układu odmierzania czasu trwania impulsu.

Sygnał zegarowy (CLK) doprowadzony jest do wszystkich bloków sekwencyjnych, dzięki temu cały układ jest synchroniczny i pracuje w jednej domenie zegarowej.

Wielokanałowy układ odmierzania czasu trwania impulsu TP jako blok funkcyjny timerów dla sterowników przemysłowych PLC zgodnych z normą IEC 61131-3 zbudowany z dzielnika częstotliwości, timera bazowego, pamięci kanałów i stanów wejściowych oraz modułów wyjściowych charakteryzuje się tym, że sygnał zegarowy (CLK) dołączony jest do dzielnika częstotliwości, którego wyjście (CEO) jest dołączone do wejścia (CE) timera bazowego, którego wyjście (TBET) jest dołączone do wejścia (TBET) pamięci czasów początkowych oraz do wejścia (TBET) modułu odejmującego, przy czym sygnał (TMET) pamięci czasów początkowych jest dołączony do wejścia (TMET) modułu odejmującego, którego sygnał wyjściowy (ET’) jest dołączony do wejścia (ET’) modułu wyjściowego ET oraz do wejścia (ET’) modułu komparatora, a sygnał (PT) i sygnał (PTE) jest dołączony do pamięci czasów zadanych, którego wyjście sygnału (PT’) jest doprowadzone do wejścia (PT’) modułu komparatora oraz do wejścia (PT’) modułu wyjściowego ET, sygnał z wyjścia (KOMP) modułu komparatora jest doprowadzony do wejścia (KOMP) modułu wyjściowego ET oraz do wejścia (KOMP) modułu wyjściowego Q, którego wyjście (Q) jest dołączone do wyjścia (Q) układu, wejścia bramki NOT oraz wejścia (Q) modułu wyjściowego ET, wyjście bramki NOT jest dołączone do wejścia bramki AND, natomiast wyjście (ET) modułu wyjściowego ET jest dołączone do wyjścia (ET) układu, sygnał zegarowy (CLK) dołączony jest do timera bazowego, pamięci czasów początkowych, pamięci stanów wejściowych, pamięci czasów zadanych oraz modułu wyjściowego Q, a adres (ADDR) jest prowadzony wielodrogowo i jest dołączony do wejść (ADDR) pamięci stanów wejściowych bloku pamięci synchronicznej, pamięci czasów początkowych oraz pamięci czasów zadanych, natomiast sygnał wejściowy (IN) oraz sygnał (INE) są doprowadzone do bloku pamięci synchronicznej stanów wejściowych, którego wyjście (INO) pamięci stanów wejściowych jest dołączone do wejścia bramki AND, do wejścia (TME) modułu wyjściowego ET oraz do wejścia (INO) modułu wyjściowego Q, wyjście bramki AND dołączone jest do wejścia (TME) pamięci czasów początkowych.

Czas odmierza timer bazowy (2) taktowany z częstotliwością tCLK, przy czym zbocza zegarowe są okresowo odblokowywane za pomocą sygnału (CEO) z dzielnika częstotliwości (1). Sygnał (CEO) ma wypełnienie 1/tCLK i okres wyznaczający rozdzielczość układu.

Sygnał wejściowy (IN) jest doprowadzony do bloku pamięci stanów wejściowych (8) i zatrzaśnięty w momencie wystąpienia aktywnego zbocza sygnału zegarowego, gdy sygnał (INE) jest aktywny. Stan sygnału wejściowego (IN) jest pamiętany w pamięci pod adresem (ADDR). Pamięć stanów wejściowych (8) ma organizację k x 1 -bit, gdzie: k - oznacza liczbę kanałów układu.

Zatrzaśnięty pod adresem (ADDR) stan wejściowy (IN) pojawia się na wyjściu (INO) pamięci stanów wejściowych (8), które to jest dołączone do wejścia bramki AND, której wyjście jest dołączone do wejścia (TME) pamięci czasów początkowych (9) poszczególnych kanałów. Zmiana stanu (INO) ze stanu niskiego na wysoki, przy nieaktywnym wyjściu Q układu, powoduje zatrzaśnięcie pod adresem (ADDR) stanu (TBET) timera bazowego (2). Sygnał (TBET) jest dołączony do wejścia danych pamięci czasów początkowych (9). Tym samym w pamięci czasów początkowych (9), pod adresem (ADDR) zostaje zatrzaśnięta początkowa wartość czasu timera TP dla kanału wskazanego przez adres (ADDR). Pamięć czasów początkowych (9) ma organizację k x n-bit, gdzie: k - oznacza liczbę kanałów układu, n - oznacza liczbę bitów timera bazowego (2).

Wartość czasów (PT) dla poszczególnych kanałów timera jest zatrzaskiwana pod określonym adresem (ADDR) w pamięci czasów zadanych (10) w momencie, kiedy aktywne jest zbocze sygnału zegarowego (CLK) i odblokowany jest wpis za pomocą sygnału (PTE). Pamięć czasów zadanych (10) ma organizację k x m-bit, gdzie: k - oznacza liczbę kanałów układu, m - oznacza liczbę bitów dla czasów zadanych. Liczba bitów czasów zadanych m jest mniejsza lub równa liczbie bitów timera bazowego (2) n.

Wartość odmierzonego czasu wyznaczana jest jako różnica pomiędzy wartością czasu timera bazowego (TBET), a czasem zapisanym w pamięci kanałów (TMET) pod adresem (ADDR). Od wartości (TBET) odejmowana jest wartość (TMET) w module odejmującym (3), w efekcie wyznaczana jest wartość (ET’) mierzonego czasu dla aktywnego kanału timera, przy czym wartość (ET’) jest obcinana do liczby bitów równych liczbie bitów czasów zadanych m. Wartość czasu (ET’) jest porównywana w module komparatora (6) z wartością zadaną (PT’). Jeżeli (ET’) jest większe lub równe (PT’), to wyjście (KOMP) komparatora jest ustawiane. Wyjście (Q) modułu wyjściowego Q (7) timera wg patentu jest w stanie aktywnym do momentu, gdy wartość mierzonego czasu (ET’) jest mniejsza niż wartość zadana (PT’).

Zgodnie z normą: International Electrotechnical Commission. EN 61131-3:2013. Programmable Controller—Part 3: Programming Languages; Technical report; European Committee for Electrotechnical Standardization: Brussels, Belgium 2013. stan wyjścia (ET) kanału timera może być wartością z zakresu od zera do wartości (PT) i zależy od stanu wejścia oraz stanu timera. Moduł wyjściowy ET (4) wytwarza stan wyjścia (ET) w oparciu o sygnał (INO) dołączony do wejścia (TME), stan wyjścia (Q) układu, wartości (ET’), wartość (PT) oraz sygnał (KOMP) w następujący sposób:

Jeżeli wejście (INO) jest nieaktywne i wejście (Q) jest nieaktywne, to na wyjściu (ET) ustawiane jest zero. W przeciwnym wypadku: jeżeli (KOMP) jest aktywne, to na wyjściu (ET) ustawiany jest stan (PT), w przeciwnym wypadku na wyjściu (ET) jest ustawiany stan (ET’).

Zaletą rozwiązania według wynalazku jest możliwość odmierzania czasu całkowicie sprzętowo, łącznie z wytworzeniem stanu wyjść timera: ET oraz Q dla danego kanału, wskazanego podanym adresem. Jednostka centralna sterownika przemysłowego PLC nie uczestniczy w procesie odmierzania czasu, ani w wyznaczaniu stanów wyjść. Układ według wynalazku nie wymaga zastosowania wykrywaczy zboczy, typowo używanych w innych rozwiązaniach znanych ze stanu techniki, a angażujących dodatkowe zasoby sprzętowe lub programowe.

Claims (1)

1. Wielokanałowy układ odmierzania czasu trwania impulsu TP jako blok funkcyjny timerów dla sterowników przemysłowych PLC zgodnych z normą IEC 61131-3 zbudowany z dzielnika częstotliwości, timera bazowego, pamięci kanałów i stanów wejściowych oraz modułów wyjściowych, znamienny tym, że sygnał zegarowy (CLK) dołączony jest do dzielnika częstotliwości (1), którego wyjście (CEO) jest dołączone do wejścia (CE) timera bazowego (2), którego wyjście (TBET) jest dołączone do wejścia (TBET) pamięci czasów początkowych (9) oraz do wejścia (TBET) modułu odejmującego (3), przy czym sygnał (TMET) pamięci czasów początkowych (9) jest dołączony do wejścia (TMET) modułu odejmującego (3), którego sygnał wyjściowy (ET’) jest dołączony do wejścia (ET’) modułu wyjściowego ET (4) oraz do wejścia (ET’) modułu komparatora (6), a sygnał (PT) i sygnał (PTE) jest dołączony do pamięci czasów zadanych (10), którego wyjście sygnału (PT') jest doprowadzone do wejścia (PT’) modułu komparatora (6) oraz wejścia (PT’) modułu wyjściowego ET (4), sygnał z wyjścia (KOMP) modułu komparatora (6) jest doprowadzony do wejścia (KOMP) modułu wyjściowego (ET) (4) oraz do wejścia (KOMP) modułu wyjściowego Q (7), wyjście (ET) modułu wyjściowego ET (4) jest dołączone do wyjścia (ET) układu, sygnał zegarowy (CLK) dołączony jest do timera bazowego (2), pamięci czasów początkowych (9), pamięci stanów wejściowych (8), modułu wyjściowego Q (7) oraz pamięci czasów zadanych (10), a adres (ADDR) jest prowadzony wielodrogowo i jest dołączony do wejść (ADDR) pamięci stanów wejściowych bloku pamięci synchronicznej (8), pamięci czasów początkowych (9) oraz pamięci czasów zadanych

PL 247129 Β1 (10), natomiast sygnał wejściowy (IN) oraz sygnał (INE) są doprowadzone do bloku synchronicznej pamięci stanów wejściowych (8), którego wyjście (INO) jest dołączone do wejścia bramki AND (11), do wejścia (INO) modułu wyjściowego Q (7) oraz do wejścia (TME) modułu wyjściowego ET (4), wyjście bramki AND (11) jest dołączone do wejścia (TME) pamięci czasów początkowych (9), wyjście (Q) modułu wyjściowego Q (7) jest dołączone do wejścia (Q) modułu wyjściowego ET (4), do wejścia bramki AND (11) za pośrednictwem bramki negacji NOT (5) oraz do wyjścia (Q) układu.