PL225220B1 - Sposób wytwarzania samozwijalnego elementu podłużnego, zwłaszcza kabla elektrycznego i samozwijalny element podłużny, zwłaszcza kabel elektryczny - Google Patents

Description

Przedmiotem wynalazku jest synchroniczny elektroniczny układ sterowania procesami równoległymi, przetwarzający sygnały analogowe i binarne, przeznaczony do sterowania procesami dyskretnymi, które dają się zdekomponować na wiele procesów pracujących współbieżnie. Poza tym te procesy dają się opisać za pomocą sieci Petriego, zwanej dalej rozmytą siecią. Układ ten pracuje w pętli sprzężenia zwrotnego.

Znane są elektroniczne układy sterowania taktowane zewnętrznym zegarem, które nadają się do sterowania dyskretnymi procesami równoległymi, w przypadku, gdy wszystkie sygnały będące zmiennymi procesowymi są binarne. Procesy pracujące współbieżnie, opisywane są wtedy za pomocą binarnych sieci Petriego a do interpretacji wszystkich sygnałów wykorzystuje się klasyczną logikę dwuwartościową. Jedną z cech elektronicznych układów sterowania taktowanych zewnętrznym zeg arem, jest przyporządkowanie synchronizowanego binarnego przerzutnika typu JK dla każdego miejsca sieci Petriego oraz zwykłej bramki logicznej AND dla każdej tranzycji tej sieci.

Rozmyta sieć Petriego opisująca funkcjonowanie procesów współbieżnych, składa się z połączonych ze sobą miejsc i tranzycji, odzwierciedlając dokładnie prawidłowy przebieg wszystkich podprocesów w czasie. Miejsca i tranzycje w takiej sieci przyjmują sygnały wejściowe i generują sygnały wyjściowe, z których część a nawet wszystkie mogą mieć charakter analogowy, względnie sygnały te mają reprezentację cyfrową, jednak na co najmniej dwóch bitach. Kluczowe znaczenie dla znanej koncepcji rozmytej sieci Petriego, które mogą opisywać sterowanie złożonymi procesami równoległymi ma fakt, że wartości zmiennych procesowych zawarte są zawsze w pewnym ograniczonym przedziale. Sygnały te mogą być interpretowane jako zdarzenia, które są prawdziwe w pewnym stopniu, będącym liczbą z przedziału [0, 1], a nie tylko w stopniu 0 bądź 1. Interpretacja sygnałów wymaga użycia logiki wielowartościowej, nazywanej logiką rozmytą.

Znany jest sposób implementacji rozmytej sieci Petriego oparty na wykorzystaniu tak zwanych przerzutników rozmytych (fuzzy JK flip - flop, fuzzy RS flip - flop), których budowa jest dość złożona. Elektroniczny układ sterowania w takim przypadku charakteryzuje się wysokim kosztem przy niewielkiej szybkości działania.

Z opisów patentowych nr US4700187A i WO 8903138A znany jest sposób realizacji wybranych klas sieci Petriego za pomocą asynchronicznych komórek logicznych i dwu- lub trójwymiarowej macierzy zawierającej te komórki. Zgodnie z tym wynalazkiem każda komórka składa się z kilku bramek XOR, C-elementu Millera i programowalnych przełączników. Celem przedmiotowego wynalazku jest opracowanie specjalistycznego, reprogramowalnego układu scalonego, którego głównym komponentem są w/w asynchroniczne komórki logiczne.

Istotną wadą układu scalonego zbudowanego zgodnie z wyżej wymienionym wynalazkiem jest brak możliwości stworzenia układu sterowania innego niż binarny. Należy podkreślić, że realizowan e zgodnie z w/w wynalazkiem binarne sieci Petriego mają mocno ograniczone zastosowania w stosunku do rozmytych, ponieważ ich działanie wykorzystuje tylko i wyłącznie logikę Boole'a. Binarne sieci Petriego nigdy nie będą w stanie dokonać przejścia markera ułamkowego, czyli liczby z przedziału (0,1), lecz tylko markera jednostkowego. Oznacza to, że każdy marker w proponowanej tu sieci z przedziału [0,0.5] musi być aproksymowany wartością 0 (zupełny brak znacznika), natomiast każdy marker w proponowanej tu sieci z przedziału [0,5.1] musi być aproksymowany wartością 1 (występuje znacznik). Zatem praktyczne wykorzystanie binarnych sieci Petriego realizowanych na przykład za pomocą „programowalnych komórek i macierzy logicznych” i innych podobnych rozwiązań, jest mocno ograniczone w stosunku do sieci rozmytych.

Za pomocą znanych rozwiązań dotyczących „programowalnych komórek i macierzy logicznych (na przykład asynchronicznych), nie da się zrealizować rozmytej sieci Petriego, lecz tylko binarne sieci Petriego. Jest tak dlatego, że programowalne komórki składają się tylko z bramek XOR, C-elementu Millera i przełączników. Kolejne bardzo istotne ograniczenie dotychczasowych rozwiązań z wykorzystaniem „programowalnych komórek i macierzy logicznych” polega na tym, że tranzycja w sieci Petriego może posiadać maksymalnie dwa miejsca wejściowe.

Synchroniczny układ sterowania procesami równoległymi zgodny z wynalazkiem, stanowi propozycję zrealizowania elektronicznego układu sterowania stosowanego w przypadku tak zwanych szybkich procesów, na przykład układów wirujących z dużymi prędkościami, układów mechanicznych, w których występują duże siły, w niektórych reaktorach chemicznych, układów wykorzystujących w yładowania elektryczne i tym podobnych. Odpowiednią szybkość sterowania mogą zapewnić jedynie

PL 225 220 B1 sterowniki realizowane w sposób sprzętowy, istotnym celem zastosowania opracowanego wynalazku jest uzyskanie odpowiedniego efektu sterowania, gdy sygnały są z przedziału [0,1] bez wykorzystania rozmytych przerzutników, co dotychczas nie było możliwe.

Synchroniczny elektroniczny układ sterowania procesami równoległymi, według wynalazku ch arakteryzuje się tym, że dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, synchronizowany zewnętrznym sygnałem taktującym, posiadający dwa n-bitowe wejścia odpowiadające tranzycji wejściowej i wyjściowej dla miejsca rozmytej sieci Petriego, n-bitowe wyjście określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia aktywujące n-bitowe wejścia odpowiadające tranzycji wejściowej i wyjściowej, jednobitowe wyjście informujące o wystąpieniu na n-bitowym wyjściu wyłącznie stanów niskich albo stanów wysokich, wejście zewnętrznego sygnału taktującego, wejście zerujące oraz wejście ustawiające, powodujące ustawienie stanów wysokich na n-bitowym wyjściu reprezentującym stan miejsca sieci.

Poza tym ten synchroniczny elektroniczny układ sterowania procesami równoległymi charakteryzuje się tym, że wejścia reprezentujące tranzycję wejściową wszystkich modułów odpowiadających miejscom wyjściowym sieci, a także wejścia reprezentujące tranzycję wyjściową wszystkich modułów odpowiadających miejscom wejściowym sieci są ze sobą połączone i stanowią wejście realizowanej tranzycji, natomiast wyjścia informujące o wystąpieniu wyłącznie stanów niskich albo stanów wysokich na n-bitowym wyjściu modułu dla wszystkich modułów odpowiadających miejscom wejściowym realizowanej tranzycji są połączone z wejściami wielowejściowej bramki AND, której wyjście połączone jest z wejściami aktywującymi tranzycję wejściową dla wszystkich modułów odpowiadających miejscom wyjściowym realizowanej tranzycji oraz wejściem bramki NOT. Z kolei wyjście bramki NOT połączone jest z wejściami aktywującymi tranzycję wyjściową dla wszystkich modułów odpowiadających miejscom wejściowym realizowanej tranzycji, natomiast wejścia zegarowe wszystkich modułów miejsc są ze sobą połączone i jednocześnie dołączone do zewnętrznego sygnału taktującego cały układ, podobnie wejścia zerujące wszystkich modułów są ze sobą połączone i wyprowadzone jako zewnętrzne wejście zerujące cały układ, natomiast wejścia ustawiające tych modułów, dla których odpowiadające im miejsca sieci Petriego zawierają znakowanie początkowe są ze sobą połączone i wyprowadzone jako zewnętrzne wejście ustawiające to znakowanie początkowe, a wejścia ustawiające pozostałych modułów ustawione są w stan wysoki.

Ponadto ten synchroniczny elektroniczny układ sterowania procesami równoległymi charakteryzuje się tym, że we wszystkich modułach wchodzących w skład synchronicznego elektronicznego układu sterowania procesami równoległymi, n-bitowe wejście reprezentujące tranzycję wejściową połączone jest z pierwszym wejściem pierwszego n-bitowego, dwuwejściowego multipleksera, a n-bitowe wejście modułu, reprezentujące tranzycję wyjściową połączone jest z zespołem n bramek NOT. Wyjście tego zespołu dołączone jest do drugiego wejścia pierwszego n-bitowego, dwuwejściowego multipleksera, którego wyjście połączone jest z drugim wejściem drugiego n-bitowego, dwuwejściowego multipleksera oraz drugim wejściem komparatora. Z kolei pierwsze wejście n-bitowego komparatora połączone jest z pierwszym wejściem drugiego n-bitowego, dwuwejściowego multipleksera i jednocześnie dołączone do wyjścia zespołu n binarnych przerzutników typu D, natomiast wyjście drugiego n-bitowego, dwuwejściowego multipleksera połączone jest z wejściem informacyjnym zespołu przerzutników binarnych typu D i jednocześnie z wejściami n-wejściowej bramki AND i n-wejściowej bramki NOR. Wyjście n-wejściowej bramki AND połączone jest z wejściem ustawiającym S synchronicznego binarnego przerzutnika RS, a wyjście n-wejściowej bramki NOR dołączone jest do wejścia zerującego R tego przerzutnika, którego wyjście połączone jest z wejściem adresowym pierwszego n-bitowego, dwuwejściowego multipleksera i jednocześnie z pierwszym wejściem bramki XOR, a także wejściem adresowym trzeciego multipleksera o 1-bitowych wejściach danych. Z kolei drugie wejście bramki XOR połączone jest z wyjściem komparatora, zaś wyjście tej bramki XOR połączone jest z pierwszym wejściem bramki AND, której wyjście połączone jest z wejściem adresowym drugiego n-bitowego, dwuwejściowego multipleksera, z kolei wymienione pierwsze wejście bramki AND połączone jest z wyjściem trzeciego multipleksera o 1-bitowych wejściach danych, którego pierwsze wejście danych połączone jest z wejściem modułu aktywującym tranzycję wejściową, a drugie wejście tego multipleksera - z wyjściem bramki NOT, której wejście z kolei dołączone jest do wejścia modułu aktywującego tranzycję wyjściową, jednocześnie wyjście zespołu przerzutników typu D stanowi n-bitowe wyjście modułu reprezentujące stan znakowania w miejscu sieci Petriego, a wyjście synchronicznego przerzutnika RS jest wyjściem modułu, informującym o wystąpieniu wyłącznie stanów niskich albo stanów wysokich na

PL 225 220 B1 n-bitowym wyjściu tego modułu. Dodatkowo wejścia taktujące zespół n-przerzutników typu D oraz synchroniczny przerzutnik RS są ze sobą połączone i stanowią wejście zewnętrznego sygnału zegarowego, podobnie asynchroniczne wejścia zerujące zespołu przerzutników typu D oraz synchronicznego przerzutnika RS są ze sobą połączone i dołączone do wyjścia bramki NOT, której wejście jest zewnętrznym wejściem zerującym modułu, a asynchroniczne wejście ustawiające zespołu przerzutników typu D również dołączone jest do wyjścia bramki NOT, której wejście jest zewnętrznym wejściem modułu powodującym ustawienie znakowania początkowego dla omawianego miejsca sieci Petriego.

Synchroniczny elektroniczny układ sterowania procesami równoległymi może być użyty do sterowania wieloma złożonymi, dyskretnymi procesami równoległymi o wielu zmiennych procesowych zarówno analogowych, jak również binarnych. Ma on tę właściwość, że po zamianie sygnałów analogowych na sygnały binarne, układ sterowania wciąż działa poprawnie bez konieczności przebudowy. Może się tak zdarzyć na przykład po wymianie czujników analogowych na binarne lub po utracie wartości pośrednich na skutek częściowego uszkodzenia czujnika, przy zachowaniu skrajnych wartości sygnałów. Do zbudowania przedmiotowego układu sterowania wystarczają ogólnodostępne elementy cyfrowe, do których należą binarne przerzutniki typu D i RS, komparatory, multipleksery i zwykłe bramki logiczne. Układ ten jest szybki i tani. Synchroniczny elektroniczny układ sterowania procesami równoległymi zgodny z wynalazkiem, można również zrealizować za pomocą układów ASIC, których technologia umożliwia realizację systemów cyfrowych o jeszcze większej szybkości działania, jednak ich wykorzystanie jest ekonomicznie opłacalne jedynie dla bardzo dużych serii produkcyjnych.

Poza tym na uwagę zasługuje fakt, że synchroniczny elektroniczny układ sterowania procesami równoległymi może być zrealizowany z wykorzystaniem różnych technologii. Do realizacji układu mogą być zastosowane ogólnodostępne struktury FPGA, układ można złożyć z elementów dyskretnych (na przykład układów CMOS serii 4000 albo TTL serii 7400), a nawet wykonać w technologii ASIC.

Jednym z ważniejszych elementów składowych synchronicznego elektronicznego układu sterowania procesami równoległymi jest komparator, sprawdzający wartość relacji dwóch n-bitowych sygnałów cyfrowych, występujących na jego wejściach. Komparator ten nie może być jednak zbudowany z wykorzystaniem tylko bramek XOR, C-elementu Millera i programowalnych przełączników - tak jak to proponowane jest w opisach patentowych US4700187A oraz WO8903138A. Ponadto w proponowanym rozwiązaniu tranzycja rozmytej sieci Petriego, opisującej funkcjonowanie procesów współbieżnych, może być zrealizowana dla dowolnej liczby miejsc wejściowych i wyjściowych. Jest to istotna cecha odróżniająca proponowane rozwiązanie od zawartego w wymienionych wyżej opisach patentowych.

Dla lepszego zobrazowania wynalazku przedstawiono go w schematycznym ujęciu na fig. 1, na której pokazano fragment rozmytej sieci Petriego, natomiast na fig. 2 schemat implementacji sprzęt owej tego fragmentu, a na fig. 3 schemat synchronicznego modułu miejsca, który jest zasadniczym elementem składowym synchronicznego elektronicznego układu sterowania procesami równoległymi. Z kolei przykład realizacji wynalazku przedstawiono na fig. 4 obrazującej schemat przykładowego procesu, który ma być sterowany synchronicznym elektronicznym układem, zgodnie z wynalazkiem, natomiast na fig. 5 pokazano opis tego procesu za pomocą rozmytej sieci Petriego, na fig. 6 i fig. 7 przedstawiono schematy ideowe modułu miejsca i układu sterowania dla przedstawionego przykładu, przy czym na fig. 8 przedstawiono powiększony widok modułu miejsca, reprezentujący każdy z modułów miejsca pokazanych na fig. 7.

Jak to przedstawiono na fig. 1, podstawowy fragment rozmytej sieci Petriego zawiera tranzycję z przyporządkowanym do niej sygnałem t_m, do której dochodzą sygnały z co najmniej jednego miejsca wejściowego, pl p^_n_₁ . oraz wychodzą sygnały do co najmniej jednego miejsca wyjściowego

P^n+l’-’ Pm+l ^{dla tej tranz}y^cji.

Jak to już wcześniej przedstawiono, istotą synchronicznego elektronicznego układu sterowania procesami równoległymi według wynalazku jest to, że każdemu miejscu rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, synchronizowany zewnętrznym sygnałem taktującym, zwanym synchronicznym modułem miejsca, tak jak pokazano to na fig. 1 oraz fig. 2.

Synchroniczny moduł miejsca posiada dwa wejścia nazwane £n oraz tout, odpowiadające tranzycji wejściowej oraz wyjściowej dla danego miejsca sieci, oraz wyjście mp, które odzwierciedla stan znakowania w omawianym miejscu sieci. Wymienione wyżej sygnały modułu miejsca występują fizycznie na magistrali o szerokości n bitów. Oprócz magistral tjn, tout oraz mp, moduł miejsca dysponuPL 225 220 B1 je również jednobitowymi sygnałami Ejn, Eu oraz sygnałem wyjściowym M. Sygnały Ejn oraz Eout odpowiadają za aktywację wejść oraz t_oui, a sygnał M dostarcza informacji o tym, czy znakowanie w danym miejscu sieci Petriego, reprezentowanym w realizacji układowej przez moduł miejsca, osiągnęło skrajne wartości, to znaczy wszystkie bity na n-bitowej magistrali zostały ustawione w stan wysoki lub wszystkie bity zostały ustawione w stan niski. Oprócz tego moduł miejsca ma również wejście zewnętrznego sygnału taktującego CLK, wejście zerujące RESET oraz wejście ustawiające SET.

Działanie modułu miejsca jest następujące: jeżeli na wejściu aktywującym Ejn występuje stan wysoki i jednocześnie wyjście M jest w stanie niskim, wówczas na wyjściu mp modułu miejsca, podczas aktywnego zbocza sygnału taktującego, pojawia się wartość maksymalna spośród wartości występujących na wejściu tjn oraz aktualnej wartości na wyjściu mp. Jeżeli zaś wejście aktywujące Eout znajduje się w stanie niskim i jednocześnie na wyjściu M występuje stan wysoki, wówczas wyjście mp przyjmuje wartość minimum spośród wartości obecnych na wejściu t_sut oraz wyjściu mp. W pozostałych kombinacjach stanów na wejściach Ejn, Eu oraz M, wyjście mp modułu nie ulega zmianie. Z kolei wyjście M modułu miejsca przyjmuje stan wysoki, jeżeli na n-bitowym wyjściu mp wystąpią wyłącznie stany wysokie, stan niski - jeżeli na wyjściu mp wystąpią wyłącznie stany niskie oraz nie zmienia się w pozostałych przypadkach.

Synchroniczny moduł miejsca, o n-bitowej szerokości magistral tin, tout oraz mp, pokazany na fig. 3, zbudowany jest w oparciu o standardowe, ogólnodostępne elementy cyfrowe. Składa się on z dwóch multiplekserów MUX1 oraz MUX2 o dwóch n-bitowych wejściach danych, zespołu INV n bramek NOT, jednego komparatora COMP o dwóch n-bitowych wejściach, zespołu FFD n binarnych przerzutników typu D, jednego synchronicznego binarnego przerzutnika RS FFRS, jednej n-wejściowej bramki AND G4, jednej n-wejściowej bramki NOR G5, jednej dwuwejściowej bramki AND G3, jednej dwuwejściowej bramki XOR G2, jednego dwuwejściowego multipleksera MUX3 o 1-bitowych wejściach danych, oraz trzech bramek NOT G1, G6, G7.

Wejście tin modułu miejsca połączone jest z wejściem A multipleksera MUX1. Wejście tgu połączone jest z wejściem zespołu inwertorów INV, którego wyjście połączone jest z wejściem B multipleksera MUX1. Wejście adresowe S multipleksera MUX1 dołączone jest do wyjścia M modułu. Wyjście Y multipleksera MUX1 połączone jest z wejściem B komparatora COMP oraz wejściem B multipleksera MUX2. Wejście A multipleksera MUX2 oraz wejście A komparatora COMP są ze sobą połączone i dołączone do wyjścia mp modułu. Wejście adresowe SE multipleksera MUX2 dołączone jest do wyjścia dwuwejściowej bramki AND G3. Pierwsze wejście bramki G3 połączone jest z wyjściem dwuwejściowej bramki XOR G2. Pierwsze wejście bramki G2 połączone jest z wyjściem M modułu. Drugie wejście bramki G2 połączone jest z wyjściem komparatora COMP. Do drugiego wejścia bramki G3 dołączone jest wyjście Y multipleksera MUX3. Wejście adresowe SE tego multipleksera połączone jest z wyjściem M modułu. Wejście A0 multipleksera MUX3 połączone jest z wejściem Ein modułu, a wejście A1 z wyjściem bramki NOT G1. Wejście bramki G1 stanowi wejście Eu modułu. Wyjście Y multipleksera MUX2 połączone jest z wejściem informacyjnym D zespołu FFD n przerzutników typu D oraz z wejściami n-wejściowych bramek AND G5 oraz NOR G6. Wyjście bramki G5 połączone jest z wejściem S synchronicznego przerzutnika RS FFRS, a wyjście bramki G6 połączone jest z wejściem R tego przerzutnika. Wyjście synchronicznego przerzutnika RS jest jednocześnie wyjściem M modułu miejsca, a wyjście zespołu FFD n-przerzutników D stanowi wyjście mp tego modułu. Wejścia taktujące zespół przerzutników D oraz synchroniczny przerzutnik RS są ze sobą połączone i stanowią zewnętrzne wejście taktujące CLK modułu. Wejścia zerujące CLR zespołu przerzutników D oraz synchronicznego przerzutnika RS są połączone z wejściem bramki NOT G6. Wejście tej bramki jest wejściem zerującym RESET modułu. Wejście ustawiające SET połączone jest z wyjściem bramki NOT G7. Wejście bramki G7 jest wejściem ustawiającym SET modułu miejsca.

Pogrubione linie na schemacie z fig. 3 to n-bitowe magistrale. Fragment układu złożony z multipleksera MUX1 oraz zespołu inwerterów INV służy do wyboru wejścia odpowiadającego tranzycji: wejściowej tin lub wyjściowej Et - zależnie od stanu sygnału sterującego M, pobieranego z wyjścia binarnego przerzutnika RS FFRS. Blok złożony z multipleksera MUX2 oraz komparatora COMP realizuje funkcję minimum lub maksimum w zależności od stanu wyjścia układu kombinacyjnego złożonego multipleksera MUX3 oraz bramek G2, G3. Wejściami tego układu są sygnał wyjściowy Y komparatora COMP, sygnał M oraz sygnały z wejść aktywujących Ein oraz Eout. Na wyjściu Y komparatora pojawia się stan wysoki wówczas, gdy zachodzi relacja wartości sygnałów na n-bitowych wejściach: A<B. Układ złożony z wielowejściowych bramek AND i NOR, G4 i G5 wraz z przerzutnikiem FFRS odpowiada za wysterowanie wyjścia M modułu. Na wyjściu M pojawia się stan wysoki w czasie tego

PL 225 220 B1 samego aktywnego zbocza zegara, gdy na wyjściu mp pojawiają się wyłącznie stany wysokie i trwa tak długo, aż na wyjściu mp wystąpią wyłącznie stany niskie. Zespół FFD n przerzutników typu D wyposażony jest w asynchroniczne wejście ustawiające, połączone poprzez bramkę G7 z wejściem SET modułu, które wykorzystywane jest do ustawiania znakowania początkowego. Aktywny poziom sygnału na wejściach SET oraz RESET to poziom niski.

Dzięki wyposażeniu modułu miejsca w wejściowe sygnały aktywujące Ejn, E_2ut oraz wyjściowy sygnał M, możliwe jest uwzględnienie w łatwy sposób warunków przygotowania tranzycji sieci Petri ego do aktywacji, a tym samym prawidłowe działanie synchronicznego elektronicznego układu sterowania procesami równoległymi. Realizacja układowa fragmentu rozmytej sieci Petriego, pokazanego na fig. 1, wymaga zastąpienia każdego miejsca sieci, opisanym wyżej modułem miejsca, w sposób pokazany na fig. 2. Wspólne połączenie wejść t_indla wszystkich modułów, p^₊₁,..., p^km+v odpowiadających miejscom wyjściowym tranzycji t_m, a także wejść tout dla wszystkich modułów, p^ ,...., p^-u reprezentujących miejsca wejściowe tranzycji, stanowi sygnał tranzycji t_m rozważanego fragmentu rozmytej sieci Petriego. Spełnienie warunku przygotowania tej tranzycji do aktywacji wymaga oblicz enia iloczynu logicznego z wszystkich sygnałów M pochodzących z modułów miejsc wejściowych tranzycji. Iloczyn ten układowo realizowany jest przez i-wejściową bramkę AND, gdzie „i” oznacza ilość miejsc wejściowych tranzycji t_m. Sygnał z wyjścia bramki AND podawany jest następnie na wejścia aktywujące Ejn wszystkich modułów odpowiadających miejscom wyjściowym tranzycji, a jego negacja na wejścia aktywujące E^ wszystkich modułów reprezentujących miejsca wejściowe. Sygnały zegarowe CLK ze wszystkich modułów miejsc, podobnie jak sygnały zerujące RESET, są ze sobą połączone i stanowią zewnętrzne wejścia taktujące oraz odpowiednio - zerujące, dla synchronicznego elektronicznego układu sterowania procesami równoległymi. Sygnały ustawiające SET dla modułów miejsc, które powinny zawierać znakowanie początkowe, również stanowią zewnętrzne dedykowane wejście całego układu. Dla pozostałych modułów wejścia te są ustawiane w nieaktywny stan wysoki H.

W przykładzie zobrazowanym na fig. 4 założono, że sterowany obiekt składa się z pięciu zbiorników: trzech pięciolitrowych zbiorników górnych, wypełnionych odpowiednio składnikami 1, 2 i 3, zbiornika dziesięciolitrowego wyposażonego w wagę oraz piętnastolitrowego mieszalnika, w którym zamontowano mieszadło W. Poszczególne zbiorniki ze składnikami 1 i składnikiem 2 są połączone ze zbiornikiem wagi poprzez zawory sterowane T1 i T2, natomiast zbiornik ze składnikiem 3 z mieszalnikiem poprzez zawór V2. Składniki 1 i 2 po odważeniu są wprowadzone do mieszalnika poprzez zawór V1. Gotowy wyrób jest odbierany z mieszalnika poprzez zawór V3.

W przypadku składnika 3, sygnałem potwierdzającym odmierzanie porcji tego składnika jest upływ zadanego czasu otwarcia zaworu V2 umożliwiającego przepływ składnika ze stałą prędkością.

Sekwencja czynności niezbędna do przeprowadzenia przykładowego procesu składa się z siedmiu podprocesów: odmierzenie żądanej ilości składnika 1, opróżnienie wagi ze składnika 1 i przekazanie go do mieszalnika, odmierzenie żądanej ilości składnika 2, opróżnienie wagi ze składnika 2 i przekazanie go do mieszalnika, odmierzenie żądanej ilości składnika 3 (otwarcie zaworu V2 przez zadany czas), wymieszanie wszystkich składników, opróżnienie mieszalnika.

Ponieważ wymaga się, aby proces był prowadzony z dużą wydajnością, niektóre podprocesy powinny być realizowane równolegle. Należy zatem wykonać jak najwięcej czynności w tym samym czasie. W rozważanym przykładzie, w czasie mieszania składników w mieszalniku, prowadzi się o dmierzanie następnej porcji składnika 1.

Sposób realizacji powyższej sekwencji czynności można opisać za pomocą rozmytej sieci Petriego, co przedstawiono na fig. 5, na której P1, .... P11 oznaczają stopień wystąpienia zdarzenia związanego z miejscem lub miejsce. P1 oznacza stopień otwarcia zaworu T1 celem podania składnika 1 na wagę, natomiast t1 to stopień osiągnięcia żądanej ilości składnika 1, z kolei P2 oznacza osiągnięcie żądanej ilość składnika 1, a P4 to stopień opróżnienia wagi poprzez otwarcie zaworu V1, przy czym przez t2 oznaczono stopień opróżnienia wagi. W kolejnej sekwencji przez P5 oznaczono stopień otwarcia zaworu T2 celem podania składnika 2 na wagę, a t3 oznacza stopnień osiągnięcia żądanej ilości składnika 2, z kolei przez P6 oznaczono stopnień opróżnienia wagi poprzez otwarcie zaworu V1. P11 oznacza stopień otwarcia zaworu V2 w celu podania składnika 3 do mieszalnika a t4 oznacza stopień osiągnięcia żądanej ilości tego składnika. Przez P8 oznaczono stopień osiągnięcia żądanej ilości składnika 3, natomiast P7 oznacza stopień opróżnienia wagi ze składnika 2, który równocześnie był naważony. P9 to stopień uruchomienia mieszadła W, a t5 oznacza stopień wymieszania składników za jego pomocą. W ostatniej sekwencji, którą stanowi opróżnienie mieszalnika, przez P10 oznaPL 225 220 B1 czono stopień otwarcia zaworu V3 a przez t6 stopień opróżnienia mieszalnika. Ponadto, oznacza stopień opróżnienia mieszalnika, natomiast „1” oznacza warunek, który jest zawsze spełniony, niezależnie od warunków zewnętrznych.

Każdemu stwierdzeniu dotyczącemu tranzycji można w sposób naturalny przyporządkować wartość logiczną z przedziału [0,1]. Na przykład, jeżeli sieć pokazana na fig. 5 zostanie zrealizowana w oparciu o magistralę 4-bitową i czujnik związany z tranzycją wskazuje wartość 0011, to znaczy, że stopień osiągnięcia żądanej ilości składnika 1 jest równy 3/15 = 0.2. Podobnie łatwo interpretujemy wszystkie pozostałe warunki logiczne związane z tranzycjami. W odniesieniu do miejsc zauważmy, że pewnemu podzbiorowi miejsc odpowiada jakaś akcja sterująca, dotyczy to P1, P4, P5, P6, P9, P10 i P11, natomiast pozostałe miejsca jedynie monitorują stan. Wartość sygnału sterującego dla danego miejsca można łatwo związać z wartością znacznika miejsca rozmytej sieci Petriego, który oczywiście zmienia się w czasie. Realizacja sterowania „analogowego” jest zatem umożliwiona. Należy zauważyć, że tej cechy nie może mieć sieć binarna, ponieważ znacznik w takiej sieci albo występuje albo go nie ma. Widać, że od strony wejść, z tranzycjami związane są czujniki analogowe lub binarne, nat omiast od strony wyjść - sygnały sterujące mogą mieć charakter zarówno analogowy, jak i binarny. Klasyczny układ binarny jest pozbawiony takiej cechy.

Szczegółowy schemat synchronicznego modułu miejsca, który jest podstawowym komponentem synchronicznego elektronicznego układu sterowania procesami równoległymi, dla naszego przykładu pokazano na fig. 6. Został on zrealizowany w oparciu o magistralę 4-bitową. Struktura tego modułu bezpośrednio nawiązuje do schematu pokazanego na fig. 3. Element oznaczony jako M2 1 to dwuwejściowy multiplekser, FDCP jest to binarny przerzutnik typu D z asynchronicznym wejściem zerującym i ustawiającym, FDRS jest przerzutnikiem typu D z synchronicznym wejściem ustawiającym i zerującym (na schemacie skonfigurowany jako synchroniczny przerzutnik typu RS), COMPM4 jest komparatorem porównującym 4-bitowe słowa A0...A3 i B0...B3: na wyjściu LT tego komparatora pojawia się stan wysoki, gdy wartość sygnału A jest mniejsza od wartości sygnału B. Pozostałe elementy to typowe bramki logiczne. W porównaniu z fig. 2, czterobitowy, dwuwejściowy multiplekser (MUX1, MUX2) zastąpiono czterema 1-bitowymi, dwuwejściowymi multiplekserami oznaczonymi jako M2 1.

Na fig. 7 pokazano kompletny schemat synchronicznego elektronicznego układu sterowania procesami równoległymi dla podanego przykładu. Moduły oznaczone symbolem PL przeznaczone są dla miejsc rozmytej sieci Petriego P1, ..., P11. Układ graficzny modułów miejsca na schemacie z fig. 7 odpowiada położeniu miejsc sieci Petriego na fig. 5. Z kolei sposób połączenia modułów miejsca jest taki, jak zilustrowano to dla ogólnego fragmentu sieci Petriego, pokazanego na fig. 1.

Rozważmy realizację połączenia modułów miejsca dla tranzycji t6 wraz z miejscem wejściowym P10 i miejscami wyjściowymi P3 i P11. Połączone wejścia tjn modułu miejsca P10 oraz wejścia t_2ut modułów miejsca P3 i P11 stanowią zewnętrzny sygnał wejściowy synchronicznego elektronicznego układu sterowania procesami równoległymi, odpowiadający tranzycji t6. Aktywowanie tej tranzycji odbywa się poprzez dołączenie sygnału M z modułu P10 do wejść aktywujących Ein tranzycje wejściowe tin modułów P3 i P11. Jednocześnie negacja sygnału M modułu P10 podawana jest na wejście aktywujące tranzycję wyjściową t_2ui tego modułu. W przypadku realizacji połączenia modułów miejsca P dla tranzycji, która zawiera dwa miejsca wejściowe i jedno miejsce wyjściowe, tak jak na fig. 5, tranzycje „1” dla miejsc P2, P3, P4 oraz P7, P8 i P9, wymagane jest połączenie wyjść M modułów miejsc odpowiadających miejscom wejściowym tranzycji (moduły P2, P3 oraz P7 i P8) do wejść bramki AND. Sygnał wyjściowy tej bramki steruje wejściem Ein aktywującym tranzycję wejściową tjn w module miejsca wyjściowego realizowanej tranzycji (moduł P4 oraz moduł P9), a jego negacja - wejściem Eout aktywującym tranzycję wyjściową tout dla miejsc wejściowych realizowanej tranzycji. W przypadku, kiedy dana tranzycja ma tylko jedno miejsce wejściowe i wyjściowe, tak jak na przykład tranzycja t3, dla miejsc P5 i P6, nie ma potrzeby stosowania dodatkowych bramek logicznych. Wyjście M modułu P5 wystarczy połączyć z wejściem Ein modułu P6, a wyjście M modułu P6 z wejściem Eout modułu P5.

W pobliżu portów wejścia - wyjścia na schemacie z fig. 7, wytłuszczoną czcionką zaznaczono sygnały wejściowe i wyjściowe synchronicznego elektronicznego układu sterowania procesami równoległymi, których nazwy bezpośrednio korespondują z oznaczeniami na grafie sieci Petriego z fig. 5. Sygnały t1...t6, to 4-bitowe sygnały wejściowe pochodzące z czujników zainstalowanych na sterowanym obiekcie lub dodatkowych układów czasowych, realizujących odmierzanie zadanych interw ałów czasu. Z układami czasowymi związane są sygnały tranzycji t4 oraz t5. Odmierzanie zadanej ilości składnika 3 odbywa się za pomocą czasu otwarcia zaworu V2. Czas ten jest z kolei kontrolowany przez układ czasowy generujący na swoim wyjściu informację o stopniu osiągnięcia zadanego

PL 225 220 B1 interwału czasowego. Informacja ta jest następnie podawana na wejście t4 synchronicznego elektronicznego układu sterowania procesami równoległymi. Podobnie - za pośrednictwem układu czasowego - odbywa się sterowanie sygnałem tranzycji t5. Pozostałe sygnały wejściowe t1, t2, t3 oraz t6 połączone są bezpośrednio z czujnikami zainstalowanymi na obiekcie.

Zauważmy jeszcze, że warunek związany z tranzycją t2 informujący o stopniu opróżnienia wagi, w grafie sieci Petriego z fig. 5 pojawia się dwukrotnie w odniesieniu do tranzycji związanych z miejscami P4, P5 a także P6, P7, P1. Dlatego też na schemacie z fig. 6 odpowiednie sygnały tin oraz t_2ut modułów miejsc korespondujących z miejscami P1, P4, P5, P6 i P7 sieci Petriego zostały ze sobą połączone według schematu pokazanego na fig. 3 i wspólnie sterowane zewnętrznym sygnałem związanym z tranzycją t2. W grafie sieci Petriego występują również dwie tranzycje niezależne od spełnienia warunków zewnętrznych, oznaczone jako „1”. Zgodnie ze schematem z fig. 7 obydwie te tranzycj e zostały ze sobą połączone i stanowią zewnętrzne wejście układu oznaczone jako FH. Wszystkie bity tego wejścia powinny być na stałe ustawione w stan wysoki.

Dla podanego przykładu wykorzystuje się jedynie wyjścia binarne synchronicznego elektronicznego układu sterowania procesami równoległymi. Sygnały wyjściowe, powodujące załączenie lub wyłączenie odpowiednich urządzeń wykonawczych, takich jak zawory T, V, mieszadło W i tym podobne, pobierane są z wyjść M modułu miejsca. W przypadku zaworu V1, zgodnie z grafem sieci Petriego, sterowanie jego otwarciem odbywa się z dwóch miejsc sieci: P4 i P6. Dlatego też na schemacie z fig. 7, wyjścia M modułów miejsc, odpowiadających miejscom P4 i P6 sieci Petriego, są dołączone do bramki OR realizującej sumę logiczną, a wyjście tej bramki stanowi sygnał sterujący zaworem V1.

Rozpoczęcie sterowania obiektem przez synchroniczny elektroniczny układ sterowania procesami równoległymi następuje po uaktywnieniu na pewien, bardzo krótki czas (1 lub kilka taktów zeg ara), wejścia oznaczonego jako „start”. Aktywny poziom sygnału na tym wejściu to poziom niski. Wejście to jest połączone z wejściami ustawiającymi znakowanie początkowe (SET) w modułach miejsc odpowiadających miejscom P1, P3 i P11 sieci Petriego pokazanej na fig. 5.

Warto dodać, że opracowanie od początku do końca koncepcji prawidłowego prowadzenia c ałego procesu, włącznie z uzyskaniem kompletnego schematu logicznego, prowadzone jest metodą top-down, to jest najpierw projektant myśli czy dany warunek jest spełniony, czy też nie, względnie zdarzenie wystąpi - nie wystąpi, a dopiero później w jakim stopniu spełniony jest dany warunek, względnie w jakim stopniu dane zdarzenie wystąpi. Stanowi to dodatkowy walor rozwiązania według wynalazku.

Claims (3)

1. Synchroniczny elektroniczny układ sterowania procesami równoległymi, znamienny tym, że dla każdego miejsca rozmytej sieci Petriego, wraz z tranzycją wejściową i wyjściową dla tego miejsca, przyporządkowany jest jeden moduł elektroniczny, synchronizowany zewnętrznym sygnałem taktującym (CLK), który posiada dwa n-bitowe wejścia (tin, tou) odpowiadające tranzycji wejściowej i wyjściowej miejsca sieci Petriego, n-bitowe wyjście (mp) określające stan znakowania w miejscu sieci Petriego, jednobitowe wejścia (Ejn, Eu) aktywujące n-bitowe wejścia (tin, tou) odpowiadające tranzycji wejściowej i wyjściowej, jednobitowe wyjście (M) informujące o wystąpieniu na n-bitowym wyjściu (mp) wyłącznie stanów niskich albo wysokich, wejście zewnętrznego sygnału taktującego (CLK), wejście zerujące (RESET) oraz wejście ustawiające (SET).

2. Synchroniczny elektroniczny układ według zastrz. 1, znamienny tym, że wejścia (tin) wszystkich modułów (pp^km+1) odpowiadających miejscom wyjściowym tranzycji, a także wejścia (t_euj) wszystkich modułów (p^ p^J odpowiadających miejscom wejściowym tranzycji są ze sobą połączone i stanowią wejście realizowanej tranzycji (t_m), natomiast wyjścia (M) informujące o wystąpieniu wyłącznie stanów niskich albo stanów wysokich, na n-bitowym wyjściu modułu dla wszystkich modułów (p^ p^-n) odpowiadających miejscom wejściowym realizowanej tranzycji (t_m) są połączone z wejściami wielowejściowej bramki AND, której wyjście połączone jest z wejściami (E) aktywującymi tranzycję wejściową (tin) dla wszystkich modułów (p^₊₁,..., p^km+1) odpowiadających miejscom wyjściowym tranzycji (t_m) oraz wejściem bramki NOT, z kolei wyjście bramki NOT połączone jest

PL 225 220 B1 z wejściami (Enu) aktywującymi tranzycję wyjściową (tout) dla wszystkich modułów (p^ ,...., p^_n_₁) odpowiadających miejscom wejściowym tranzycji (t_m), a wejścia zegarowe (CLK) wszystkich modułów (p^__r...., p^_l_₁, p^,..., p^km+1) są ze sobą połączone i stanowią zewnętrzny sygnał (CLK) taktujący cały układ, podobnie wejścia zerujące (RESET) wszystkich modułów (p^__r...., Pm_i, P™_+v···, P^km+1) są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (RESET) zerujące cały układ, natomiast wejścia ustawiające (SET) tych modułów, dla których odpowiadające im miejsca sieci Petriego zawierają znakowanie początkowe są ze sobą połączone i wyprowadzone jako zewnętrzne wejście (SET) ustawiające to znakowanie początkowe, a z kolei wejścia ustawiające (SET) pozostałych modułów ustawione są w stan wysoki (H).

3. Synchroniczny elektroniczny układ według zastrz. 1, znamienny tym, że we wszystkich modułach ((p^__r...., Pm_i, Pm+1.—. P^km+1) wchodzących w skład synchronicznego elektronicznego układu sterowania procesami równoległymi, n-bitowe wejście (tjn) reprezentujące tranzycję wejściową połączone jest z pierwszym wejściem (A) pierwszego n-bitowego, dwuwejściowego multipleksera (MUX1), a n-bi-towe wejście (tout) reprezentujące tranzycję wyjściową połączone jest z zespołem (INV) n bramek NOT, zaś wyjście tego zespołu (INV) dołączone jest do drugiego wejścia (B) pierwszego n-bitowego, dwuwejściowego multipleksera (MUX1), którego wyjście (Y) połączone jest z drugim wejściem (B) drugiego n-bitowego, dwuwejściowego multipleksera (MUX2) oraz drugim wejściem (B) komparatora (COMP), z kolei pierwsze wejście (A) komparatora (COMP) połączone jest z pierwszym wejściem (A) drugiego n-bitowego, dwuwejściowego multipleksera (MUX2) i dołączone do wyjścia (Q) zespołu (FFD) n binarnych przerzutników typu D, natomiast wyjście (Y) drugiego n-bitowego, dwuwejściowego multipleksera (MUX2) połączone jest z wejściem informacyjnym (D) zespołu (FFD) przerzutników binarnych typu D oraz z wejściami n-wejściowej bramki AND (G4) i n-wejściowej bramki NOR (G5), wyjście n-wejściowej bramki AND (G4) połączone jest z wejściem (S) synchronicznego binarnego przerzutnika RS (FFRS), a wyjście n-wejściowej bramki NOR (G5) dołączone jest do wejścia (R) tego przerzutnika (FFRS), którego wyjście (Q) połączone jest z wejściem adresowym (SE) pierwszego n-bitowego, dwuwejściowego multipleksera (MUX1), pierwszym wejściem bramki XOR (G2), a także wejściem adresowym (SE) trzeciego multipleksera (MUX3), o 1-bitowych wejściach danych, z kolei drugie wejście bramki XOR (G2) połączone jest z wyjściem (Y) komparatora (COMP), zaś wyjście bramki XOR (G2) połączone jest z pierwszym wejściem bramki AND (G3), której wyjście połączone jest z wejściem adresowym (Se) drugiego n-bitowego, dwuwejściowego multipleksera (MUX2), natomiast pierwsze wejście bramki AND (G3) połączone jest z wyjściem (Y) trzeciego multipleksera (MUX3), o 1-bitowych wejściach danych, którego pierwsze wejście danych (A0) połączone jest z wejściem modułu (Ein) aktywującym tranzycję wejściową (tjn), a drugie wejście danych (A1) multipleksera (MUX3) połączone jest z wyjściem bramki NOT (G1), której wejście z kolei dołączone jest do wejścia modułu (Enut) aktywującego tranzycję wyjściową, jednocześnie wyjście (Q) zespołu przerzutników typu D (FFD) stanowi n-bitowe wyjście modułu (mp), dodatkowo wejścia taktujące zespół (FFD) n-przerzutników typu D oraz synchroniczny przerzutnik RS (FFRS) są ze sobą połączone i stanowią wejście (CLK), zewnętrznego sygnału zegarowego, podobnie asynchroniczne wejścia zerujące (CLR) zespołu (FFD) przerzutników typu D oraz synchronicznego przerzutnika RS (fFrS) są ze sobą połączone i dołączone do wyjścia bramki NOT (G6), której wejście jest zewnętrznym wejściem zerującym (RESET) modułu, a asynchroniczne wejście ustawiające (SET) zespołu (FFRS) przerzutników typu D również dołączone jest do wyjścia bramki NOT (G7), której wejście jest zewnętrznym wejściem (SET) modułu.