PL130939B1 - Apparatus for correction of digital data for serial recording and reproduction - Google Patents

Description

Przedmiotem wynalazku jest urzadzenie do korekcji danych cyfrowych dla szeregowego zapisu i odtwarza¬ nia przy zastosowaniu wlasciwego nosnika zapisu, zwlaszcza dla sygnalów akustycznych.Profesjonalny zapis sygnalów akustycznych polega na zapisie 4, 8 lub 16 sciezek analogowych sygnalów akustycznych na tasmie wzorcowej. Sygnaly z tej tasmy sa miksowane nastepnie z sygnalami z innych tasm wzorcowych w celu dogrania innych dzwieków. Zmiksowane w ten sposób sygnaly tasmy wzorcowej sa mikso¬ wane dalej w celu uzyskania tasm podwzorcowych o jednej sciezce monofonicznej, dwu sciezkach stereofonicz¬ nych lub czterech sciezkach kwadrofonicznych. Tasmy podwzorcowe wykorzystuje sie nastepnie przy produkcji plyt i nagranych tasm. Przy takiej technice nagran wszelkie znieksztalcenia sygnalów analogowych przenosza sie na kolejne generacje tasm wzorcowych i podwzorcowych i w efekcie wystepuja na wszystkich wyprodukowanych plytach.Znane sa uklady przetwarzania danych, w których profesjonalne rejestratory akustyczne wykorzystuja technike rejestratorów cyfrowych stosowanych w technice komputerowej. W rejestratorach tych np. w rejestrato¬ rze przedstawionym w opisie patentowym Stanów Zjednoczonych Ameryki nr 3786201 wystepuje okresowe próbkowanie sygnalów analogowych, przy czym dla kazdej takiej próbki generowane jest slowo cyfrowe. Ze wzgledu na to, ze sygnal przesylany na interfejs tasmowy reprezentuje jedynie strukture sygnalu cyfrowego, anie jego wartosc numeryczna, udaje sie zachowac integralnosc cyfrowego sygnalu akustycznego, a zatem nie wystepuje zjawisko pogarszania sie jakosci rejestrowanych dzwieków, nawet po ich wielokrotnym rejestrowaniu, miksowaniu itd. Typowe zjawiska zmniejszania sie amplitudy lub czasów narastania impulsów cyfrowych mozna wyeliminowac przy pomocy znanych technik przetwarzania sygnalów.W znanych ukladach niezaleznie od spelnienia wewnetrznych wymogów tego rodzaju cyfrowych rejestra¬ torów akustycznych, nie zostaly one jeszcze w pelni zaakceptowane w przemysle nagran profesjonalnych. Wyda¬ je sie, ze jedna z przyczyn tego braku akceptacji jest sklonnosc do wystepowania bledów w sygnale cyfrowym na skutek defektów nosnika zapisu, jak np. zwiazanych z próbkami zaniku zapisu na tasmie magnetycznej. O ile w znanych analogowych rejestratorach akustycznych efekt taki powoduje jedynie chwilowy zanik sygnalu aku-2 130 939 stycznego, to w przypadku sygnalu cyfrowego utrata jednego bitu w najmniej korzystnej chwili spowoduje zupelna utrate synchronizacji a wraz z nia utrate kolejnych sygnalów cyfrowych. W celu zapobiegania tej calko¬ witej utracie sygnalu, wygodnie jest grupowac cyfrowe slowa danych skladajace sie z jednej liczby bitów w bloki, przy czym z kazdym takim blokiem zwiazane jest slowo synchronizujace. Tego rodzaju rozwiazania nadal nie zapobiegaja utracie danych w obrebie jednego bloku, co powoduje niepozadane przesuniecie sie pozio¬ mu wyjsciowego, wprowadzenie zaklócen, a równiez utrate rejestrowanych dzwieków.W celu usuniecia w znanych ukladach przetwarzania danych zjawiska utraty danych przez maszyne mate¬ matyczna lub inne urzadzenie przetwarzania danych opracowano uklady do wykrywania obecnosci bledów w sygnale odtwarzanym i korekcji tych bledów. Tego rodzaju uklady nie sa stosowane w cyfrowych rejestrato¬ rach akustycznych. Typowe rejestratory z przetwarzaniem danych umozliwiaja korekcje bledów, dostarczajac zredukowana informacje, która mozna odtworzyc w przypadku wykrycia bledu na sciezce pierwotnej. Uprasz¬ czajac zagadnienie, w ukladach takich stosuje sie dwie (lub wiecej) redundencyjne sciezki informacyjne, na których zostaje zapisana ta sama informacja. Te same dane moga byc w rózny sposób rozmieszczone na dlugosci calej tasmy, dzieki czemu defekt odcinka obu sciezek nie spowoduje utraty tej samej informacji. Jakkolwiek realizacja tego rodzaju ukladów jest mozliwa w sensie technicznym, to oczywiscie wymagaja one zastosowania dwukrotnie wiecej nosnika informacji niz uklady zwykle.Znane sa równiez uklady przetwarzania danych, w których sa generowane kody korekcyjne zapisywane wraz z danymi cyfrowymi, dzieki czemu po wykryciu bledu kody korekcyjne koryguja bledne dane. W tego rodzaju technice równiez jest wykorzystywanych wiele sciezek, przy czym na jednej lub kilku z nich zapisuje sie kody korekcyjne (ECC). W opisie patentowym Stanów Zjednoczonych Ameryki nr 3745528 jest przedstawiona operacja wykrywania bledów, polegajaca na dostarczeniu wskazników bledów (wskazujacych bledny blok danych), generowanych na podstawie okreslenia jakosci sygnalu odtwarzanego czyli jego przebiegu.Nie we wszystkich znanych ukladach zapisu mozna zastosowac technike wielosciezkowego zapisu, która nie zawsze mozna pogodzic ze stosowanymi uprzednio ukladami zapisu. Konieczne jest wiec opracowanie jednosciezkowego cyfrowego rejestratora akustycznego z korekcja bledów. W opisie patentowym Stanów Zjed¬ noczonych Ameryki nr 3913068 jest przedstawiony rejestrator jednosciezkowy, wykorzystujacy format danych w którym kody kontrolne sa umieszczone na koncu bloku danych i w którym zostaja wykryte wskazniki zewne¬ trzne w celu zainicjowania korekcji bledów.Znane urzadzenie do korekcji danych cyfrowych dla szeregowego zapisu i odtwarzania przy zastosowaniu wlasciwego nosnika zapisu posiada sekcje zapisu zawierajaca koder do kodowania wejsciowego sygnalu cyfrowe¬ go w ciag bloków zawierajacym wybrana liczbe slów danych, wybrana liczbe slów parzystosci, slowo kodu kontroli bledu, odpowiadajace blokowi, oraz slowo synchronizujace okreslajace miejsce bloku. Koder zapisu jest dolaczony do glowicy zapisujacej. Urzadzenie posiada tez sekcje odtwarzania zawierajaca glowice odczytujaca zapisany sygnal, dolaczona do ukladu wykrywania bledów dolaczonego do korektora bledów.Wedlug wynalazku koder sekcji zapisu zawiera pamiec o dostepie swobodnym dla slów danych, dolaczona do rejestrów przesuwajacych przestrzennie wzgledem siebie slowa danych oraz element kombinacyjny dolaczony do obu rejestrów przesuwajacych dla utworzenia slów parzystosci. Uklad wykrywania bledów sekcji odtwarza¬ nia stanowi uklad przetwarzania zawierajacy na wejsciu uklad kontroli CRC dolaczony do kontrolera odtwarza¬ nia dla utworzenia badanego slowa kodu kontroli bledu, porównania tego badanego slowa kodu z odtwarzanym slowem kodu i dostarczania sygnalu bledu bloku. Korektor bledów sekcji odtwarzania zawiera pamiec slów danych, której wyjscie jest dolaczone do przerzutnikowej pamieci danych, która wraz z przerzutnikowa pamiecia parzystosci i wlasciwa linia sa dolaczone do ukladu kontroli CRC dla rekonstrukcji bloku odebranego z bledem.Do wejscia pamieci slów danych jest dolaczony przelacznik wybierania slowa danych do wprowadzania skory¬ gowanego bloku do wlasciwego miejsca przestrzennego.Wymieniony element kombinacyjny stanowi cyfrowy obwód logiczny zawierajacy element Exclusive OR dolaczony do rejestrów przesuwajacych dla wytwarzania slów parzystosci zgodnie z wyrazeniem PKN=D£+j/N+n/ + DK+k/N+m/ gdzie PN jest slowem parzystosci w segmencie K bloku N, Dk+j/n+I1/jest slowem danych w segmencie K+j wybranego bloku N+n, przy czym j jest liczba calkowita, DK+k^+m^ Jest slowem danych, które jest w segmencie K+k dalszego wybranego bloku N+m, przy czym K, k, n oraz m sa liczbami calkowitymi, które nie sa sobie równe i które sa wystarczajaco duze dla stwierdzenia, ze blok N jest wystarczajaco oddzielony od bloków N+n i N+m, aby zminimalizowac prawdopodobienstwo, ze pojedynczy blad na nosniku zapisu wywola utrate sygnalów po odtworzeniu nie tylko bloku N, ale takze albo bloku N+n, albo bloku N+m.Koder jest dolaczony do kontrolera zapisu tak, ze element Exclusive OR jest przepasowany do wytwarzania kazdego slowa parzystosci PNK ze slów danych DK^+n i D2K+k' Przy czym s*owa parzystosci bloku N sa. wytwarzane z bloków, które oddalone sa o n i 2n bloków, od bloku N.130939 3 Element Exclusive OR stanowielement do wytwarzania slów parzystosci w kazdym przestrzennym segmen¬ cie K w bloku N ze slów danych w okreslonym segmencie 2K bloku N+15 i ze slów danych w okreslonym przestrzennym segmencie 2K bloku N+15 i ze slów danych w okreslonym segmencie 2K+1 bloku N+30.Koder zawiera rejestry, których wejscia sa dolaczone do pamieci z dostepem swobodnym a wyjscia sa dolaczone do przelacznika szeregowego, który jest dolaczony do elementu kombinacyjnego Exclusive ORdla formowania sygnalu cyfrowego w kolejne bloki o 400 bitach zawierajacych slowa danych, slowo parzystosci, slowo kodu kontroli bledu i slowo synchronizujace.Koder zawiera generator CRC do zapewniania cyklicznej kontroli redundacji, dolaczony do przelacznika szeregowego.Koder zawiera rejestr przesuwajacy, przetwarzajacy szeregowo równolegle, którego wyjscie jest dolaczone do pamieci o dostepie swobodnym i równoleglym wejsciu, której wyjscia sa dolaczone do rejestrów przesuwaja¬ cych dla wytwarzania i pamietania slów danych, których wyjscia sa dolaczone poprzez element Exclusive OR i przelacznik szeregowy do generatora modulaqi opóznieniowej dla kompresji szerokosci pasma, którego wyjscie jest dolaczone do ukladu sterowania glowica.Zaleta urzadzenia wedlug wynalazku jest to, ze format danych wybrany przy zapisie razem z dodanymi znakami kontrolnymi i synchronizacji przy odtwarzaniu umozliwia korekcje bledów odczytanych sygnalów cyfrowych, przed ich przeksztalceniem w pierwotne sygnaly analogowe, bez wymagania zastosowania wskazni¬ ków zewnetrznych.Urzadzenie umozliwia zastosowanie wezszych nosników, np. rejestrator-wykorzystujacy tasme o szerokosci 2,54 mm przesuwana z predkoscia 104,3 mm/s nadaje sie do rejestrowania danych na 32 równoleglych sciez¬ kach, przy czym uklady korekcji bledów dzialaly na kazda sciezke.Przedmiot wynalazku jest przedstawiony w przykladzie wykonania na rysunku, na którym fig. 1 przedsta¬ wia ogólny schemat blokowy ukladu cyfrowego rejestratora akustycznego* fig. 2 — format danych kodowanych i zapisywanych na tasmie magnetycznej, fig. 3 - schemat blokowy kodera zapisów w sekcji zapisu, fig. 4 - schemat blokowy ukladu wykrywania bledów i korektora bledów podstawy czasu w sekcji odtwarzania oraz fig. 5 - schemat blokowy korektora bledów w sekcji odtwarzania.Na fig. 1 przedstawiono ogólny schemat blokowy ukladu wedlug wynalazku. Rejestrator 10 zawiera sekcje zapisu 12 i sekcje odtwarzania 14. Wejsciowy, akustyczny sygnal analogowy jest podawany na koncówke 16 i doprowadzany do filtru dolnoprzepustowego 18 eliminujacego wszystkie skladowe o czestotliwosciach przekra¬ czajacych czestotliwosc graniczna rejestratora. Typowa górna czestotliwosc graniczna filtru wynosi 20 KHz. Filtr taki typu V87E 20 KHz jest produkowany przez firme T.T.E.,Inc., Los Angeles w Kaliforni.Przefiltrowane w filtrze 18 sygnaly analogowe sa podawane na konwerter analogowo-cyfrowy 20, który zamienia sygnaly analogowe na odpowiednio uksztaltowane szeregowe sygnaly cyfrowe. Konwerter taki jest produkowany przez firme Analegic Company jako Model MP 8016.Szeregowy, cyfrowy sygnal z konwertera 20 jest podawany na koder zapisu 22. Koder 22 opisano szczegó¬ lowo w powiazaniu z fig. 3. Koder 22 przetwarza szeregowy sygnal cyfrowy, przydzielajac szeregowe bity do kolejnych bloków, z których kazdy zbudowany jest ze slów danych, slów parzystosci i slowa synchronizacji.Tak wiec szeregowy sygnal wejsciowy jest zamieniany na wejsciowy sygnal równolegly zapamietywany naste¬ pnie chwilowo, aby umozliwic przetwarzanie kolejno odbieranych slów danych w celu wygenerowania slów parzystosci odpowiadajacych tym slowom danych. Wygenerowane slowa parzystosci sa nastepnie kojarzone z przechowywanymi chwilowo slowami danych w celu utworzenia bloku.Kontroler zapisu i generator czasowy 24 sa podlaczone do konwertera A/C 20 i kodera zapisu 22 w celu sterowania czasu próbkowania, wjakim konwerter A/C 20 generuje bity odpowiadajace danemu czasowi próbko¬ wania w konwerterze 20. W celu zapewnienia odtwarzania sygnalów o najwyzszej czestotliwosci obecnych w sygnale analogowym, czyli czestotliwosci do 20 kHz, okres próbkowania ma byc krótszy niz okres odpowiada¬ jacy tej czestotliwosci. Poniewaz czestotliwosci 20 kHz odpowiada okres 50 mikrosekund, to za dlugosc okresu próbkowania przyjeto 20 mikrosekund. Kontroler zapisu i generator czasowy 24 sa podlaczone do kodera zapisu 22 w celu dostarczania mu odpowiednich sygnalów taktujacych sterujacych dlugoscia slów danych parzystosci, korekcji i synchronizacji w uformowanym sygnale cyfrowym. Korzystne jest, ze slowa danych i slowa parzysto¬ sci sa przetwarzane w cyfrowej postaci równoleglej. Po wygenerowaniu slów parzystosci sa one podawane wraz ze slowami danych na konwertery szeregowo-równolegle zbudowane na rejestrach przesuwajacych w celu wyge¬ nerowania szeregowego sygnalu wyjsciowego. Szeregowe sygnaly wyjsciowe odpowiadajace slowom danych, slowom parzystosci, slowom kodów kontrolnych i slowom synchronizacji sa nastepnie podawane na wyjsciowy przelacznik kontrolera w celu dostarczenia odpowiednich slów danych we wlasciwej kolejnosci. Uformowane w ten sposób bloki przesylane sa przez opózniajaca siec generatora modulacji impulsowej w celu dostarczenia4 130939 sygnalu wyjsciowego o postaci dogodnej do zapisywania na odpowiednim nosniku i spelniajacej wymagania minimalnej szerokosci pasma. Taki sygnal wyjsciowy jest podawany na odpowiedni przetwornik zapisu w postaci magnetycznej glowicy piszacej 25.Sekcja odtwarzania 14 rejestratora 10 jest przystosowana do odtwarzania sygnalów zapisanych na magnety¬ cznym nosniku tasmowym 23, do wykrywania bledów w sygnale odtwarzanym i do korygowania tych bledów.Sekcja odtwarzania 14 zawiera przetwornik odtwarzania 26 w postaci zwyklej magnetycznej glowicy czytajacej, której wyjscie jest podlaczone do ukladu przedwzmacniacza i formowania 28. Cala ta siec jest zbudowana z konwencjonalnych ukladów dopasowujacych sygnaly zwyklej glowicy magnetycznej do kolejnych stopni wzmacniania i przetwarzania sygnalu. Uklad 28 stanowi dodatkowy stopien wzmacniajacy sygnaly przechodzace z glowicy odczytu 26, a ponadto zawiera uklady formujace, które kompensuja nieliniowosci amplitudy i fazy.Uklad 28 zawiera ponadto ogranicznik zamieniajacy zmiany strumienia magnetycznego wykrywane przez glowi¬ ce na opózniony cyfrowy sygnal zmodulowany, odpowiadajacy w ogólnosci sygnalowi zapisanemu na nosniku 23. Uklad przedwzmacniania i formowania 28 zawiera transformator dopasowania impedancyjnego, sprzegajacy glowice odczytu 26 z ukladem scalonym wzmacniacza typu CA 3095, produkowanego przez firme RCA Compa¬ ny. Sygnal wyjsciowy ze scalonego ukladu wzmacniajacego podawany jest na ogranicznik w rodzaju detektora przejscia przez zero, który zamienia wzmocniony sygnal auasi-cyfrowy na latwiej przetwarzalny standardowy zmodulowany opóznieniowo sygnal cyfrowy. Ten standardowy sygnal jest podawany na generator 30 synchroni¬ zacji bitów generujacy sygnal zegarowy o czestotliwosci odpowiadajacy nominalnej czestosci odtwarzania, wyno¬ szacej 1,25 MHz, a ponadto - sygnal synchronizacji bloków, odpowiadajacy nominalnej czestotliwosci 3,125 KHz, przy czym sygnaly te sa nastepnie wykorzystywane do sterowania operacji przetwarzania danych.Zmodulowany opóznieniowo sygnal cyfrowy jest nastepnie przetwarzany przez zwykle uklady dekodujace w celu dostarczenia na linii 31 sygnalu cyfrowego w systemie zapisu „bez powracania do zera" (NRZ).Sygnal NRZ jest podawany linia 31 na uklad wykrywania bledów i generator podstawy czasu 32, który pod wplywem sygnalów sterujacych z generatora 30 generuje sygnal blednego bloku po wykryciu bledu w blo¬ ku. Korektor 32 opisano szczególowo w powiazaniu z fia^4, przy czym w ogólnosci sklada sie on z dwu glównych ukladów i ukladu wykrywania bledów i ukladu korekcji podstawy czasu. Operacje wykrywania bledów realizuje sie za posrednictwem ukladu kontroli cyklicznych kodów redundancyjnych (CRC). Uklad kontroli CRC generuje kontrolne slowo CRC z sygnalów odtworzonych i dostarcza wyjsciowy sygnal blednego bloku, sygnalizujacy brak zgodnosci miedzy generowanym slowem kontrolnym CRC, a slowem kontrolnym CRC odebranym na koncu bloku. Uklad korekcji podstawy czasu korektora 32 zawiera wejsciowa i wyjsciowa siec taktujaca, uczulone na sygnaly przychodzace z generatora synchronizacji i sygnaly zegarowe z kontrolera odtwarzania 36. Jakiekolwiek odchylenia miedzy sygnalami odbieranymi z generatora synchronizacji 30, a sygna¬ lami zegarowymi sa korygowane automatycznie co prowadzi do wyeliminowania znieksztalcen typu dudnien i kolysan dzwieku wprowadzanych przez mechanizm odtwarzania.Sygnal wyjsciowy ukladu wykrywania bledów i korektora podstawy czasu 32 sa podawane na korektor bledów 34, jak przedstawiono to szczególowo na fig. 5. Korektor bledów 34 reaguje na ten sygnal wyjsciowy, inicjujac procedure poprawiania bledu. Slowa danych i slowa parzystosci odebrane z korektora podstawy czasu 32 sa rozdzielane w ukladzie korekcji 34 przy czym nastepuje chwilowe zapamietanie slów danych w pamieci cyklicznej. Podobnie slowa parzystosci zostaja chwilowo zapamietane w pamieci parzystosci. Po uzyskaniu z u- kladu wykrywania bledów 32 i kontrolera 36 sygnalów mówiacych o obecnosci blednych slów w bloku, naste¬ puje odpowiednie przetworzenie uprzednio odebranych slów danych wraz ze slowami parzystosci w celu odtwo¬ rzenia poprawnych slów danych. Odbudowane i poprawione slowa danych sa nastepnie wprowadzane ponownie do pamieci slów danych.Kolejne bloki zawierajace poprawione slowa danych sa podawane na odpowiednie rejestry przesuwajace w celu dostarczenia poprawnego szeregowego sygnalu wyjsciowego. Ten szeregowy sygnal wyjsciowy jest poda¬ wany na konwerter cyfrowo-analogowy 38 typu DAC 169-16 produkowany przez firme Datel Systems Inc.Wynikowy analogowy sygnal wyjsciowy jest podawany przez filtr dolnoprzepustowy 40 w celu usuniecia szu¬ mów wysokoczestotliwosciowych wprowadzanych przez logiczne uklady cyfrowe. Otrzymany w ten sposób analogowy sygnal odtwarzania jest wprowadzany na koncówke wyjsciowa 42.Na fig. 2 przedstawiono format zapisu informacji akustycznej, przedstawionej w postaci cyfrowej wraz z kodami korekcyjnymi. Dane w bloku (N) stanowia kolejne pozycje CK od 0 do 7. Kazda pozycja K zawiera z kolei dwa slowa danych Do do Di 5 i jedno slowo parzystosci, przy czym kazde z nich sklada sie ze skladowej bardziej znaczacej Pkm i mniej znaczacej Pkl- Kazdy blok jest zakonczony kontrolnym slowem kodowym w postaci slowa redundancyjnego kodu cyklicznego i slowem kodu synchronizacji. Zgodnie z przedstawionym formatem kazde slowo danych Do do Di 5 zawiera szesnascie cyfr reprentujacych natezenie danej próbki wejscio¬ wego sygnalu analogowego. Kazda próbka cyfrowa zawierajaca 16 bitów jest powtarzana co 20 mikrosekund, dostarczajac w ten sposób ciagu bitów, przy czym czas trwania jednego bitu wynosi 1,25 mikrosekundy.W sieci kodowania zapisu 22 nastepuje kompresja cyfrowych slów danych tak, ze czas trwania kazdego bitu zmniejsza sie do 0,8 mikrosekundy, dzieki czemu uzyskuje sie pewien czas w kazdym bloku na przeslanie zwiazanych z nim slów parzystosci, slów kodów kontrolnych i slów synchronizacji bez potrzeby wydluzania czasu potrze-130 939 5 bnego na zapisanie bloku. Tak wiec w formacie zapisu kazde sposród 16 slów danych D0 do Dis ma 16 bitów w przedziale 12,8 mikrosekundy. Skladowe slów parzystosci Pom * ^OL do P'7M i ^7L zajmuja 8 bitów o czasie trwania 0,8 mikrosekundy na bit, czyli 6,4 mikrosekundy. Slowo kodu kontrolnego w postaci cyklicznego kodu redundancyjnego jest generowane na podstawie 16 slów danych i naprzemiennych skladowych slowa parzysto¬ sci, slowo kodu kontrolnego sklada sie z 12 bitów o czasie trwania 9,6 mikrosekundy.Kazdy blok jest zakonczo¬ ny slowem synchronizacji o dlugosci 4 bitów i czasie trwania 3,2 mikrosekundy.Tak wiec czas trwania kazdego bloku wynosi 320 mikrosekund, przy czym rejestracja bloku nastepuje w czasie rzeczywistym synchronicznie z 16 próbkami slów danych bloku, czas trwania kazdej próbki wynosi wiec 20 mikrosekund.Na fig. 2 przedstawiono ponadto, ze kazde slowo parzystosci PoM i ^OL do P7M iP7L w bloku N jest generowane ze slów danych bloków oddalonych o okreslona odleglosc od bloku N, dzieki czemu pojedyncze uszkodzenie nosnika zapisu nie spowoduje utraty bloku N i bloków, z których wygenerowano slowa parzystosci dla bloku N. W przykladzie wykonania urzadzenia wedlug wynalazku slowa parzystosci Pkm i ^KL dla pozycji K w bloku N sa generowane na podstawie slów danych Dom i D()L bl°ku N + 15, które to slowa wchodza jako argumenty na uklad róznicy symetrycznej, oznaczony symbloem + — wraz ze slowami pozycji nastepnej, czyli slowami Dim i DlL bloku N + 30. Zaleznosci te mozna opisac nastepujacym wyrazeniem: PN =DN+n + DN+2n KM,L 2KM,L /2K+1/m,L gdzie p£ jest slowem parzystosci na pozycji K w bloku N, Pkm dotyczy slów parzystosci generowanych z bar¬ dziej znaczacej polowy odpowiednich slów danych D2KM i D/2K+1/M ^KL dotyczy slów parzystosci genero¬ wanych z mniej znaczacej polowy slów danych D2KL i D/2K'+1/L PrzY czym n jest przesunieciem miedzy blokami, z których generowane sa slowa parzystosci dla bloku N.Dokladniejsze wyrazenia opisujace slowa parzystosci PKM i ^KL odpowiadajace bardziej i mniej znacza¬ cym polówkom slów danych D2K i D2K+1 z których generowane sa slowa parzystosci, maja postac nastepu¬ jaca: PN =DN+n + D N+2n KM 2KM /2K+1/M PN =DN+n+DN+2n rKL 2Ki /2K+1/1 W przykladzie wykonania urzadzenia wedlug wynalazku N = 15, tak wiec dla pozycji K = 0 bloku N slowa parzystosci P()M i ^OL maja postac: N N+15 , nN+30 N _nN+15 ^ N+30 P0M = DOM +D1M lP0L"DOL + D 1L Podobne dla pozycji K = 1 bloku N: _ N N+15 nN+30.D nN+15 -N+30 P1M = D2M +D3M ,P1L = D2L + D3L a dla pozycji K = 2 w bloku N: _ N _N+15.nN+30 N nN+15._N+30 P2M = D4M +D5M ,P2L = D4L +D 5L Z rozwiazan zastosowanych w ukladzie wedlug wynalazku widac, ze uklad korekcji bledów pozwala zaoszczedzic 1/4 obszaru magazynowania tasmy w stosunkud do ukladu w pelni zredukowanego, dzieki zastoso¬ waniu dwu sposród trzech formatów redundancji. W formacie kodowania wedlug wynalazku wykorzystano M6 130939 sposród N poziomów redundancji. I tak np. mozna zastosowac schemat trzy z czterech, lub cztery z pieciu przy wykorzystaniu schematu kodowania przedstawionego na fig. 2. Rozwiazanie podobne do rozwiazania z fig. 2, ale rózniace sie tym, ze informacja o parzystosci jak równiez kody kontrolne i slowa synchronizacji sa róznie rozmieszczone w danym bloku jak równiez zgodne z zakresem wynalazku. I tak np. slowo synchronizacji, lokali¬ zujace dany blok, moze byc umieszczone w bloku w dowolnym wygodnym miejscu.Na fig. 2 przedstawiono, ze slowo synchronizacji konczy dany blok N, jednakze slowo to moze byc umieszczone w dowolnym miejscu bloku, po czym rozdzielone w celu dalszego okreslenia konca danej pozycji lub slowa w bloku. Podobnie slowo kontrolne (CRC) i slowo parzystosci moga byc róznie rozmieszczone w blo¬ ku lub grupowane na koncu bloku.Na fig. 3 przedstawiono szczególowy schemat blokowy kodera zapisu 22 z fig. 1. Cyfrowe dane szeregowe przychodzace na linie 50 z konwertera A/C 20 sa podawane na 8-bitowy rejestr przesuwajacy 52 w postaci ukladu scalonego 74LS164 firmy Texas Instruments Inc. Rejestr przesuwajacy 52 zamienia szeregowa informacje cyfrowa na równolegly sygnal wyjsciowy, co zaznaczono na podwójnych liniach 546 Równolegle sygnaly wyj¬ sciowe sa podawane na pamiec o dostepie bezposrednim (RAM) 56 (np. scalone uklady pamieciowe typu 2102 firmy N.E.C), która przechowuje slowa danych kolejnych bloków w celu umozliwienia wygenerowania slów parzystosci na podstawie bloków N+15 iN+30-go. Pojemnosc pamieci RAM 56 wynpsi 1024 bity na jeden mikrouklad, tak wiec pojemnosc ta wystarcza do zapamietania 300 bloków po 256 bitów, czyli wymagana pojemnosc jednego rejestru wynosi 960 bitów. Adresami pamieci 56, w których zapamietywane sa poszczególne sygnaly równolegle, steruja sygnaly wyjsciowe z linii 58 kontrolera zapisu 24. Kontroler 24 dostarcza sygnaly wyjsciowe wykorzystywane do generowania adresów pamieci 56, pod które zapisywane sa sygnaly wyjsciowe z rejestru przesuwajacego 52. Rejestr przesuwajacy 52 jest równiez sterowany sygnalem przychodzacym konc¬ ówka 64 z kontrolera 24 w celu umozliwienia przesylania szeregowych slów danych wprowadzanych z koncówki 50 na koncówki 54. W celu wygenerowania slów parzystosci sygnaly wyjsciowe z pamieci RAM 56 sa podawane na rejestry parzystosci 66 i 68, które moga byc ukladami scalonymi typu LS 165 produkowanymi przez firme Texas Instruments. Pierwszy rejestr parzystosci 66 jest sterowany sygnalami przychodzacymi linia 70 z kontrole¬ ra zapisu 24 w celu wygenerowania slowa parzystosci w oparciu o slowa danych, które pojawia sie dopiero 15 bloków dalej czyU slowa danych umieszczono 15 x 256 = 3840 bitów po danym slowie danych sa przesuwane w rejestrze przesuwajacym 66 odpowiednim sygnalem rozkazowym przychodzacym z kontrolera 24.Podobnie Rejestr przesuwajacy 68 jest sterowany sygnalami taktujacymi przychodzacymi linia 72 z kon¬ trolera zapisu 24 w celu wygenerowania slowa parzystosci w oparciu o slowa danych, pojawiajace sie w nastepn¬ ej pozycji w bloku N + 30-tym. Tak wiec slowa danych umieszczone 30 x 272 (czyli jeden blok o dlugosci 256 bitów plus dodatkowe 16 bitów slowa danych) lub 8160 bitów za danym slowem danych sa przesuwane w rejestrze 68 pod wplywem odpowiedniego sygnalu taktujacego z kontrolera 24. Sygnaly wyjsciowe rejestrów parzystosci 66 i 68 sa nastepnie wyprowadzane szeregowo na wyjscie rejestru pod wplywem wspólnego sygnalu zegarowego z koncówki 74, po czym sa wprowadzane na bramke róznicy symetrycznej 76. Podobnie nieopóznio- ne slowa danych pamieci 56 sa wyprowadzane równolegle na koncówki 78 w celu przesuniecia zawartosci rejestrów 80 i 82 sygnalami sterujacymi przychodzacymi koncówkami 84 i 86 z kontrolera 24. Ma to na celu chwilowe zapamietanie bardziej i mniej znaczacych czesci slowa danych. Szeregowe ekwiwalenty bardziej i mniej znaczacych czesci slowa danych sa wyprowadzane na wyjscie rejestrów przesuwajacych 80 i 82 i sprzegane z odpowiednimi slowami parzystosci z bramki róznicy symetrycznej 76 w przelaczniku szeregowym 88. Na przelacznik szeregowy 88 podawane sa równiez sygnaly synchronizacji koncówka 90 z kontrolera 24, a równiez slowo kodowe CRC z generatora CRC 92. Generator CRC 92 moze byc wykonany w postaci ukladu scalonego typu 9404 wytwarzanego przez Fairchild Semiconductor Corp. Wszystkie cztery wejscia przelacznika 88 sa odpowiednio bramkowane sygnalami sterujacymi przychodzacymi koncówka 94 z kontrolera zapisu 24. Przela¬ cznik szeregowy 88 dostarcza wiec na koncówce wyjsciowej 96 sformatowany cyfrowy sygnal szeregowy, repre¬ zentujacy odpowiednio rozmieszczone w bloku slowa danych i slowa parzystosci zakonczone slowem kontrol¬ nym CRC i slowami synchronizacji. Sygnal szeregowy jest podawany z koncówki 96 na generator modulacji opóznieniowej 97, na który wchodza równiez sygnaly taktujace przesylane koncówka 98 z kontrolera 24, sygnaly te odpowiadaja czestotliwosci zegarowej (Fo) 1,25 MHz, czestotliwosci 2Fo i sygnalowi kontrolnemu braku przejscia. Przetworzony w ten sposób sygnal cyfrowy wytwarzany w postaci sygnalu zmodulowanego opóznieniowo przez generator 97 podawany jest linia 99 na uklad sterowania glowicy 100, który wzmacnia ten sygnal, podaje go na glowice zapisu 25, która zapisuje cyfrowy sygnal zmodulowany opóznieniowo na odpowie¬ dnim nosniku w postaci tasmy magnetycznej.Szczególy dotyczace sposobu przetwarzania sygnalów podczas odtwarzania w celu wykrycia blednych danych i korekcji podstawy czasu sygnalów odbieranych przedstawiono na schemacie blokowym ukladu130939 7 wykrywania bledów i ukladu korektora podstawy czasu na fig. 4. Uklad wykrywania bledów i korektor podsta¬ wy czasu 32 przyjmuje szeregowe dane przychodzace linia 31 z generatora bitów synchronizacji 30. Sygnal wejsciowy wchodzi równolegle na korektor podstawy czasu i uklad wykrywania bledów. Uklad wykrywania bledów zawiera uklad kontroli CRC 101, który dekoduje slowa danych kazdego odebranego bloku i odtwarza z nich slowo kontrolne CRC. To slowo kodowe jest nastepnie porównywane w komparatorze ukladu CRC 101 ze slowem CRC zwiazanym z blokiem. Synchronizacja operacji porównywania steruje sygnal zegara danych przychodzacy linia 102 z kontrolera odtwarzania 36. W przypadku niezgodnosci miedzy zregenerowanym slo¬ wem CRC a slowem CRC zwiazanym z blokiem, nastepuje ustawienie na linii 104 sygnalu blednego bloku, sygnal ten wchodzi na przelacznik 106 w wejsciowej sieci taktujacej przedstawionej jako blok 108.Sygnaly danych wejsciowych na linii 31 wchodza w korektorze podstawy czasu na konwerter szeregowo- równolegly 110, który zamienia szeregowe dane wejsciowe na osmiokanalowy wyjsciowy sygnal równolegly podawany na liniach 112. Korzystne jest, gdy konwerter 110 jest ukladem scalonym typu LS 164, produkowa¬ nym przez firme Texas Instruments. Taktowaniem sygnalów wyjsciowych konwertera 110 steruje sygnal zegara tasmowego, przychodzacy linia 114 z generatora synchronizacji bitów 30 i 400-bitowego licznika 116 w wejscio¬ wym ukladzie taktowania 108. Licznik 116 jest z kolei sterowany sygnalami zegara tasmowego z linii 114 i sygnalem synchronizacji bloku z linii 118, i dostarcza na koncówkach 120 i 122 sygnaly wyjsciowe odpowiada¬ jace koncowi kazdego bloku.Siedem sposród osmiu równoleglych sygnalów wyjsciowych konwertera 110 wchodzi liniami 112 na uklad pamietajacy 128 typu „pierwszy na wejsciu, pierwszy na wyjsciu" (FIFO). Pamiec 128 stanowi blok szesciu ukladów scalonych typu 3341 wytwarzanych przez firme Fairchild Semiconductor Corp. Osiem równoleglych sygnalów wejsciowych pamieci FIFO 128 przychodzi linia 130 z przelacznika 106, który wybiera miedzy danymi równoleglymi na osmiu wyjsciach konwertera 110, a sygnalem blednego bloku na linii 104, przychodza¬ cym z kontrolera CRC 101. Pamiec FIFO 128 jest ponadto sterowana sygnalem zerowania z elementu logicznego 1124 na linii 132. W celu chwilowego zapamietania sygnalów wejsciowych i wygenerowania na liniach 134 równoleglych sygnalów wyjsciowych zmodyfikowanych w czasie zgodnie z rygorystycznymi sterowaniami pod¬ stawy czasu.Konwerter szeregowo-równolegly 110 wraz z przelacznikiem 106 jest przystosowany do zastapienia slowa kontrolnego kodu CRC (12-bitów) i slowa synchronizacji (4-bity) danych przychodzacych linia 31 za pomoca 16-bitowego slowa synchronizacji FIFO. Ten kod synchronizacji jest podawany liniami 112 wraz z pozostalymi danymi i slowami synchronizacji na pamiec FIFO 128. Jeden bit 16-bitowego kodu synchronizacji FIFO poda¬ wany przez przelacznik 106 z powrotem linia 130 na ósme wejscie pamieci FIFO 128 pod wplywem odpowie¬ dnich sygnalów taktujacych na linii 122. Wszystkie osiem bitów pamieci FIFO 128 wchodzi równolegle liniami 134 na detektor kodu synchronizacji FIFO 136 i na wyjsciu 138 ukladu korekcji bledów 34. Detektor kodu synchronizacji FIFO 136 pod wplywem kodu synchronizacji FIFO na liniach 134 i sygnalów taktujacych z kon¬ trolera odtwarzania 36 na linii 140 dostarcza sygnal sterujacy sprzezenia zwrotnego na linie 142 w przypadku, gdy dane pojawiajace sie na wyjsciu pamieci 128 nie sa wlasciwie rozmieszczone. Jezeli dane pojawiajace sie na wyjsciu pamieci FIFO 128 nie sa we wlasciwym synchronizmie z sygnalami taktujacymi na linii 140 wtedy dane te sa zerowane sygnalami na linii 142 wprowadzanymi za posrednictwem elementu I 124 na przerzutnik 126 w celu sterowania czestotliwoscia przetwarzania danych w pamieci FIFO 128, przerzutnik ten zeruje pamiec 128 i przerzutnik 158.Czterystu-bitowy licznik 116 pod wplywem impulsu zegara tasmowego na koncówce 114 i sygnalu synchronizacji bloku na linii 118 generuje sygnal sterujacy na linii 144 rózniacy sie o 1/8 od czestosci repetycji impulsów zegara tasmowego. Sygnal ten wraz z sygnalem wyjsciowym przerzutnika 126 przechodzi przez ele¬ ment logiczny 1124 i dalej linia 132 na wejscie wyzwalajace pamieci FIFO.Uklad detekcji bledów i korektor podstawy czasu 32 zawieraja równiez wyjsciowa siec taktujaca 146 zamykajaca petle sprzezenia zwrotnego do serwoukladu blokady fazy 148, który z kolei dostarcza sygnal wyjsciowy na koncówke 150, sterujacy szybkoscia napedu nosnika w celu dostosowania jej do predkosci poda¬ wania danych linia 31. Siec 146 zawiera monitor poziomu pamieci 152 uczulony na poziom danych w pamieci FIFO 128 i dostarczajacy sygnal wyjsciowy, gdy pamiec jest zapelniona w polowie, czyli gdy na wejsciu monito¬ ra 152 znajduje sie 75 bitów. W tym miejscu nastepuje podanie sygnalu wyjsciowego monitora na element 1154 wraz z sygnalem synchronizacji bloku z kontrolera odtwarzania 36 na linii 156, który to sygnal jest ponadto podawany na serwouklad blokady fazy 148 i który zapala wyjscie przerzutnika 158. Sygnal wyjsciowy przerzut¬ nika 158 umozliwia przejscie sygnalu zegara kwarcowego podawanego linia 164 z kontrolera odtwarzania 36 przez element logiczny NIE - 1162, dostarczajac w ten sposób sygnal zegara sterujacego linia 166 do pamieci FIFO 128. Wyjsciowa siec taktujaca 146 reaguje wiec na stale sygnaly zegarowe i dodatkowe sygnaly synchroni-8 130939 zujace z kontrolera odtwarzania 36 w celu sterowania czestoscia wyprowadzania sygnalów z pamieci FIFO 128 i zapewnienia stalych stosunków czasowych sygnalem wyprowadzanym linia 138.Uklad detekcji bledów i korektor podstawy czasu 32 zawieraja równiez elementy do generowania sygnalu blednego bloku. Sygnal ten jest wyzwalany ósmym wyjsciem linii 168 z pamieci FIFO i podawany na element LUB 170 sterowany sygnalem z linii 142 z detektora kodu synchronizacji FIFO, sygnal wyjsciowy tego elementu wchodzi na uklad przerzutnikowy 172 „blok dobry/zly" w celu dostarczenia sygnalu blednego bloku na linii 174.Na fig. 5 przedstawiono szczególowy schemat blokowy ukladu korekcji bledów 34. Z figury tej widac, ze osiem równoleglych wyjsc pamieci FIFO 128 ukladu wykrywania bledów i korektora podstawy czasu podla¬ czonych jest liniami 138 do przelacznika wybierania slowa danych 180 ido przerzutnika parzystosci 182.Przelacznik 180 jest z kolei sterowany sygnalami taktujacymi przychodzacymi z linia 184 z kontrolera odtwarza¬ nia 36. Sygnal ten z kolei steruje przelacznikiem 180 tak, ze slowa danych z linii wejsciowych 138 sa podawane na cykliczna pamiec slów danych 186, Pamiec 186 stanowi zespól pamieciowych ukladów scalonych RAM np. typu 2102 firmy N.E.C. Pamiec 186 jest z kolei sterowana sygnalem sterujacym odczyt/zapis na linii 188, który to sygnal wytwarzany jest przez elementy I i LUB 190 i 192 odpowiednio, w odpowiedzi na sygnaly korekcji zapisu i zapisu danych przychodzace liniami 194 i 196 z kontrolera odtwarzania 36.Sygnal blednego bloku na linii 174 sterujacy procesem korekcji bledów jest podawany na przelacznik wyboru statusu bloku zawierajacy elementy logiczne 198 i 200. Przelacznik ten wysterowuje linie 202 dolaczona do ukladu pamieciowego 204 blok „dobry/zly". Wyjscie pamieci 204jest dolaczone do przerzutnika 206. Stanu bloku w celu dostarczenia na linii 208 sygnalu sterujacego odczyt/zapis pamieci RAM. Sygnal z linii 208 jest podawany zwrotnie na wejscie elementu I 200 w celu dalszego wysterowania przelacznika stanu i na element I 190 w celu sterowania wytwarzaniem sygnalu ;,poprawny odczyt/zapis" na linii 188. Zawartosc pamieci 186 slów danych jest przesuwana cyklicznie przez kontroler odtwarzania za posrednictwem linii 210 tak, ze slowa danych kolejnych bloków sa wprowadzane sekwencyjnie. Te same sygnaly sterujace powoduja kolejne wyprowa¬ dzanie slów danych kazdego bloku na wyjscie pamieci 186 po odebraniu N+30 bloków. Sygnaly wyjsciowe pamieci 186 sa podawane na rejestry przesuwajace 212 i 214 w celu zamiany danych równoleglych na dane szeregowe. Korzystne jest, gdy rejestry sa ukladami scalonymi typu LS 165. Szeregowy sygnal wyjsciowy poda¬ wany jest przez element I na linie wyjsciowa 218 i dalej na konwerter cyfrowo-analogowy 38 pokazany na fig. 1.Sygnaly wyjsciowe pamieci 186 slów danych sa podawane na przerzutnikowa pamiec danych 220 i pod wplywem sygnalu zapamietania danych przychodzacego linia 222 z kontrolera odtwarzania 36 powoduja poda¬ nie slów danych przechowywanych w pamieci slów danych na zespól elementów logicznych 224 róznicy syme¬ trycznej. Przerzutnikowa pamiec parzystosci 182 jest równiez sterowana przychodzacymi linia 226 z kontrolera odtwarzania 36. Opisana nizej czesc ukladu korekcji bledów umozliwia poprawianie blednych danych w bloku.Oprócz ukladów realizujacych takie korekcje, uklad 34 poprawiania bledów zawiera uklady do tlumienia ^sygnalu wyjsciowego w przypadku, gdy korekcja bledu nie jest mozliwa. Ta czesc ukladu zawiera tlumik wyjscia blednego bloku 228 przyjmujacy sygnaly z pamieci 204 blok „dobry/zly"; ponadto tlumik ten jest sterowany sygnalami wejsciowymi z linii 230 kontrolera odtwarzania 36. Wyjscie z tlumika blednego opisu 228 podlaczone jest Hnia 232 z elementem I 216, gdzie przychodzi równiez sygnal wyjsciowy rejestrów przesuwaja¬ cych 212 i 214. Tak wiec po wykryciu niepoprawialnego bledu w bloku sygnal na linii 232 blokuje element I, niedopuszczajac do przejscia przez nia sygnalów z rejestrów przesuwajacych i ustawia na linii wyjsciowej 218 szereg zer logicznych.Dzialanie ukladu korekcji bledów 34 jest nastepujace: zalózmy, ze blok poprzedni (N+l) zostal wlasnie przetworzony i pierwsze slowo danych nowego bloku pojawia sie w korektorze bledów.Po przyjeciu pierwszego slowa danych bloku N pierwsza grupa 8-bitowa, czyli bardziej znaczaca czesc slowa - wprowadzana jest do pamieci 186 slów danych. Zawartosc pamieci 186 przesuwa sie i pamiec przyjmuje druga grupe 8-bitowa stanowiaca mniej znaczaca czesc slowa danych. Nastepne dane przyjmowane na linii 138 to 8-bitowe slowo parzystosci generowane ze slów danych N+15 i N+30. Poniewaz kazdy blok zawiera jedynie 8 slów parzystosci, to oczywiste jest, ze jedynie polowa slów danych bloku N moze zostac odbudowana z kombinacji slów parzy¬ stosci jednego bloku ze slowami danych bloku innego. Odebrane slowo parzystosci jest oddzielane od strumienia przez kontroler odtwarzania 36 i wprowadzane do pamieci parzystosci 182. Po odebraniu slów parzystosci bloku N i w sytuacji, gdy slowa danych bloku N+30 sa juz pamietane w pamieci RAM 186, mozna obecnie skorygowac polowe slów danych zaladowanych juz do pamieci cyklicznej RAM 186 dla pozycji N+l5, czyli dla bloku, który pojawil sie 15 bloków temu w stosunku do bloku N.Stan slów danych bloku N+l 5 jest wprowadzany na wyjscie pamieci blok dobry/zly 204 do pamieci 206 stanu bloku. Jezeli uzyskano informacje o tym, ze któres sposród slów danych bloku N+l5 jest bledne, sygnal130 939 9 korekcji podawany jest linia 208 przez element logiczny 190 i 192 na linie 188 i do pamieci 186 w celu umozli¬ wienia podania poprawionych slów danych z elementu 224 róznicy symetrycznej na wlasciwe miejsce pamieci 186 slów danych, kasujac w ten sposób bledne slowo na tej pozycji. Po odebraniu sygnalu blednego bloku, po kazdym zapamietaniu slowa parzystosci bloku N w pamieci parzystosci 182 kontroler odtwarzania 36 dostarcza na linii 222 sygnalu zezwalajacego pamieci danych 220 na dostep do polowy slów danych bloku N+30. Element 224 róznicy symetrycznej dostarcza sygnal wyjsciowy, stanowiacy rekonstrukcje polowy slów danych bloku N+15.Druga polowa bloku N+15 odbudowywana jest po odebraniu 8-bitowych slów parzystosci bloku N-15, którego slowa parzystosci dostarczaja niezbednej informacji do zakonczenia operacji odbudowywania bloku.W, chwili tej nastepuje zapamietanie kazdego slowa parzystosci bloku N-15 w pamieci parzystosci 182, przy czym kontroler odtwarzania 36 dostarcza na linii 222 sygnalu zezwalajacego pamieci danych 220 na sekwencyj¬ ny dostep do polowy slów danych bloku N. Siec róznicy symetrycznej dziala na obu grupach tych slów i dostarcza sygnal wyjsciowy dla pamieci RAM 186 pozwalajacy na zakonczenie odbudowywania slów danych bloku N+15.Operacje te powtarzaja sie dla wszystkich czesci 16 slów danych danego bloku. Kazde kolejne slowo danych jest wycinane i wprowadzane do pamieci cyklicznej RAM 186, podczas gdy wycinane slowa parzystosci sa zapisywane w pamieci parzystosci, gdzie sa one wykorzystywane do odbudowy kolejnych polówek slów danych z pozycji 1, 2, 3, ..., 16. Przy koncu bloku pojawia sie stan bloku (blok dobry/zly), z którego mozna wykorzystywac slowa parzystosci, dzieki czemu mozna uzyskac informacje, czy poprawiona informacja wpro¬ wadzona do pamieci 186 jest dobra.Po poprawieniu pierwszej polowy bloku N+15 pamiec „blok dobry/zly" 204 generuje stan bloku N+15 do pamieci 206 stanu bloku. Sygnal wyjsciowy pamieci 206, okreslajacy stan bloku N±15, tworzy iloczyn ze stanem bloku N w elemencie I 200, do wejscia którego dochodzi linia 174. Nastepnie kontroler odtwarzania 36 wysterowuje element NOR 198 w celu sprzegniecia wyjscia elementu 200 z pamiecia „blok dobry/zly" 204. Do pamieci 204 wpisywany jest wiec sygnal jako nowy stan bloku N+15. Po odbudowaniu drugiej polowy bloku N+15 z bloków N iN—15 sekwencja ta powtarza sie tak, ze sygnal na wyjsciu pamieci 206, okreslajace stan bloku N, tworzy iloczyn w elemencie logicznym 200 ze stanem bloku N-15 w celu dostarczenia do pamieci 204 sygnalu pelnego stanu bloku N+15.W przykladzie wykonania ukladu wedlug wynalazku warunkiem poprawienia danych jest, aby dwa spos¬ ród trzech bloków byly poprawne, tak, ze jezeli stan bloków, z których odtwarzano slowa parzystosci, byl dobry i którykolwiek sposród bloków N+15 lub N+30 byl poprawny, wtedy mozna odbudowac poprawne dane i zapisac je do pamieci 186 na pozycji N+30 lub N+15. W analogiczny sposób mozna budowac podobne syste¬ my, w których wykorzystuje sie technike odbudowy „trzy z czterech" lub „cztery z pieciu".Poniewaz pobieranie informacji z nosnika 23 odbywa sie z wieksza szybkoscia niz wymaga to szybkosc operacji wyjsciowych — ze wzgledu na wprowadzanie informacji o parzystosci podczas operacji wyjscia — to konieczne jest czasowe zapamietywanie informacji w rejestrach przesuwajacych 212 i 214. Po zaladowaniu pel¬ nego slowa danych do rejestrów przesuwajacych nastepuje podanie szeregowego sygnalu wyjsciowego do elemen¬ tu I 216. Slowo to wraz z koncowym stanem bloku z linii 232 jest przesylane na Hnie wyjsciowa 218.Okreslone uklady wystepujace w kontrolerze odtwarzania 36 sa znane i maja za zadanie dostarczania odpowiednich sygnalów sterujacych na uklady odtwarzania 14. Kontroler 36 zawiera zegarowy generator kwar¬ cowy — dostarczajacy stalych impulsów zegarowych; i odpowiednie liczniki,jak np. 400-bitowy licznik, wykona¬ ny w postaci ukladu scalonego typu 74LS393. Pozostale uklady do generowania rozkazów w róznych chwilach okresu bloku, sa wykonane ze znanych liczników, rejestrów i elementów logicznych.Zastrzezenia patentowe 1. Urzadzenie do korekcji danych cyfrowych dla szeregowego zapisu i odtwarzania przy zastosowaniu wlasciwego nosnika zapisu, posiadajace sekcje zapisu zawierajaca koder do kodowania wejsciowego sygnalu cyfrowego w ciag bloków zawierajacych wybrana liczbe slów danych, wybrana liczbe slów parzystosci, slowo kodu kontroli bledu, odpowiadajace blokowi oraz slowo synchronizujace okreslajace miejsce bloku, przy czym koder zapisu jest dolaczony do glowicy zapisujacej, i urzadzenie posiada sekcje odtwarzania zawierajaca glowice odczytujaca zapisany sygnal, dolaczona do ukladu wykrywania bledów dolaczonego do korektora bledów, znamienne tym, ze koder (22) sekcji zapisu (12) zawiera pamiec (56) o dostepie swobodnym dla slów danych, dolaczona do rejestrów przesuwajacych, (66, 68) przestrzennie wzgledem siebie slowa danych oraz element kombinacyjny (76) dolaczony do obu rejestrów przesuwajacych (66, 68) dla utworzenia slów parzysto-10 , 130 939 sci, natomiast uklad wykrywania (32) bledów sekcji odtwarzania (14) stanowi uklad przetwarzania zawierajacy na wejsciu uklad kontroli CRC (101) dolaczony do kontrolera (36) odtwarzania dla utworzenia badanego slowa kodu kontroli bledu, porównania tego badanego slowa kodu z odtwarzanym slowem kodu i dostarczania sygna¬ lu bledu bloku, a korektor bledów (34) sekcji odtwarzania (14) zawiera pamiec (186) slów danych, której wyjscie jest dolaczone do przerzutnikowej pamieci danych (220), która wraz z przerzutnikowa pamiecia parzy¬ stosci (182) i linia (222) sa dolaczone do ukladu kontroli CRC (101) dla rekonstrukcji bloku odebranego z bledem, a do wejscia pamieci (186) slów danych jest dolaczony przelacznik (180) wybierania slowa danych do wprowadzania skorygowanego bloku do wlasciwego miejsca przestrzennego. 2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze element kombinacyjny (76) stanowi cyfrowy obwód logiczny zawierajacy element Exclusive OR dolaczony do rejestrów przesuwajacych (66, 68) dla wytwa¬ rzania slów parzystosci zgodnie z wyrazeniem p N _ n /N+n/ + n /N+m/ FK "DK+j + DK+k gdzie Pj£ Jest slowem parzystosci w segmencie K bloku N, DK+j/^+n/ jest slowem danych w segmencie K + j wybranego bloku N + n, przy czym j jest liczba calkowita, DK+k/N+m/ jest slowem danych, które jest w seg¬ mencie K + k dalszego wybranego bloku N + m, przy czym K, k, n oraz m sa liczbami calkowitymi, które nie sa sobie równe, i które sa wystarczajaco duze, dla stwierdzenia, ze blok N jest wystarczajaco oddzielony od bloków N + n i N + m, aby zminimalizowac prawdopodobienstwo, ze pojedynczy blad na nosniku zapisu (23) wywola utrate sygnalów po odtwarzaniu nie tylko bloku N, ale takze albo bloku N + n, albo bloku N + m. 3. Urzadzenie wedlug zastrz. 2, znamienne tym, ze koder (22) jest dolaczony do kontrolera zapisu (24) tak, ze element Exclusive OR (76) jest przystosowany do wytwarzania kazdego slowa parzystosci Pk^ ze slów danych D^N+n \ Djj£^p, przy czym slowa parzystosci bloku N sa wytwarzane z bloków, które oddalone sa o n i 2n bloków od bloku N. 4. Urzadzenie wedlug zastrz. 2, znamienne tym, ze element Exclusive OR (76) stanowi element do wytwarzania slów parzystosci w kazdym przestrzennym segmencie K bloku N ze slów danych w okreslonym segmencie 2K bloku N+15 i ze slów danych w okreslonym przestrzennym segmencie 2K bloku N+15 ze slów danych w okreslonym segmencie 2K+1 bloku N+30.. Urzadzenie wedlug zastrz. 1, znamienne tym, ze koder (22) zawiera rejestry (80, 82), których wejscia sa dolaczone do pamieci (56) z dostepem swobodnym, a wyjscia sa dolaczone do przelacznika szerego¬ wego (88), który jest dolaczony do elementu kombinacyjnego Exclusive OR (76) dla formowania sygnalu cyfrowego w kolejne bloki o 400 bitach zawierajacych slowa danych, slowo parzystosci, slowo kodu kontroli bledu i slowo synchronizujace. 6. Urzadzenie wedlug zastrz. 1, znamienne tym, ze koder (22) zawiera generator CRC (92) do zapewniania cyklicznej kontroli redundancji dolaczony do przelacznika szeregowego {88). 7. Urzadzenie wedlug zastrz. 1, znamienne tym, ze koder (22) zawiera rejestr przesuwajacy (52) przetwarzajacy szeregowo równolegle, którego wyjscie jest dolaczone do pamieci (56) o dostepie swobodnym i równoleglym wejsciu, której wyjscia sa dolaczone do rejestrów przesuwajacych (66, 68) dla wytwarzania i pamietania slów danych, których wyjscia sa dolaczone poprzez element Exclusive OR (76) i przelacznik szeregowy (88) do generatora (97) modulacji opóznieniowej dla kompresji szerokosci pasma, którego wyjscie jest dolaczone do ukladu sterowania (100) glowica.130939 1 1 1 1 1 1 J^ /* 1 1 1 18 1 \ •» z4 ' ' /,/ 1 t \l\ y 1 hM ././^ Ficl «& K40 j Ir r !c /- ^-+ ! ^ j / \ T* t ,30 F 1 U—l Fig 44 J— V 50 , -UJ £ 31 34 36 -3L CZ n";«n r Fig.3130939 [/40 110 ni* M l34 V 114 j . /, L ,l3t \ I0l} f 116 1/6 -L 400 Vfr/3Ó ytzo)Wl\ '0*1—J rr~r W4 ^ YM ^108 :?i3S ¦131 171^ 174, i YiK lS4 TT I4Z USi U clSt lit lUA V-U4 148 / 150 JFmc.4 M\ ZW t74 U* Tl Z0O ,9d ZOZ yZ04 3 L ZZ6 rZ06 o- zos m m tlH IC8 ^L Z/ó -VóT ,/so lit f,** ******* *'A \Z2\ L/w 21 J? ^i° irrsjA (ZZl VZ3Z Z/s Z/c 'Z/4 Fta.3 Pracownia Poligraficzna UP PRL. Naklad 100 cgz Cena 100 zl PL PL PL

Claims (7)

1.Zastrzezenia patentowe 1. Urzadzenie do korekcji danych cyfrowych dla szeregowego zapisu i odtwarzania przy zastosowaniu wlasciwego nosnika zapisu, posiadajace sekcje zapisu zawierajaca koder do kodowania wejsciowego sygnalu cyfrowego w ciag bloków zawierajacych wybrana liczbe slów danych, wybrana liczbe slów parzystosci, slowo kodu kontroli bledu, odpowiadajace blokowi oraz slowo synchronizujace okreslajace miejsce bloku, przy czym koder zapisu jest dolaczony do glowicy zapisujacej, i urzadzenie posiada sekcje odtwarzania zawierajaca glowice odczytujaca zapisany sygnal, dolaczona do ukladu wykrywania bledów dolaczonego do korektora bledów, znamienne tym, ze koder (22) sekcji zapisu (12) zawiera pamiec (56) o dostepie swobodnym dla slów danych, dolaczona do rejestrów przesuwajacych, (66, 68) przestrzennie wzgledem siebie slowa danych oraz element kombinacyjny (76) dolaczony do obu rejestrów przesuwajacych (66, 68) dla utworzenia slów parzysto-10 , 130 939 sci, natomiast uklad wykrywania (32) bledów sekcji odtwarzania (14) stanowi uklad przetwarzania zawierajacy na wejsciu uklad kontroli CRC (101) dolaczony do kontrolera (36) odtwarzania dla utworzenia badanego slowa kodu kontroli bledu, porównania tego badanego slowa kodu z odtwarzanym slowem kodu i dostarczania sygna¬ lu bledu bloku, a korektor bledów (34) sekcji odtwarzania (14) zawiera pamiec (186) slów danych, której wyjscie jest dolaczone do przerzutnikowej pamieci danych (220), która wraz z przerzutnikowa pamiecia parzy¬ stosci (182) i linia (222) sa dolaczone do ukladu kontroli CRC (101) dla rekonstrukcji bloku odebranego z bledem, a do wejscia pamieci (186) slów danych jest dolaczony przelacznik (180) wybierania slowa danych do wprowadzania skorygowanego bloku do wlasciwego miejsca przestrzennego.

2. Urzadzenie wedlug zastrz. 1, znamienne tym, ze element kombinacyjny (76) stanowi cyfrowy obwód logiczny zawierajacy element Exclusive OR dolaczony do rejestrów przesuwajacych (66, 68) dla wytwa¬ rzania slów parzystosci zgodnie z wyrazeniem p N _ n /N+n/ + n /N+m/ FK "DK+j + DK+k gdzie Pj£ Jest slowem parzystosci w segmencie K bloku N, DK+j/^+n/ jest slowem danych w segmencie K + j wybranego bloku N + n, przy czym j jest liczba calkowita, DK+k/N+m/ jest slowem danych, które jest w seg¬ mencie K + k dalszego wybranego bloku N + m, przy czym K, k, n oraz m sa liczbami calkowitymi, które nie sa sobie równe, i które sa wystarczajaco duze, dla stwierdzenia, ze blok N jest wystarczajaco oddzielony od bloków N + n i N + m, aby zminimalizowac prawdopodobienstwo, ze pojedynczy blad na nosniku zapisu (23) wywola utrate sygnalów po odtwarzaniu nie tylko bloku N, ale takze albo bloku N + n, albo bloku N + m.

3. Urzadzenie wedlug zastrz. 2, znamienne tym, ze koder (22) jest dolaczony do kontrolera zapisu (24) tak, ze element Exclusive OR (76) jest przystosowany do wytwarzania kazdego slowa parzystosci Pk^ ze slów danych D^N+n \ Djj£^p, przy czym slowa parzystosci bloku N sa wytwarzane z bloków, które oddalone sa o n i 2n bloków od bloku N.

4. Urzadzenie wedlug zastrz. 2, znamienne tym, ze element Exclusive OR (76) stanowi element do wytwarzania slów parzystosci w kazdym przestrzennym segmencie K bloku N ze slów danych w okreslonym segmencie 2K bloku N+15 i ze slów danych w okreslonym przestrzennym segmencie 2K bloku N+15 ze slów danych w okreslonym segmencie 2K+1 bloku N+30.

5. Urzadzenie wedlug zastrz. 1, znamienne tym, ze koder (22) zawiera rejestry (80, 82), których wejscia sa dolaczone do pamieci (56) z dostepem swobodnym, a wyjscia sa dolaczone do przelacznika szerego¬ wego (88), który jest dolaczony do elementu kombinacyjnego Exclusive OR (76) dla formowania sygnalu cyfrowego w kolejne bloki o 400 bitach zawierajacych slowa danych, slowo parzystosci, slowo kodu kontroli bledu i slowo synchronizujace.

6. Urzadzenie wedlug zastrz. 1, znamienne tym, ze koder (22) zawiera generator CRC (92) do zapewniania cyklicznej kontroli redundancji dolaczony do przelacznika szeregowego {88).

7. Urzadzenie wedlug zastrz. 1, znamienne tym, ze koder (22) zawiera rejestr przesuwajacy (52) przetwarzajacy szeregowo równolegle, którego wyjscie jest dolaczone do pamieci (56) o dostepie swobodnym i równoleglym wejsciu, której wyjscia sa dolaczone do rejestrów przesuwajacych (66, 68) dla wytwarzania i pamietania slów danych, których wyjscia sa dolaczone poprzez element Exclusive OR (76) i przelacznik szeregowy (88) do generatora (97) modulacji opóznieniowej dla kompresji szerokosci pasma, którego wyjscie jest dolaczone do ukladu sterowania (100) glowica.130939 1 1 1 1 1 1 J^ /* 1 1 1 18 1 10 \ •» z4 ' ' /,/ 1 t \l\ y 1 10 hM ./. /^ Ficl «& K40 j Ir r !c /- ^-+ ! ^ j / \ T* t ,30 F 1 U—l Fig 44 J— V 50 , -UJ £ 31 34 36 -3L CZ n";«n r Fig.3130939 [/40 110 ni* M l34 V 114 j . /, L ,l3t \ I0l} f 116 1/6 -L 400 Vfr/3Ó ytzo)Wl\ '0*1—J rr~r W4 ^ YM ^108 :?i3S ¦131 171^ 174, i YiK lS4 TT I4Z USi U clSt lit lUA V-U4 148 / 150 JFmc.4 M\ ZW t74 U* Tl Z0O ,9d ZOZ yZ04 3 L ZZ6 rZ06 o- zos m m tlH IC8 ^L Z/ó -VóT ,/so lit f, PL PL PL