**** URZAD PATENTOWY PRL Patent tymczasowy dodatkowy do patentunr Zgloszono: 24.02.82 (P. 235207) Pierwszenstwo Zgloszenie ogloszono: 20.12.82 Opis patentowy opublikowano: 31.12.1984 Int. Cl. H03K 5/01 C ,•»fcLNlA U *-d« Patentowego Twórcawynalazku: Józef Kalisz Uprawniony z patentu tymczasowego: Wojskowa Akademia Techniczna im. Jaroslawa Dabrowskiego, Warszawa (Polska) Uklad formujacy impulsy do generatora zegarowego Przedmiotem wynalazku jest uklad formujacy impulsy do generatora zegarowego, stosowany przy wspólpracy z mikroprocesorem scalonym wielkiej skali integracji. Uklady te sa stosowane do budowy mikrokomputerów obliczeniowych i kontrolno-sterujacych.Znane sa uklady formujace impulsy do generatora zegarowego, opisane w publikacji firmowej „M 6800 Microkomputer System Design Data", Motorola 1976, jak równiez w publikacji M 6800 EXORciserUsers Guide, Motorola, 1975. Zasada budowy tych rozwiazan polega na szeregowym polaczeniu bramek logicznych oraz tranzystorowych ukladów przeciwsobnych pnp-npn. Wspólna wada tych rozwiazan jest koniecznosc stosowania specjalizowanych ukladów scalonych, produko¬ wanych wylacznie przez te firme. Dodatkowa wada ukladu opisanego w publikacji „M6800 Microkomputer System Design Data" jest jego zlozonosc ukladowa, gdyz sklada sie on z 19 elementów i 7 bramek scalonych. Znane sa równiez specjalizowane uklady zegarowe realizowane w technice pólrzewodnikowej monolitycznej jak równiez w technice hybrydowej, które cechuje duza zlozonosc ukladowa, skomplikowana technologia oraz wysoki koszt.Celem wynalazku jest wyeliminowanie tych wad i opracowanie ulepszonego ukladu formuja¬ cego impulsy do generatora zegarowego.Istota wynalazku polega na tym, ze uklad formujacy impulsy do generatora zegarowego, wykorzystujacy oscylator z rezonatorem kwarcowym i dzielnik czestotliwosci przez 2 lub 4 jest zbudowany w ten sposób, ze jedno wyjscie dzielnika czestotliwosci jest polaczone z wejsciem pierwszej bramki NAND z otwartym kolektorem, której wyjscie jest polaczone poprzez rezystor z baza pierwszego tranzystora p-n-p, przy czym emiter tego tranzystora jest przylaczony do dodat¬ niego napiecia zasilajacego, jego baza jest polaczona przez rezystor z dodatnim napieciem zasilaja¬ cym, a kolektor stanowi pierwsze wejscie ukladu, polaczone z wyjsciem drugie, bramki NAND z otwartym kolektorem, której obydwa wejscia sa polaczone z wyjsciem pierwszej bramki NAND, ponadto pierwsze wyjscie ukladu jest polaczone przez inwerter z wejsciem trzeciej bramki NAND z otwartym kolektorem, której drugie wejscie jest polaczone z drugim, komplementarnym wyjsciem dzielnika czestotliwosci, a jej wyjscie jest polaczone poprzez rezystor z baza drugiego tranzystora p-n-p, przy czym emiter tego tranzystora jest przylaczony do dodatniego napiecia zasilajacego,jego2 129 404 baza jest polaczona przez rezystor z dodatnim napieciem zasilajacym, a kolektor stanowi drugie wyjscie ukladu, polaczone z wyjsciem czwartej bramki NAND z otwartym kolektorem, której obydwa wejscia sa polaczone z wyjsciem trzeciej bramki NAND, ponadto drugie wyjscie ukladu jest polaczone z wejsciem drugiego inwertera, którego wyjscie jest polaczone z drugim wejsciem pierwszej bramki NAND i z wejsciem trzeciego inwertera, którego wyjscie stanowi trzecie wyjscie ukladu.Korzystne skutki techniczne wynalazku polegaja na tym, ze caly uklad generatora zegaro¬ wego, lacznie z oscylatorem kwarcowym i dzielnikiem czestotliwosci, moze byc zbudowany w oparciu o trzy seryjne i ogólnodostepne uklady scalone TTL, tj. 6-krotny inwerter, 4-krotna bramke NAND z otwartym kolektorem i pojedynczy lub podwójny przerzutnik. Uklad formujacy impulsy wedlug wynalazku znacznie upraszcza konstrukcje ukladu generatora w stosunku do znanych Rozwiazan, zmniejszajac jego rozmiary i obnizajac koszt.Przedmiot wynalazku jest pokazany na przykladzie wykonania odtworzonym na rysunku przedstawiajacym schemat polaczen.Uklad wedlug wynalazku zawiera cztery dwuwejsciowe bramki NAND z otwartym kolekto¬ rem B i, B2, B3, B4 produkowane wjednym typowym ukladzie scalonym, oraz trzy inwertery Ii, I2,13 sposród szesciu, zawartych w jednym ukladzie scalonym, przy czym pozostale trzy moga byc uzyte do budowy oscylatora kwarcowego. Ponadto uklad zawiera dwa tranzystory p-n-p Ti,T2, o malym napieciu nasycenia i cztery rezystory Ri, R2, R3, R4. Jedno wejscie dzielnika czestotliwosci Q jest polaczone z wejsciem pierwszej bramki NAND Bi z otwartym kolektorem, której wyjscie jest podlaczone poprzez rezystor R2 z baza pierwszego tranzystora p-n-p Ti, przy czym emiter tego tranzystora jest przylaczony z dodatnim napieciem zasilajacym, oraz poprzez rezystor Ri z jego baza, natomiast kolektor stanowi pierwsze wyjscie ukladu ramki NAND B2 z otwartym kolektorem, której obydwa wejscia sa polaczone z wyjsciem pierwszej bramki NAND B2, ponadto pierwsze wyjscie ukladu <^ijest polaczone przez inwerter Ii z wejsciem trzeciej bramki NAND B3 z otwartym kolektorem, której drugie wejscie jest polaczone z drugim komplementarnym wyjsciem Q dzielnika czestotliwosci, a jej wyjscie jest polaczone poprzez rezystor R3 z baza drugiego tranzystora p-n-p T2, przy czym emiter tego tranzystora jest przyla¬ czony do dodatniego napiecia zasilajacego +U, jego baza jest polaczona przez rezystor R4 z dodatnim napieciem zasilajacym, a kolektor stanowi drugie wyjscie ukladu wyjsciem czwartej bramki NAND B4 z otwatrym kolektorem, której obydwa wejscia sa polaczone z wejsciem trzeciej bramki NAND B3, ponadto drugie wyjscie ukladu drugiego inwertera I2, którego wyjscie jest polaczone z drugim wejsciem pierwszej bramki NAND Bi i z wejsciem trzeciego inwertera I3, którego wyjscie stanowi trzecie wyjscie ukladu E.Dzialanie ukladu polega na tym, ze symetryczna fala prostokatna dostarczana na wejscia Q, Q z dzielnika czestotliwosci jest ksztaltowana przez zespól bramkowo-inwerterowy Bi, B2, B3, B4, Ii, I2 oraz dwa tranzystory Ti, T2 w ten sposób, ze na wyjsciach ukladu otrzymuje sie sygnaly prostokatne, spelniajace warunki techniczne sterowania mikroprocesora. Pomiedzy koncem syg¬ nalu tp\ i poczatkiem sygnalu koncem sygnalu poziomie niskim na wyjsciach 2 bramki odpowiednio B2, B4 znajduja sie w stanie wlaczenia, natomiast tranzystory odpowiednio Ti, T2 nie przewodza. Przy poziomie wysokim na wyjsciach stanie wylaczenia.Zastrzezenie patentowe Uklad formujacy impulsy do generatora zegarowego, wykorzystujacy oscylator z rezonatorem kwarcowym i dzielnik czestotliwosci przez 2 lub 4, znamienny tym, ze jedno wyjscie dzielnika czestotliwosci (Q) jest polaczone z wejsciem pierwszej bramki NAND (Bi) z otwartym kolektorem, której wyjscie jest polaczone poprzez rezystor (R2) z baza pierwszego tranzystora p-n-p (Ti), przy czym emiter tego tranzystora jest przylaczony do dodatniego napiecia zasilajacego (+U), jego baza jest polaczona przez rezystor (Ri) z dodatnim napieciem zasilajacym, a kolektor stanowi pierwsze129 404 3 wyjscie ukladu ( której obydwa wejscia sa polaczone z wyjsciem pierwszej bramki NAND (Bi), ponadto pierwsze wyjscie ukladu ( otwartym kolektorem, której drugie wejscie jest polaczone z drugim, komplementarnym wyjsciem (Q) dzielnika czestotliwosci, a jej wyjscie jest polaczone poprzez rezystor (R3) z baza drugiego tranzystora p-n-p (T2), przy czym emiter tego tranzystora jest przylaczony do dodatniego napiecia zasilajacego (+U), jego baza jest polaczona przez rezystor (R4) z dodatnim napieciem zasilajacym, a kolektor stanowi drugie wyjscie ukladu (^2), polaczone z wyjsciem czwartej bramki NAND (B4) z otwartym kolektorem, której obydwea wejscia sa polaczone z wyjsciem trzeciej bramki NAND (B3), ponadto drugie wyjscie ukladu (^2)jest polaczone z wejsciem drugiego inwertera (I2), którego wyjscie jest polaczone z drugim wejsciem pierwszej bramki NAND (Bi) i z wejsciem trzeciego inwertera (I3), którego wyjscie stanowi trzecie wyjscie ukladu (E). PL