PL125809B1 - Scheme of connection of storage controller for computers - Google Patents

Scheme of connection of storage controller for computers Download PDF

Info

Publication number
PL125809B1
PL125809B1 PL21853479A PL21853479A PL125809B1 PL 125809 B1 PL125809 B1 PL 125809B1 PL 21853479 A PL21853479 A PL 21853479A PL 21853479 A PL21853479 A PL 21853479A PL 125809 B1 PL125809 B1 PL 125809B1
Authority
PL
Poland
Prior art keywords
standard
output
register
path
input
Prior art date
Application number
PL21853479A
Other languages
English (en)
Other versions
PL218534A1 (pl
Inventor
Andrzej Plaszczyca
Maciej Gadomski
Original Assignee
Ct Nauk Prod Elektronik
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ct Nauk Prod Elektronik filed Critical Ct Nauk Prod Elektronik
Priority to PL21853479A priority Critical patent/PL125809B1/pl
Publication of PL218534A1 publication Critical patent/PL218534A1/xx
Publication of PL125809B1 publication Critical patent/PL125809B1/pl

Links

Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

Przedmiotem wynalazku jest uklad polaczen sterownika pamieci dla maszyn cyfrowych przeznaczony do sterowania praca pamieci tasmowych zawierajacych informacje zapisane w róznych standardach W ukladach sterownikówtasmowych pod koniec zapisu bloku informacji jest zapisywany rzadek nadmiarowej sumy kontrolnej umozliwiajacy kontrole poprawnosci zapisywa¬ nej informacji na tasmie magnetycznej. Sposób liczenia rzadku nadmiarowej sumy kontrolnej oraz postac znacznika tasmy jest zdeterminowany przez standard wlasciwy dla danego producenta sprzetu komputerowego, co powoduje niewymiennosc tasm pomiedzy róznymi systemami.Znany jest sterownik tasm magnetycznych wedlug polskiego opisu patentowego 100251 umozliwiajacy zapis rzadka nadmiarowej sumy kontrolnej w róznych standardach, nie rozwiazu¬ jacy jednak problemu znacznika tasmy. Uklad tego sterownika zawiera dwie przelacznice stan¬ dardu umozliwiajace prawidlowe wprowadzenie i wyprowadzenie informacji do ukladu obliczajacego nadmiarowa sume kontrolna a sterowane poprzez element pamietajacy sygnalem z maszyny cyfrowej. Takie rozwiazanie sterownika jest niekorzystne, a w niektórych ukladach maszyn cyfrowych nawet niemozliwe. Wymaga bowiem zmian standardowego zlacza interfejsu w celu doprowadzenia dodatkowego sygnalu oraz uniemozliwia wykorzystanie sterowników istnieja¬ cych poniewaz ich uzupelnienie o przelacznice wymaga zmian wewnatrz ukladu.Celem wynalazku jest rozwiazanie ukladu sterownika, który umozliwi poprawny zapis infor¬ macji i znacznika tasmy w róznych standardach bez koniecznosci zmiany standardów ego zlacza interfejs maszyny cyfrowej oraz umozliwi proste przystosowanie do tego celu sterowników juz istniejacych.Cel ten osiagnieto wedlug wynalazku w ten sposób, ze zarówno tor zapisu jak i tor odczytu typowego ukladu sterownika zostal wyposazony w dwie przelacznice standardu wejsciowa i wyjsciowa. Przelacznice komutuja informacje zgodnie z wymaganiami aktualnie ustawionego standardu i sa sterowane sygnalem z dekodera instrukcji poprzez przerzutnik standardu. Sygnal ten odpowiada realizacji przez sterownik instrukcji „zmien standard" lub „ustaw standard". Wprowa¬ dzono równiez uklad wykrywania znacznika tasmy oraz zaszyfrowana na stale matryce zawiera¬ jaca dwa wzorce znacznika tasmy odpowiadajace wymaganym standardom.2 125809 Podlaczenie odpowiedniego wzorca odbywa sie tym samym sygnalem co sterowanie przela¬ cznic. Wejsciowa przelacznica standardu nalezaca do toru zapisu jest dolaczona do rejestru wejsciowego zas przelacznica wyjsciowa jest wlaczona pomiedzy multiplexer i uklad interfejsu. W torze odczytu wejsciowa przelacznica jest wlaczona pomiedzy uklad interfejs i rejestr odczytu a wyjsciowa przelacznica jest dolaczona do wyjscia rejestru odczytu. Wszystkie cztery przelacznice sa polaczone z dekoderem instrukcji poprzez przerzutnik standardu, do którego wyjscia jest przyla¬ czona matryca zawierajaca dwa wzorce znacznika tasmy oraz uklad wykrywania znacznika tasmy.Uklad ten jest równiez polaczony z wyjsciowa przelacznica standardu dla toru odczytu, ukladem korekcji informacji, rejestrem sumy kontroli parzystosci wzdluznej i ukladem tworzenia rzadka nadmiarowej sumy kontrolnej dla odczytu.Uklad polaczen sterownika wedlug wynalazku zapewnia prawidlowy zapis informacji i zna¬ cznika tasmy dla dwóch standardów bez koniecznosci zmian standardowego zlacza interfejs maszyny cyfrowej. Dolaczenie przelacznic na wejsciu obu torów zapisu i odczytu umozliwia przystosowanie istniejacych sterowników do pracy w dwóch standardach.Przyklad wykonania wynalazku zostal przedstawiony na rysunku w postaci schematu blokowego.Sygnal inicjujacy prace sterownika jest doprowadzony przewodami S0, SI....Sn z maszyny cyfrowej do rejestru instrukcji 1. Sygnal ten powoduje ladowanie rejestru instrukcji 1 kodem aktualnie realizowanej instrukcji, która po zdekodowaniu przez dekoder instrukcji 2 dostarcza niezbednych sygnalów do ukladu sterowania 3 sterujacego praca poszczególnych bloków sterow¬ nika. W przypadku gdy kod operacji odpowiada instrukcji „zmien standard" sygnalem z dekodera instrukcji 2 zostaje zmieniony stan przerzutnika standardu 4. Wyjscie przerzutnika standardu 4jest doprowadzone do maszyny cyfrowej i informuje o aktualnym jego stanie oraz o aktualnie realizo¬ wanym standardzie zapisu lub odczytu informacji. To samo wyjscie jest jednoczesnie doprowa¬ dzone do przelacznic 5, 6, 7, 8 oraz do matrycy znacznika tasmy 9.W przypadku realizacji operacji zapisu informacja z maszyny cyfrowej doprowadzona jest przewodami ZO, Z1....Z7 do wejsciowej przelacznicy standardu toru zapisu 5 i po przeprowadzeniu korekcji stosownie do aktualnie ustawionego standardu zapisu, informacja ta jest wpisywana do rejestru wejsciowego 10, a stad doprowadzona do ukladu tworzenia rzadka nadmiarowej sumy kontrolnej dla zapisu 11 oraz multiplexera 12 i nastepnie poprzez wyjsciowa przelacznice standardu toru zapisu 6 i uklad interfejsu 13 toru zapisu do pamieci tasmowych. Multiplexer 12 dokonuje przekazania do pamieci tasmowej informacji z rejestru wejsciowego 10, ukladu tworzenia rzadka nadmiarowej sumy kontrolnej toru zapisu 11 lub matrycy znacznika tasmy 9 poprzez wyjsciowa przelacznice standardu toru zapisu 6 i uklad interfejsu toru zapisu 13.W przypadku zapisu bloku znacznika tasmy sygnal IS z przerzutnika standardu 4 podlacza odpowiednia do aktualnie ustawionego standardu informacje na wyjscie matrycy znacznika tasmy 9 poprzez multiplexer 12 przelacznice standardu 6 i uklad interfejsu toru zapisu 13 do pamieci tasmowej.Przy wykonywaniu ojjeracji odczytu informacja odczytana IOP, 100,107 jest doprowadzona poprzez uklad interfejsu 14 toru odczytu i wejsciowa przelacznice standardu 7 toru odczytu do rejestru odczytu 15, z którego informacja jest doprowadzona do ukladu tworzenia rzadka nadmia¬ rowej sumy kontrolnej dla odczytu 16, obliczajacego nadmiarowa sume kontrolna i porównuja¬ cego wartosc obliczonej sumy z odczytanym rzadkiem nadmiarowej sumy kontrolnej.Informacja z rejestru odczytu 15 jest takze doprowadzona do rejestru sumy kontroli parzy¬ stosci wzdluznej 17 jak równiez do ukladu korekcji informacji 18 oraz do ukladu wykrywania znacznika tasmy 19 sterowanego sygnalem IS z przerzutnika standardu 4. W zaleznosci od stanu sygnalu IS uklad wykrywania znacznika tasmy 19 sygnalizuje pojawienie sie bloku znacznika tasmy wlasciwego dla danego standardu. Wyjsciowa przelacznica standardu toru odczytu 8 doko¬ nuje ponownie przeplotu informacji odczytanej tak aby informacje odczytane z poszczególnych sciezek tasmy magnetycznej trafily na wlasciwa szyne magistrali informacyjnej CO, C1....C7 o tej samej wadze co dana sciezka na tasmie.125809 3 Zastrzezenie patentowe Uklad polaczen sterownika pamieci dla maszyn cyfrowych zawierajacy przelacznice stan¬ dardu dla torów zapisu i odczytu, znamienny tym, ze kazdy z torów jest wyposazony w dwie przelacznice standardu wejsciowa i wyjsciowa, z których dla toru zapisu wejsciowa przelacznica standardu (5) jest dolaczona do rejestru wejsciowego (10), zas wyjsciowa przelacznica standardu (6) jest wlaczona pomiedzy multiplexer (12) i uklad interfejsu (13), a dla toru odczytu wejsciowa przelacznica standardu (7) jest wlaczona pomiedzy uklad interfejsu (14) i rejestr odczytu (15), zas wyjsciowa przelacznica standardu (8) jest dolaczona do wyjscia rejestru odczytu (15), przy czym wszystkie cztery przelacznice (5) (6) (7) (8) sa polaczone z dekoderem instrukcji (2) poprzez przerzutnik standardu (4), do którego wyjscia jest przylaczona matryca znacznika tasmy (9) zawierajaca dwa wzorce oraz uklad wykrywania znacznika tasmy (19) polaczony z wyjsciowa przelacznica standardu (8) toru odczytu, ukladem korekcji informacji (18), rejestrem sumy kontroli parzystosci wzdluznej (17) i ukladem tworzenia rzadka nadmiarowej sumy kontrolnej dla odczytu (16).! MASZYm CYFROWA IR r-T""lT'T 13 10 111 12 UF*] H 8 4-«i 15 ZE I n 18 17 19- 16 jEL_.ini L _ _ W0f4 WSM0WA [1 i u T\ tJS PL

Claims (1)

1. Zastrzezenie patentowe Uklad polaczen sterownika pamieci dla maszyn cyfrowych zawierajacy przelacznice stan¬ dardu dla torów zapisu i odczytu, znamienny tym, ze kazdy z torów jest wyposazony w dwie przelacznice standardu wejsciowa i wyjsciowa, z których dla toru zapisu wejsciowa przelacznica standardu (5) jest dolaczona do rejestru wejsciowego (10), zas wyjsciowa przelacznica standardu (6) jest wlaczona pomiedzy multiplexer (12) i uklad interfejsu (13), a dla toru odczytu wejsciowa przelacznica standardu (7) jest wlaczona pomiedzy uklad interfejsu (14) i rejestr odczytu (15), zas wyjsciowa przelacznica standardu (8) jest dolaczona do wyjscia rejestru odczytu (15), przy czym wszystkie cztery przelacznice (5) (6) (7) (8) sa polaczone z dekoderem instrukcji (2) poprzez przerzutnik standardu (4), do którego wyjscia jest przylaczona matryca znacznika tasmy (9) zawierajaca dwa wzorce oraz uklad wykrywania znacznika tasmy (19) polaczony z wyjsciowa przelacznica standardu (8) toru odczytu, ukladem korekcji informacji (18), rejestrem sumy kontroli parzystosci wzdluznej (17) i ukladem tworzenia rzadka nadmiarowej sumy kontrolnej dla odczytu (16). ! MASZYm CYFROWA IR r-T""lT'T 13 10 111 12 UF*] H 8 4-«i 15 ZE I n 18 17 19- 16 jEL_.ini L _ _ W0f4 WSM0WA [1 i u T\ tJS PL
PL21853479A 1979-09-25 1979-09-25 Scheme of connection of storage controller for computers PL125809B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL21853479A PL125809B1 (en) 1979-09-25 1979-09-25 Scheme of connection of storage controller for computers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL21853479A PL125809B1 (en) 1979-09-25 1979-09-25 Scheme of connection of storage controller for computers

Publications (2)

Publication Number Publication Date
PL218534A1 PL218534A1 (pl) 1981-04-10
PL125809B1 true PL125809B1 (en) 1983-06-30

Family

ID=19998553

Family Applications (1)

Application Number Title Priority Date Filing Date
PL21853479A PL125809B1 (en) 1979-09-25 1979-09-25 Scheme of connection of storage controller for computers

Country Status (1)

Country Link
PL (1) PL125809B1 (pl)

Also Published As

Publication number Publication date
PL218534A1 (pl) 1981-04-10

Similar Documents

Publication Publication Date Title
US5369651A (en) Multiplexed byte enable bus for partial word writes to ECC protected memory
PL125809B1 (en) Scheme of connection of storage controller for computers
JPS5376713A (en) Word wire fault detector
US3243774A (en) Digital data werror detection and correction apparatus
JPS58115673A (ja) 記憶情報制御方式及び装置
JPS57130150A (en) Register control system
JPS5730172A (en) Buffer memory control system
US20030126397A1 (en) Configurable addressing apparatus
SU1675898A2 (ru) Микропроцессорна система
JPS558650A (en) Memory device having trouble recovery mechanism
JPH0692233A (ja) 自動列車制御装置
JPS6472381A (en) Cassette mt control mechanism
JPS573151A (en) Test system for 1-chip microcomputer
GB1486362A (en) Interface module for a digital data transmission system
JPS6423354A (en) Duplex buffer memory control system
SU693441A1 (ru) Запоминающее устройство с сохранением информации при аварийном отключении питани
JPS54109333A (en) Main memory unit
PL112906B1 (en) Method for sector complementation of a minicomputer disk cassette
EP0049112A2 (en) Method and apparatus for controlling writing and reading of data in cassette memories
JPS57109194A (en) Rom test circuit
JPS5693191A (en) Memory error correction and automatic diagnosis system
JPS57162174A (en) Magnetic bubble memory device
JPS56134398A (en) Check system for error detecting and correcting circuit
JPS5782216A (en) Power failure countermeasure device in magnetic recording
JPS5750038A (en) Programmable controller