Przedmiotem wynalazku jest matryca pamieci pól¬ przewodnikowej, bedaca czescia skladowa pamieci pól¬ przewodnikowej .Znane sa i obecnie stosowane pamieci, w których matryce skladaja sie z komórek statycznych lub dyna¬ micznych. Konwencjonalne komórki statyczne pamieci o swobodnym dostepie RAM zbudowane sa z prze- rzutników zawierajacych cztery elementy oraz dwu tranzystorów adresowych sprzegajacych przerzutnik z liniami bitowymi. Glówna wada takich rozwiazan jest duza powierzchnia komórki oraz duza moc po¬ bierania.Znane sa równiez rozwiazania, gdzie jako elementy obciazajace zastosowano diody z kontrolowanym po¬ tencjalem powierzchniowym zasilane impulsowo. Dzieki temu zmniejszono znacznie moc pobierania przy nie¬ znacznym zmniejszeniu powierzchni.Stosowane w matrycach pamieci komórki dynamiczne charakteryzuja sie mala moca pobierana oraz znacznie niniejsza powierzchnia. Wada ich jest natomiast ko¬ niecznosc okresowego odswiezania informacji zawar¬ tych w komórkach. Pociaga to za soba duza komplikacje obwodów sterujacych praca pamieci oraz zwiekszenie powierzchni zajmowanej przez te uklady.Celem wynalazku jest opracowanie komórki pamieci o wlasnosciach statycznych, majacej mala powierzchnie i pobierajaca mniejsza moc niz pamieci statyczne.Istota wynalazku — matrycy auasi-statycznej pamieci pólprzewodnikowej, zbudowanej z komórek pamieci, wyposazonych w zródla zasilania, tranzystor unipolarny 10 ii 20 25 20 i dolaczona don dioda z kontrolowanym potencjalem powierzchniowym — jest to, ze ukladem umozliwiaja¬ cym zapamietanie informaqi komórek jest wtórnik zródlowy zbudowany z tranzystora unipolarnego z izo¬ lowana bramka, którego zródlo polaczone jest z elemen¬ tem obciazajacym, oraz z diody z kontrolowanym po¬ tencjalem powierzchniowym, którego zródlo dolaczone jest do bramki tranzystora, przy czym tranzystor i dioda z kontrolowanym potencjalem powierzchniowym wyko¬ nane sa na tym samym podlozu.Wedlug wynalazku tranzystor ten tj. tranzystor pamietajacy MOS ma dren dolaczony do linii zasilania, a zródlo do elementu obciazajacego, bramka zas dola¬ czona jest do diody z kontrolowanym potencjalem powierzchniowym. Dioda jest elementem kompensuja¬ cym niepozadane zmiany ladunku elektrycznego na bramce tranzystora pamietajacego, przy czym dolaczone do tranzystora pamietajacego elementy zapisu informacji i odczytu informacji polaczone sa z linia bitowa oraz liniami adresowymi odczytu i zapisu.Wynalazek zostanie blizej objasniony na przykladzie wykonania uwidocznionym na rysunku, którego fig. 1 przedstawia schemat elektryczny komórki, a fig. 2 — przykladowa geometrie komórki wykonanej technologia N MOS.Komórka pamieci sklada sie z tranzystora unipolar¬ nego 1, z izolowana bramka elementu obciazajacego 4, dwu elementów umozliwiajacych zaadresowanie 2 i 3 oraz z diody z kontrolowanym potencjalem powierz¬ chniowym 5. Tranzystor unipolarny 1 bedacy tranzys- 124 498124 498 torem pamietajacym oraz element obciazajacy 4 tworza . wtórnik zródlowy. Bramka tranzystora unipolarnego pamietajacego 1 polaczona jest z linia bitowa 6 przy pomocy tranzystora adresowego zapisu 2. Do bramki tranzystora pamietajacego 1 dolaczona jest dioda z kon- 5 trolowanym potencjalem powierzchniowym 5. Wyjscie wtórnika polaczone .jest z linia bitowa 6 przez tranzystor adresowy odczytu 3. Jednoczesnie obszar domieszkowany diody z kontrolowanym potencjalem powierzchniowym 5 jest kolektorem lateralnego tranzystora bipolarnego. io Emiterem tego tranzystora jest zlacze zródla tranzystora pamietajacego 1, a baza — podloze.Komórka zasilana jest z trzech zródel zasilania; dren tranzystora pamietajacego 1 polaryzowany jest ze zródla Udd& element obciazajacy ze zródla US^H podloze 15 ze zródla Ubb* Bramka diody z kontrolowanym po¬ tencjalem powierzchniowym zasilana jest impulsowo z linii 7. Zapis polega na podaniu napiecia na linie adresowa zapisu 10 otwierajacego tranzystor adresowy zapisu 2 i naladowaniu bramki tranzystora pamietajacego 20 1. Jezeli zapisana jest informacja „1", to ladunek na tej bramce'nie zanika, poniewaz uplywnosc kompenso¬ wana jest przez prad pompowania ladunku wytworzony przez diode z kontrolowanym potenqalem powierz¬ chniowym 5. Zlacze emitera tranzystora bipolarnego 25 spolaryzowane jest wówczas zaporowo. W przypadku zapisania informacji 4,0" tranzystor pamietajacy jest wylaczony. W zwiazku z tym zlacze zródla tranzystora pamietajacego 1, które jest jednoczesnie emiterem tranzystora bipolarnego wstrzykuje dziury do obszaru 80 domieszkowanego diody z kontrolowanym potencjalem powierzchniowym, który jest równiez kolektorem tran¬ zystora bipolarnego i kompensuje prad pompowania ladunku.Zwiekszenie czestotliwosci impulsów zasilajacych bramke diody powoduje zwiekszenie napiecia UcE tranzystora bipolarnego przez co rosnie równiez prad kolektora. Dzieki temu na obszarze domieszkowanym diody z kontrolowanym potenqalem powierzchniowym 5 i bramce tranzystora pamietajacego 1 ustala sie na¬ piecie, przy którym prad pompowania ladunku jest równy pradowi kolektora tranzystora bipolarnego.Poniewaz prad pompowania jest bardzo maly, to na¬ piecie to jest mniejsze od napiecia progowego tranzys¬ tora pamietajacego. Odczyt polega na podaniu napiecia na linie adresowa odczytu 8 otwierajacego tranzystor adresowy 3. Linia bitowa 6 laduje sie wówczas do na¬ piecia wystepujacego na wyjsciu wtórnika.Zastrzezenia patentowe 1. Matryca pamieci pólprzewodnikowej stanowiaca czesc skladowa pamieci, zbudowana z komórek pamieci, o wlasnosciach statycznych, wyposazonych w zródla zasilania oraz w tranzystor unipolarny i dolaczona don diode z kontrolowanym potencjalem powierzchniowym, znamienna tym, ze ukladem umozliwiajacym zapa¬ mietanie informacji komórek jest wtórnik zródlowy zbudowany z tranzystora unipolarnego (1) z izolowana bramka, którego zródlo polaczone jest z elementem obciazajacym (4), oraz z diody z kontrolowanym po¬ tentatem powierzchniowym (5), której zródlo dola¬ czone jest do bramki tranzystora unipolarnego (1), przy czym tranzystor unipolarny (1) i dioda z kon¬ trolowanym potenqalem powierzchniowym (5) wyko¬ nane sa na tym samym podlozu. 2. Matryca pamieci wedlug zastrz 1, z namienna tym, ze element obcizajacy (4) jest rezystorem. rr [?K 06 u i ¦3 L-L 1cxTj BU Fig. 1 Fi3.Z LDD Z-d 2, z. 491/1400/84/35, n. 85+20 egz.Cena 100 zl PL