Przedmiotem wynalazku jest czasowa centrala telekomunikacyjna, w której zespoly sterujace latwo adaptuja sie do rozwoju urzadzen tworzacych centrale. 15 Czasowa centrala telekomunikacyjna zawierajaca pole komutacyjne, jednostki przylaczeniowe, uklad podstawy czasu, uklady kontroli polaczone w Cen¬ trum Obróbki Informacji wedlug wynalazku cha¬ rakteryzuje sie tym, ze zawiera co najmniej jedna 20 jednostke sterowania zawierajaca w jednej czesci multirejestr i w innej czesci zespól wspólpracy po¬ laczony poprzez lacze wymiany informacji ze wspo¬ mniana czescia multirejestru, która zapewnia ze¬ stawienie i rozlaczenie polaczen. 25 Zespól wspólpracy zapewnia polaczenie pomiedzy czescia multirejestru, polem komutacyjnym i jed¬ nostkami przylaczeniowymi, przy czym wspomniana jednostka sterowania jest polaczona poprzez linie polaczen i rozkazów z polem komutacyjnym, 30 z jednostkami przylaczeniowymi poprzez linie testu 119 257119 257 i cechowania oraz z ukladem kontroli poprzez linie kontroli i ta wymieniona jednostka sterowania za¬ stepuje specjalistyczne uklady zwykle stosowane w centralach czasowych. Czasowa centrala telekomunikacyjna zawiera dwie jednostki sterowania: glówna i podporzadko¬ wana, które sa polaczone miedzy soba telestradami. Korzystnie czesc multirejestru zawiera pamiec makroprogramu i dwa zestawy multirejestrów, a pamiec ta jest polaczona z dwoma zestawami mul¬ tirejestrów, które sa takze polaczone poprzez lacze wymiany informacji z zespolem wspólpracy, przy czym wymieniona pamiec makroprogramu zawiera makroinstrukcje o 48 elementach binarnych kazda i których osiem pierwszych elementów binarnych tworzy rozkaz, który okresla makroinstrukcje. Kazdy zespól multirejestru zawiera zespól logiki sterowania, blok pamieci rejestrów polaczony z blo¬ kiem pamieci buforowej, modul odbiorników syg¬ nalizacji, modul nadajników sygnalizacji, modul zegara i modul wejscia/wyjscia. Zespól logiki ste¬ rowania, blok pamieci buforowej, modul odbiorni¬ ków sygnalizacji, mocUil nadajników sygnalizacji, modul wyjscie/wejscie sa polaczone z laczem in¬ formatycznym multirejestru, a modul wejscia/wyjs¬ cia jest polaczony z laczem wspólpracy. Ponadto zespól logiki sterowania jest polaczony z pamiecia makroprogramu, a modul odbiorników sygnalizacji jest polaczony z jednostkami przyla¬ czeniowymi poprzez linie testu. Modul nadajników sygnalizacji jest polaczony z polem komutacyjnym poprzez linie polaczen, a modul zegara jest pola¬ czony z ukladem podstawy czasu i rozdziela syg¬ naly zegara w zespole multirejestrów. Czesc zespolu wspólpracy zawiera urzadzenie logiki sterowania, modul wspólpracy pomiedzy dwiema jednostkami sterowania, modul wspólpracy pola komutacyjnego, modul wspólpracy jednostek przylaczeniowych, modul przelicznika, modul tabli¬ cy, modul pamieci pomocniczej. Urzadzenie logiki sterowania i moduly sa pola¬ czone z linia wspólpracy, która laczy czesc zespolu wspólpracy z czescia multirejestru. Modul wspól¬ pracy pomiedzy dwiema jednostkami sterowania jest polaczony z organem kontroli poprzez linie kontroli, a modul wspólpracy pola komutacyjnego jest polaczony z polem komutacyjnym poprzez linie rozkazu. Modul wspólpracy jednostek przylaczenio¬ wych jest polaczony z jednostkami przylaczenio¬ wymi poprzez linie cechowania. Moduly wspólpracy pomiedzy dwiema jednostka¬ mi sterowania dwu jednostek sterowania sa pola¬ czone miedzy soba poprzez linie wspólpracy. Zespól logiki sterowania zawiera blok dostepu polaczony z pamiecia makroprogramu, logike ste¬ rowania i blok pamieci instrukcji, a blok dostepu, logika sterowania i blok pamieci instrukcji sa po¬ laczone z laczem informatycznym multirejestru. Blok dostepu jest polaczony z laczem informa¬ tycznym multirejestru, z logika sterowania poprzez lacze znakowe pamieci i poprzez linie sterowania z ukladem adresowania pamieci makroprogramu a blok dostepu odbiera rozkaz logiki sterowania. Logika sterowania zawiera modul adresowania i modul bloku operatora, a modul adresowania jest 10 30 35 40 45 50 55 polaczony z pamiecia makroprogramu, z której od¬ biera, w pamieci transkodowania, elementy binarne l do 8 definiujace rozkaz makroinstrukcji, z obwo¬ dem adresowania pamieci instrukcji bloku pamieci instrukcji i z modulem bloku operatora i z laczem informatycznym multirejestru. Blok operatora jest polaczony z laczem informa¬ tycznym multirejestru i z pamiecia instrukcji, która zawiera instrukcje 48-bitowe to jest instrukcje pieciu róznych typów, odpowiadajace pieciu roz¬ kazom, które sa okreslone przez pierwsze trzy elementy binarne instrukcji. Blok operatora ma uklad zlacza, który odbiera elementy binarne in¬ strukcji i wyzwala na laczu znakowym pamieci elementy binarne 4 do 48 instrukcji, a blok opera¬ tora zawiera uklad dekodowania polaczony z obwo¬ dem zlacza, z którego odbiera trzy pierwsze ele¬ menty binarne i wyzwala na pieciu wyjsciach rózne rozkazy. Blok operatora zawiera dekoder adresów polaczony z obwodem zlacza i wyzwala na linii sterowania odresy podane przez instrukcje. Blok pamieci rejestrów zapamietujacy niezbedne informacje do zestawienia i rozlaczenia polaczen zawiera zlacze wejsciowe, pamiec z ukladem adre¬ sowania, zlacze wyjsciowe, a blok pamieci buforo¬ wej zawiera dwie pamieci buforowe zapewniajace kazda, obróbke informacji slów pamieci. Pamieci buforowe maja polaczone wejscie ze zlaczem wyjs¬ ciowym, a ponadto blok pamieci buforowej zawiera równiez uklad czytania, uklad adresowania czaso¬ wego, uklad adresowania przestrzennego polaczony z ukladem adresowania pamieci, pamieci buforowe sa polaczone z ukladem czytania i z laczem infor¬ matycznym multirejestru. Obwód czytania ma wyjscie polaczone z wejsciem zlacza wejsciowego, a uklad adresowania czasowego jest polaczony z zespolem logiki sterowania poprzez lacze znakowe pamieci i poprzez linie sterowania i odbiera roz¬ kaz z zespolu logiki sterowania. Uklad adresowania czasowego jest równiez po¬ laczony z laczem informatycznym multirejestru, z ukladem adresowania pamieci, z ukladem adre¬ sowania i ze zlaczem wyjsciowym, a uklad adre¬ sowania przestrzennego jest polaczony z ukladem czytania, z logika sterowania, poprzez lacze zna¬ kowe pamieci i poprzez linie sterowania i odbiera rozkazy z zespolu logiki sterowania, a uklad adre¬ sowania pamieci jest polaczony z pamieciami bu¬ forowymi. Modul odbiorników sygnalizacji odbiera i zapa¬ mietuje informacje odpowiadajace liniom abonenc¬ kim lub obwodom, a sygnalizacje sa emitowane ha linie testu przez jednostki przylaczeniowe i które potwierdzaja, lub nie, zmiane stanu linii abonenc¬ kich lub obwodów. Modul odbiorników sygnalizacji jest polaczony z zespolem logiki sterowania poprzez lacze znakowe pamieci i linie sterowania i z liniami testu po¬ przez multiplekser, którego wyjscie jest polaczone za posrednictwem rejestru stanu linii testu, rejestr buforowy, logike wyjscia z pamieciami stanu po¬ przedniego i z pamieciami stanu zastanego. Pamieci maja wyjscia polaczone z laczem informatycznym multirejestru.119 257 Modul nadajników sygnalizacji zapewnia przy¬ gotowanie i emisje zlecen sterowania tonem i syg¬ nalizacja w kierunku pola komutacyjnego, a jest on polaczony z zespolem logiki sterowania poprzez lacze znakowe pamieci i linie sterowania i z linia 5 polaczen przez dwie logiki wyjscia. Ponadto za¬ wiera dwie pamieci o wejsciach polaczonych z la¬ czem informatycznym multirejestru i linia stero¬ wania i wyjsciach polaczonych z logikami wyjscia za posrednictwem dwu rejestrów. 10 Modul wejscia — wyjscia laczy czesc multire¬ jestru i czesc zespolu wspólpracy jednostki stero- . wania, modul wejscia/wyjscia zawiera co najmniej jeden blok wejscia/wyjscia polaczony z zespolem logiki sterowania poprzez lacze znakowe pamieci 15 i odbiera z logiki sterowania rozkaz przeslania. Ponadto blok wejscia/wyjscia jest polaczony z czescia zespolu wspólpracy poprzez lacze wspól¬ pracy, lacze adresów i linie sterowania i zawiera pamiec, której wejscie i wyjscie sa polaczone'z la- M czem informatycznym multirejestru i laczem wspól¬ pracy. Urzadzenie logiki sterowania zawiera modul adre¬ sowania bezposredniego i posredniego, modul pa¬ mieci centralnej, modul bloku operatora, modul K obróbki fazy, modul grupowania informacji, modul pamieci temporyzacji, logike wywolan prioryteto¬ wych i blok pamieci instrukcji polaczone z laczem informatycznym wspólpracy, linia sterowania, la¬ czem adresów wychodzacych z bloku pamieci in- 30 strukcji. Modul adresowania bezposredniego i posredniego,- pamiec centralna, bloki operatora, obróbki fazy, grupowania informacji, pamiec temporyzacji, logika wywolan priorytetowych, modul wspólpracy pomie- J5 dzy dwiema jednostkami sterowania, modul wspól¬ pracy pola komutacyjnego, modul wspólpracy jed¬ nostek przylaczeniowych, modul przelicznika, mo¬ dul tablicy i modul pamieci pomocniczej sa wszys¬ tkie polaczone z linia sterowania, z laczem adre- sów, a moduly wspólpracy pomiedzy dwoma kran¬ cami sterowania wspólpracy pola komutacyjnego, wspólpracy jednostek przylaczeniowych, przeliczni¬ ka, tablicy i pamieci pomocniczej sa równiez po¬ laczone z linia adresowania wychodzaca z modulu adresowania bezposredniego i posredniego i z la¬ czem testu informacji, z którym sa równiez po¬ laczone bloki operatora, grupowania informacji, pamiec temporyzacji i logika wywolan prioryteto¬ wych. M Ponadto urzadzenie logiki sterowania zawiera równiez bramke I, której wejscie jest polaczone z laczem informatycznym zespolu wspólpracy i ma wejscie polaczone z wyjsciem inwertora, bramka I, której wyjscie jest polaczone z laczem informatycz- 55 mym zespolu wspólpracy, i której jedno wejscie jest polaczone z laczem wspólpracy, a drugie wejscie ^ linia sterowania, a wejscie inwertora jest pola¬ czone z linia sterowania. Modul adresowania bezposredniego i posredniego, 60 Mory adresuje modul pamieci centralnej, odbiera na wejsciu przy adresowaniu bezposrednim, sygnaly z linii sterowania i rozkaz zapisywania, lub czyta¬ nia z bloku pamieci instrukcji i odbiera, przy adre¬ sowaniu posrednim sygnaly z lacza informatycznego 65 zespolu wspólpracy, z lacza adresów i z linii ste¬ rowania. Wyjscie modulu adresowania bezposred¬ niego i posredniego jest polaczone z modulem pa¬ mieci centralnej i inne wyjscie tworzy linia adre¬ sowania, która wyzwala adresy utworzone z szesciu elementów binarnych. Modul pamieci centralnej, który spelnia role bufora pomiedzy modulem bloku operatora róz¬ nych modulów wspólpracy z modulami peryferyj¬ nymi, odbiera informacje z lacza informatycznego zespolu wspólpracy i wyzwala informacje na laczu informatycznym zespolu wspólpracy za posrednic¬ twem rejestru wyjscia równoleglego. Ponadto modul bloku operatora umozliwiajacy testowanie informacji, wykonywanie przesuniecia na informacjach, wykonywanie operacji logicznych i arytmetycznych i uzyskiwanie róznych skoków fazy zawiera pierwszy akumulator, którego wejscie jest polaczone z laczem informatycznym zespolu wspólpracy, z linia sterowania, z laczem testu in¬ formacji, a wyjscie polaczone jest z siecia prze¬ suniec polaczona z obwodem obliczen, a drugi akumulator, którego wejscie jest polaczone z la¬ czem informatycznym zespolu wspólpracy i z linia sterowania, a wyjscie polaczone z obwodem obli¬ czen, którego wyjscie jest polaczone z trzecim akumulatorem i komparatorem, którego wejscie jest równiez polaczone z drugim akumulatorem. Ponadto komparator jest polaczony z ukladem priorytetu, który wyzwala, za posrednictwem czte¬ rech bramek I i bramki LUB skoki fazy do modulu obróbki fazy, a trzeci akumulator ma wyjscie po¬ laczone z laczem informatycznym zespolu wspól¬ pracy. Modul obróbki fazy zawiera uklad obliczen, któ¬ rego wejscie jest polaczone z modulem bloku ope¬ ratora, rejestr przygotowywania fazy, którego wejs¬ cie jest polaczone z laczem informatycznym zespolu wspólpracy, zlaczem adresów z wyjsciem ukladu obliczen, rejestr fazy i dekoder fazy, a wyjscie rejestru fazy jest równiez polaczone z wejs¬ ciem obwodu obliczen. Wyjscie dekodera fazy jest polaczone z blokiem pamieci instrukcji. Blok pamieci instrukcji zawiera pamiec instrukcji adresowana przez dekoder fazy, .dekoder rozkazów polaczony z wyjsciem pamieci instrukcji, który wyzwala cztery typy rozkazów definiujacych kazdy jedna instrukcje, dekoder adresów polaczony z wyjsciem pamieci instrukcji i którego wyjscie jest polaczone z laczem adresów, które wychodzi z dekodera adresów a wyjscie pamieci instrukcji tworzy linie sterowania i modul grupowania in¬ formacji, który kieruje na lacze testu informacji, informacje odbierane z lacza informatycznego ze¬ spolu wspólpracy za posrednictwem czterech bra¬ mek I, które sa równiez polaczone z linia stero¬ wania i laczem adresów. Bramki I maja wyjscia polaczone z bramka LUB, której wyjscie jest polaczone z laczem testu in¬ formacji, a modul pamieci temporyzacji i logiki wywolan priorytetowych zawiera pamiec tempory^ zacji, która zapamietuje wartosci temporyzacji w oparciu o lacze informacji zespolu wspólpracy, pierwszy rejestr wywolan priorytetowych polaczony z wyjsciem pamieci temporyzacji i drugi rejestr119 257 8 wywolan priorytetowych, którego wejscie jest po¬ laczone z modulem wspólpracy jednostek przyla¬ czeniowych, 2 modulem wspólpracy pomiedzy dwiema jednostkami sterowania i z modulem -wspólpracy pola komutacyjnego, a pierwszy i drugi rejestr wywolan priorytetowych maja wyjscia po-: laczone z laczem informatycznym zespolu wspól¬ pracy, poprzez bramke LUB i bramke l. której wejscie jest polaczone z laczem adresów. Modul wspólpracy jednostek przylaczeniowych, który zapewnia emisje i odbiór zlecen pomiedzy jednostkami przylaczeniowymi i czescia zespolu wspólpracy jednostki sterowania ma wejscie pola¬ czone poprzez multiplekser, a wyjscie poprzez de- multiplekser z liniami cechowania i jest polaczony z urzadzeniem logiki sterowania poprzez lacze testu informacji, lacze adresów, linie sterowania, linie adresów i lacze wspólpracy. Modul wspólpracy pomiedzy dwiema jednostkami sterowania, który zapewnia wymiane informacji pomiedzy dwiema jednostkami sterowania, ma wejscie polaczone poprzez pierwsza zwrotnice i wyjscie, poprzez druga zwrotnice z liniami wspól¬ pracy, które lacza miedzy soba moduly wspólpracy pomiedzy dwiema jednostkami sterowania i które sa polaczone z urzadzeniem logiki sterowania po¬ przez lacze testu informacji, linie sterowania, linie adresów, lacze wspólpracy. Ponadto modul wspólpracy pola komutacyjnego, który zapewnia transmisje wspólpracy pomiedzy polem komutacyjnym i czescia zespolu wspólpracy jednostki sterowania zawiera rejestr, którego wejs¬ cie przy odbiorze zlecenia, jest polaczone z linia rozkazów, a wyjscie z laczem wspólpracy, i którego wejscie, przy emisji rozkazu, jest polaczone z la¬ czem wspólpracy, a wyjscie polaczone z linia roz¬ kazu. Modul wspólpracy pola komutacyjnego jest równiez polaczony z linia sterowania, z laczem adresów, z laczem testu informacji i z linia adre¬ sowania. Modul przelicznika zapewniajacy gromadzenie in¬ formacji niezbednych dla czesci multirejestru do zestawienia lub rozlaczenia róznych typów polaczen wykonywanych przez centrale, zawiera pamieci przeliczania, uklad synchronizacji, uklad wyboru adresowania i jest polaczony z urzadzeniem logiki sterowania poprzez lacze wspólpracy, linie stero¬ wania, lacze adresów, a modul pamieci pomocniczej zapewnia zapamietanie taryfikacji odpowiadajacej abonentom centrali i jest polaczony z urzadzeniem logiki sterowania poprzez lacze wspólpracy, linie sterowania i lacze adresowania. Przedmiot wynalazku zostanie blizej objasniony w przykladzie wykonania na rysunku, na którym fig. X przedstawia centrale telekomunikacyjna fig. 2 — schemat jednostki sterowania, fig. 3 — czesc multirejestru, fig. 4 — czesc zespolu wspólpracy, fig. 5a i 5c przedstawiaja sygnaly podstawy czasu centrali, fig. 5b — przedstawia sygnaly modulu zegara multirejestru, fig. 6a — blok pamieci rejes¬ tru i pamieci buforowych z ich obwodami wyjscio¬ wymi, fig. 6b — obwód adresu bloku pamieci re¬ jestru i pamieci buforowej, fig. 7 — pamiec makro- programu i blok dostepu multirejestru, fig. 8a, 8b, 8c podaja format makroinstrukcji, fig 9 przedstawia blok pamieci instrukcji i logike sterowania, fig. 10* podaje format instrukcji multirejestru, fig. lii — przedstawia modul odbiorników sygnalizacji, fig. 1# — modul nadajnika sygnalizacji, fig. 13 — blok 5 wejscia/wyjscia, fig. 14 — urzadzenie logiczne ste¬ rowania, fig. 15 — modul adresowania bezposred¬ niego i posredniego i modul pamieci centralnej, fig. 16 — modul bloku operatora, fig. 17 — modul obróbki fazy, blok pamieci instrukcji i modul prze- io grupowywania informacji, fig. 18 — modul pamieci temporyzacji i logike priorytetowego wywolania, fig. 19 — modul wspólpracy jednostek przylacze¬ niowych, fig. 20 — modul wspólpracy pomiedzy dwiema jednostkami sterowania, fig. 21 przedstawia 15 modul wspólpracy pola komutacyjnego, fig. 22 — modul przelicznika, fig. 23 — pamiec przelicznika i obwód synchronizacji, fig. 24 — obwód wyboru adresu pamieci przelicznika, fig. 25 — modul pa¬ mieci dodatkowej, a fig. 26 — podaje format in- 20 strukcji zespolu wspólpracy. Figura li przedstawia centrale telekomunikacyjna wedlug wynalazku. Centrala zawiera pole komuta¬ cyjne 1, jednostki przylaczeniowe takie jak 2 i 3, których liczba jest funkcja waznosci centrali, dwie 25 jednostki sterowania 4 i 5, uklad podstawy czasu 6, uklady kontroli 7. Uklad kontroli 7 jest polaczo¬ ny z Centrum Obróbki Informacji CTL Jednostki przylaczeniowe zapewniaja polaczenie pomiedzy centrala i jednostkami zewnetrznymi. Po- 30 laczenia te sa zapewnione przez multipleksy MX. Sa to wiec jednostki przylaczeniowe dla podlacze¬ nia lokalnych abonentów do centrali, jednostki przylaczeniowe dla podlaczenia odleglych koncen¬ tratorów, jednostki przylaczeniowe dla podlaczenia 35 elektromechanicznych central telekomunikacyjnych, jednostki przylaczeniowe dla podlaczenia stacji operatorów i stacji odbioru czestotliwosci. Te jed¬ nostki przylaczeniowe, tak samo jak pole komuta¬ cyjne sa znane i nie sa objete przedmiotem wy- 40 nalazku. Polaczenia jednostek przylaczeniowych z polem komutacyjnym sa standardowe. Te pola¬ czenia maja dla kazdej jednostki przylaczeniowej - dwa multipleksy wejsciowe LREO i LRE1, dwa multipleksy wyjsciowe LRSO i LRS1, dwa multi- 45 pleksy sygnalizacji LVSO i LVSL Identyczne jednostki sterowania 4 i 5 w liczbie dwóch dla zabezpieczenia ciaglosci pracy. Kazda jednostka sterowania zawiera czesc multirejestru 8 i czesc zespolu wspólpracy 9. Kazda jednostka przy- 50 laczeniowa jest polaczona z czescia multirejestru 8 linia testowa LT i z czescia zespolu wspólpracy 9 linia cechowania LU. Kazda czesc multirejestru 8 jest polaczona z polem komutacji 1 linia polacze¬ niowa MLX. Kazda czesc zespolu wspólpracy 11po- 55 laczona jest z polem komutacyjnym linia rozkazu OLX. •.-.¦ ¦-.?,? Czesci zespolów wspólpracy dwóch jednostek ste¬ rowania 4 15 sa polaczone miedzy soba telestradami ELM i z organem kontroli 'f'"Uniami kontroli LC. W Organ kontroli 7 jest polaczony z kazda jednostka przylaczeniowa poprzez^ linie kontroli jednostki przylaczeniowej t,Ctf; Uklad podstawy czasu 6 roz¬ dziela o\ wszystkich organów centrali czasowej sygnaly zegarowe niezbedne do jej funkcjonowania. 65 Linre kcóre lacza jednostki sterowania 4, 5 z polem119 257 10 komutacyjnym 1 i z jednostkami przylaczeniowymi 2, 3 odpowiadaja liniom w znanych centralach, która lacza multirejestry i cechowniki z polem ko¬ mutacyjnym i jednostkami przylaczeniowymi, które nie wymagaja wiec modyfikacji. Dwie jednostki sterowania 4 i 5 pracuja wedlug przypadajacego ruchu, lecz w przypadku oslabienia jednej jednostki sterowania, druga jednostka ste¬ rowania zapewnia calkowity ruch. Na figurze 2 przedstawiono schemat jednostki sterowania 4. Czesc multirejestru 8 zawiera pamiec makroprogramu 13, dwa identyczne zestawy multi- rejestrów 10 i 11. Pamiec makroprogramu 13 jest polaczona z dwoma zestawami multirejestrów 10 i 11. Dalej przedstawiono zestaw multirejestrów na podstawie multirejestru i czesc zespolu wspólpracy na podstawie zespolu wspólpracy, tak zeby nie wprowadzac zadnych podobienstw ze znanymi orga¬ nami. W jednostce sterowania zespól wspólpracy 9 jest polaczony poprzez lacze wymiany informacji LIE z dwoma multirejestrami 10 i 11. Na figurze 3 przedstawiono czesc multirejestru i podano schemat multirejestru 10, który zawiera: zestaw logiczny sterowania 15 zawierajacy blok dostepu 16 do pamieci makroprogramu 13, logike sterowania 17 i blok pamieci dodatkowej 18. Multi- rejestr zawiera równiez blok pamieci rejestrów 19 polaczony z blokiem pamieci buforowej 14, modul odbioru sygnalizacji 22, modul emisji sygnalizacji 23, modul wejscia/wyjscia 24 i modul zegara 25. Blok dostepu 16, logika sterowania 17, blok pamieci buforowej 14, moduly odbioru sygnalizacji 22, na¬ dajnik sygnalizacji 23, wejscie/wyjscie 24 sa pola¬ czone z laczem informacyjnym multirejestru LIMR. Multirejestr 11 jest identyczny z multirejestrem 10. Moduly wejscia/wyjscia 24 multirejestrów 10 i 11 sa polaczone z laczem wymiany informacji LIE, które laczy dwa multirejestry 10 i 11 z zespo¬ lem wspólpracy 9. Blok dostepu 16 i logika stero¬ wania 17. sa polaczone z jednej strony z pamiecia makroprogramu 13 poprzez przewód 110 i z drugiej strony odpowiednio poprzez linie pulpitu LP1 i LP2 z pulpitem kontroli centrali. Blok pamieci buforowej 14 jest polaczony z pulpitem przewodem 116. Modul odbioru sygnalizacji 22 jest polaczony liniami testu LT (jedna linia na jednostke przyla¬ czeniowa) z jednostkami przylaczeniowymi i modul emisji sygnalizacji jest polaczony z polem komu¬ tacyjnym linia komutacji MLX. Na figurze 4 przedstawiono schemat czesci ze¬ stawu wspólpracy 9, która zawiera urzadzenie logi¬ ki sterowania 26 zawierajace blok logiki sterowania 27 i blok pamieci instrukcji 28, modul wspólpracy pomiedzy dwiema jednostkami sterowania 29, mo¬ dul wspólpracy pola komutacyjnego 30, modul wspólpracy jednostek przylaczeniowych 31, modul przelicznika 32, modul tablicy 33, modul pamieci pomocniczej 34. Bloki logiki sterowania 27 i moduly 29 do 34 sa polaczone z laczem wymiany informacji LIE, który laczy zespól wspólpracy z czescia multi¬ rejestru przedstawiona na fig. 3. Blok logiki sterowania 27 jest polaczony linia pulpitu LP3 z pulpitem kontroli centrali. Modul wspólpracy 29 jest polaczony z organem kontroli 7 liniami kontroli LC i z modulem wspóJ- 20 pracy zespolu wspólpracy innej jednostki sterowa¬ nia liniami wymiany informacji ELM. x Modul wspólpracy pola komutacyjnego 30 jest polaczony z polem komutacyjnym 1 i liniami roz- 5 kazuOLX. ' Modul wspólpracy jednostek przylaczeniowych jest polaczony z jednostkami przylaczeniowymi liniami cechowania LU. Przed opisem szczególowym multirejestru i na- io stepnie zespolu wspólpracy, przedstawiono przede wszystkim rózne sygnaly zegara, które sa stosowane w centrali czasowej (sygnaly te -sa znane), jak rów¬ niez ich przetwarzanie. Na fig. 5a podano przebiegi sygnalów zegara 15 podstawy czasu 6centrali: • — ti — sygnal o czasie trwania 3,9 sek, o czesto¬ tliwosci 8 kHz i okresie powtarzania 125 gisek; sygnal ten jest zwiazany z kanalem czasowym; jesli na przyklad ramka multipleksu zawiera 32 kanaly czasowe to wystepuja 32 sygnaly ti, które sa przesuniete jeden wzgledem dru¬ giego o 3,9 nsek, — 01, 02, 03, 04, 05 — sygnaly o czasie trwania 25 780 nsek i okresie powtarzania 3,9 nsek, syg¬ naly te sa przesuniete jedne wzgledem dru¬ gich o 780 rjsek, — ol do o)8 — sygnaly o czasie trwania 490 riseTc i okresie powtarzania 780 risek; sygnaly te sa 30 przesuniete jeden wzgledem drugiego o 300 *isek, — hi i h2 — sygnaly o czasie trwania 120 nsek i okresie powtarzania 780r|sek; sygnaly te sa przesuniete jeden wzgledem drugiego o 3000 35 tisek, — fil sygnal o czasie trwania 490 Tisek i okresie powtarzania 980 risek. Na figurze 5b przedstawiono w innej skali czaso- M wej, niz na fig. 5a, sygnaly zegara co i n0 do ja31 utworzone przez modul zegara 25 multirejestru 10 z fig. 3. Synchronizacja modulu zegara jest zapewniona sygnalem t31co8 wytworzonym przez uklad podsta¬ wy czasu 6 centrali, gdzie: — to sygnal o czasie trwania 245 risek i okresie powtarzania 490 risek, — l-iO do im-31 — sygnaly o czasie trwania 980 risek i okresie powtarzania 31, 25 nsek; prze- 50 suniete jedne wzgleclem drugich o 980 risek. Na figurze 5c przedstawiono sygnaly Tl, T2, T3, T4, T5 wytworzone w ukladzie podstawy czasu. Poprzez inwersje logiczna tych sygnalów otrzymuje sie sygnaly dopelniajace fi, T2^ T3, T47T5. Kom- 55 binacja sygnalów Tl do T5 i sygnalów dopelnia¬ jacych Tl do T5 daje kanal czasowy ti. Na fig. 5c kanaly czasowe oznaczono tO, tL...t31. Otrzymamy wiec przykladowo: kanal czasowy ti okreslony przez T1-T2-T3-T4-T5, kanal czasowy 60 t20 okreslony przez T1-T2-T3-T4-T5 Odbiór sygnalów Ti do T5 i Tl do T5 umozliwia otrzymanie poprzez dekodowanie kanalu czasowego ti, w którym zawarte sa: sygnal Ti o czasie trwa- &; nia 3,9 *isek i okresie powtarzania 7,8 nsek, sygnal119 257 11 12 T2 o czasie trwania 7,8 i^sek i okresie powtarzania 15,6 iisek, jest on przesuniety o 39 .jisek w stosunku do sygnalu Tl, sygnal T3 o czasie trwania 10,6 j*sek i okresie powtarzania 31, 25 lisek; jest on przesu¬ niety o 7,8 fisek w stosunku do sygnalu T2; sygnal T4 o czasie trwania 31,25 usek i okresie powtarza¬ nia 62,4 |isek; jest on przesuniety o 15,6 usek w stosunku do sygnalu T3, sygnal T5 o czasie trwania 62,5 lisek i okresie powtarzania 125 lisek; jest on przesuniety o 31,25 lisek w stosunku do sygnalu T4. Kanaly czasowe tO do t31 okreslaja ramki 125 lisek. W dalszym opisie beda stosowane wyrazy adreso¬ wane czasowo i przestrzennie. Adresowanie cza¬ sowe jest metoda dostepu do pamieci, w której adfes slowa pamieci, które chcemy znalezc jest tworzony przez zliczanie w rytm podstawy czasu centrali. Przy tej metodzie adresowania mamy wiec dostep w sposób cykliczny do slów pamieci. Adresowanie przestrzenne jest metoda dostepu do pamieci, w której adres slowa pamieci, które chcemy znalezc jest utworzony przez rejestr, lub telestrade i uzalezniony jest od bloku pamieci in¬ strukcji. Przy tej metodzie adresowania mamy wiec dostep do slów w taki sposób, który zalezy od wy¬ konanej obróbki przez program bloku pamieci in¬ strukcji. Blok pamieci rejestrów 19 i blok pamieci bufo¬ rowej sa przedstawione na fig. 6a i 6b; blok pamie¬ ci buforowej 14 zawiera dwie pamieci buforowe 20 i 21, obwód adresowania czasowego 38, obwód adre¬ sowania przestrzennego 39, obwód adresowania pa¬ mieci 59 i obwód czytnika 40. Bardziej dokladnie na fig. 6a przedstawiono blok pamieci rejestrów 19, dwie pamieci buforowe 20 i 21 i obwód czytnika 40, a na fig. 6b — obwód adresowania czasowego 38, obwód adresowania przestrzennego 39 i obwód adresowania pamieci 59. Blok pamieci rejestrów 19, na fig. 6a, zawiera zlacze wejsciowe 36, pamiec 35 z jej obwodem adresowania 47, zlacze wyjsciowe 37. Obwód adre¬ sowania 47 jest polaczony przewodem 97 z obwo¬ dem adresowania czasowego 38 z fig. 6b. Wyjscie bledu nieparzystosci- zlacza wyjsciowego 37 jest polaczone przewodem 137 z obwodem adresowania czasowego. Buforowa pamiec 20 jest utworzona z dwu bra¬ mek I 68, 69, bramki LUB 70, licznika 71, pamieci 72 z jej obwodem adresowania 73, bramki I 74, której jedno wejscie jest polaczone z wyjsciem pamieci 72, a drugie wejscie polaczone z inwerto- rem 75 i z przewodem 89 biegnacym od modulu zegara 25. Modul zegara wysyla przewodem 89 sygnal sterowania adresowaniem o okresie 62,50 lisek majacym przez 31i,25 fisek wartosc „0" dla adresowania przestrzennego. Wyjscie bramki I 74 jest polaczone z laczem wymiany informacji (te¬ lestrada) multirejestru LUB. Obwód adresowa¬ nia 73 jest polaczony przewodem 108 z obwodem adresowania pamieci 59 z fig. 6b. Buforowa pamiec 21 jest utworzona z dwu bramek I 76, 77, bramki LUB 78, licznika 79, pa¬ mieci 80, z jej obwodem adresowania 81, bramki I 82, której jedno wejscie jest polaczone z wyjs¬ ciem pamieci 80, a drugie wejscie polaczone z prze¬ wodem 89, wyjscie bramki I 82 jest polaczone z • telestrada multirejestru LIMR. Obwód adresowania 81 jest polaczony przewodem 109 z obwodem adre¬ sowania pamieci 59 z fig. 6b. Bramki I 69 i 76 maja po jednym wejsciu po- 5 laczonym z wyjsciem zlacza 37 bloku pamieci mul¬ tirejestru. Drugie wejscie bramki I 69 jest polaczo¬ ne z przewodem 69, a drugie wejscie bramki I 76 jest polaczone z przewodem 69 poprzez inwertor 83. Bramki I 68 i 77 maja kazda po jednym wejsciu io polaczonym z telestrada LIMR. Drugie wejscie bramki I 68 jest polaczone z przewodem 89 poprzez inwertor 84 i drugie wejscie bramki I 77 jest po¬ laczone z przewodem 89. Obwód czytnika 40 pozwala odczytac slowa z 15 buforowych pamieci 20 i 21 i nastepnie zapisac je w bloku pamieci rejestrów 19. Obwód czytnika za¬ wiera dwie bramki I 85, 86, bramke LUB 87, którejs wyjscie jest polaczone przewodem 103 z obwodem adresowania przestrzennego 39, z fig. 6b. Bramka 20 I 85 ma jedno wejscie polaczone z wyjsciem pa¬ mieci 72 i drugie wejscie polaczone z przewodem. 89. Bramka I 86 ma jedno wejscie polaczone z wyjsciem pamieci 80, a drugie z przewodem 89 po¬ przez inwertor 88. Wyjscie bramki LUB 87 jest polaczone z wejs¬ ciem bramki I 129, której wyjscie jest polaczone z wejsciowym zlaczem 36 bloku pamieci multire- jestrów 19, drugie wejscie bramki I 129 jest pola¬ czone z wyjsciem inwertora 128, którego wejscie jest polaczone z wyjsciem obwodu opózniajacego 125 z wyjsciem licznika 71 i drugie wejscie pola¬ czone przewodem 126 z wyjsciem drugiego liczni¬ ka 79. Gdy rejestr jest zajety podczas okreslonego czasu, to na wyjsciu licznika pamieci buforowej pow¬ staje sygnal, który umozliwia zapisanie zawarto¬ sci wymienionego rejestru w bloku pamieci reje¬ strów 19. Obwód adresowania czasowego 38 z fig. 6b, za¬ wiera dwie bramki I 41 i 44 polaczone z telestrada multirejestru LIMR, z linia sterowania LCR, z laczem znakowym pamieci LMP biegnacym z logiki sterowania 17, a wyjscie bramki 41 jest polaczone z licznikiem rejestrów 42, który jest zerowany przez sygnal zerowania Z i wyzwala na wyjsciu numer rejestru, który jeet podawany na licznik 46, bram¬ ke I 48 i bramke I 131. Wyjscie bramki 44 jest polaczone z licznikiem 50 slów 45, który odbiera sygnal zegara W. Wyjscie licznika slów 45 jest polaczone z drugim wejsciem bramki 48 i z wejsciem licznika 46, którego wyjscie jest polaczone przewodem 97 z obwodem adresowa¬ nia 47 pamieci 35 bloku pamieci rejestrów 19, z fig. 55 6a. Wyjscie licznika rejestrów 42 jest równiez po¬ laczone z rejestrem wyswietlania 115 polaczonym przewodem 116 z pulpitem. Bramka I 131 ma jedno wejscie polaczone z la¬ czem znakowym pamieci LMP, które jej przekazuje 60 element binarny 36 instrukcji logiki sterowania 17, a na drugim wejsciu otrzymuje rozkaz ATE po¬ chodzacy z bloku pamieci instrukcji 18. Przerzutnik 49 jest zerowany przez bramke I 50 na wejsciu której jest podawany sygnal zegara h2. 65 Drugie wiijscie bx*amki I 48 i wejscie przerzut- 25 30 35 40 45119 257 13 W nika sa polaczone przewodem 137 z wyjsciem bledu nieparzystosci wyjsciowego zlacza 37 bloku pamieci rejestrów 19. Wyjscie przerzutnika jest polaczone z wejsciem bramki I 51 sterowanej sygnalem ze¬ gara hi. Wejscia sterowania otwarciem bramek I 50 i 51 sa polaczone z linia sterowania LCR i laczem znakowym pamieci LMP. Bramka I 5] wyzwala na wyjsciu sygnal bledu nieparzystosc. jesli przerzutnik 49 jest w stanie „1". Bramka I 48 ma wyjscie polaczone z rejestrem 52, którego wyjscie jest polaczone z jednym wejs¬ ciem bramki I 53, której wejscia sa polaczone z linia sterowania LCR i laczem znakowym pamie¬ ci LMP. Wyjscie bramki I 53 jest polaczone z tele strada multirejestru LIMR, która wyzwala slowo» bledu nieparzystosci w pamieci 35. Sygnal zerowania Z podawany na licznik reje¬ strów 42 jest wyzwalany przez komparator 43, któ¬ ry jest polaczony z jednej strony z komparatorem rejestru i z drugiej strony z urzadzeniem numeru¬ jacym rejestry NE, które jest urzadzeniem niekab- lowym nadajacym numer rejestru rozwazanej pa¬ mieci 35 bloku pamieci rejestrów. Obwód adresowania przestrzennego 39 zawiera dwie bramki I 54 i 55, których wyjscia sa polaczone z bramka LUB 56, której wyjscie jest polaczone z rejestrem adresu 57. Jedno wejscie bramki I 54 jest polaczone z telestrada multirejestru LIMR, a na drugie wejscie jest podawany rozkaz ADM bloku pamieci instrukcji 18 poprzez inwertor 58, na jedno wejscie bramki I 55 jest podawany rozkaz ADM, a drugie wejscie jest polaczone przewodem 103 z obwodem czytnika 40. Obwód adresowania przestrzennego 39 zawiera równiez dzielnik 1 do 2 117 i przerzutnik 118, które * sa polaczone z linia sterowania LCR. Wyjscie dziel¬ nika jest polaczone z jednym wejsciem bramki I 119, a wyjscie przerzutnika jest polaczone z jednym wejsciem bramki I 120 i drugim wejsciem bramki I 119. Bramka I 120 otrzymuje równiez sygnaly Iil6 do li31. Wejscie jej jest polaczone z laczem znakowym pamieci LMP. Bramka I 121 ma jedno wejscie polaczone z wyjsciem rejestru adresu 57, jedno wejscie pola¬ czone z wyjsciem bramki I 119, jedno wejscie pola¬ czone z wyjsciem lramki I 120 i jedno wejscie po¬ laczone z laczem znakowym pamieci LMP, w któ¬ rym jest wyzwalany sygnal odpowiadajacy 20 bito¬ wi instrukcji bloku pamieci instrukcji 18. Bramka I 122 ma jedno wejscie polaczone z la¬ czem znakowym pamieci LMP, które jej przekazuje sygnaly odpowiadajace lii do 18 elementom binar¬ nym instrukcji bloku pamieci rejestrów 18. Drugie wejscie jest polaczone z obwodem logiki 123, której wejscie jest polaczone z laczem znakowym pamieci LMP, które w niej wyzwala sygnal odpowiadajacy 20 elementowi binarnemu instrukcji, a na inne wejscie jest podawany rozkaz AIM, który definiuje instrukcje z bloku pamieci instrukcji 18. Obwód logiki 7/yzwala w bramce I 122 sygnal AIM. Wyjs¬ cia bramek i 121 i 122 sa polaczone z bramka LUB 124. Obwód adresowania pamieci 59 zawiera pierwszy obwód utworzony z dwu bramek I 60, 61, bramki LUB 62, drugi obwód utworzony z dwu bramek I 63, 64 i bramki LUB 65. Bramki I 60 i 63 maja po jednym wejsciu polaczonym z wyjsciem licz¬ nika slów 45 obwodu adresowania czasowego 3% a drugie ich wejscia sa polaczone, poprzez inwertor 5 66 dla bramki I 63, z przewodem 89 doprowadza¬ jacym sygnal sterowania adresowaniem i majacym wartosc „1" dla adresowania czasowego i wartosc „0" dla adresowania przestrzennego. Bramki I 61, 64 maja po jednym wejsciu polaczonym z wyjsciern 10 bramki LUB 124 obwodu adresowania przestrzen¬ nego 39, a ich drugie wejscia sa polaczone, poprzez inwertor 67 dla bramki I 63, z przewodem 89. Pamiec 35 bloku pamieci rejestrów 19, z fig. 6a ma maksymalna pojemnosc 32 768 slów 17 bito- 15 wych, w tym 1 bit nieparzystosci. Zestaw 64 slów odpowiada w rejestrze temu, który daje w wymie¬ nionej pamieci maksymalna pojemnosc 512 reje¬ strów. Pamiec 35 pamieta informacje niezbedne do zestawienia lub rozlaczenia polaczenia z centrali. 20 Niezbedne informacje do zestawienia, lub roz¬ laczenia polaczenia sa zestawione w slowo pamieci. Ze wzgledów technologicznych pojemnosc pamieci jest zestawiana z modulów o 16 rejestrach i pa¬ miec moze zawierac maksimum 32 moduly. 25 W przypadku, gdy centrala telefoniczna nie po¬ trzebuje 512 rejestrów pamieci, z uwagi na liczbe obslugiwanych abonentów, zestawia sie tylko nie¬ zbedna liczbe modulów. Czas cyklu podstawowego, to znaczy czas nie- 30 zbedny do przejrzenia 5\2 rejestrów wynosi 16 mili¬ sekund, co daje 31,35 (|xsek na jeden rejestr. Czas ten jest utworzony z 32 elementarnych czasów 980 risek, okreslonych przez sygnaly zegara nO do M-31. Poniewaz liczba rejestrów jest zmienna, to 35 czas cyklu podstawowego zmienia sie skokiem co H6X31,25 = 0,5 milisekundy. Dlatego tez liczba re¬ jestrów pamieci 35 jest okreslona przez uklad liczby rejestrów NE obwodu adresowania czasowego 38 i uklad ten pozwala wyzerowac licznik rejestrów 40 42, gdy ostatni rejestr pamieci 35 zostanie opraco¬ wany. Dla celów eksploatacyjnych centrali telefonicznej rozróznia sie rejestry szybkie o pojemnosci 64 slów i rejestry wolne o pojemnosci 16 slów. Dla danej 45 liczby modulów jest wiec N rejestrów szybkich i n rejestrów wolnych, które nie zmieniaja czasu cyklu niezbednego do obróbki modulów wyposaze¬ nia pamieci. Obróbka rejestrów wolnych bedzie znacznie wolniejsza. 50 Obróbka rejestrów stosowanych jako pamiec bu¬ forowa 20 i 21 o pojemnosci 64 slów kazda, odpo¬ wiada tresci rejestru szybkiego, a kazda buforowa pamiec pracujaca alternatywnie z adresowaniem przestrzennym lub czasowym, calosc 31,25 |isek, 55 zmiana adresowania bedzie sterowana przez sygnal sterowania adresowaniem podawanym przewodem 89. Jedna pamiec buforowa jest adresowana prze¬ strzennie, podczas gdy druga jest adresowana cza¬ sowo i na odwrót. 60 Zalózmy wiec rejestr szybki Ei. Podczas okresu 31,25 iisek pamiec buforowa 20 jest z adresem cza¬ sowym i zapisywana jest zawartosc rejestru Ei bloku pamieci rejestrów 19 w pamieci buforowe) 20. Podczas nastepnego okresu 31,25 tisek pamiec m buforowa 20 jest z adresem przestrzennym i obrób-119 257 15. IG 31,25 fisek ka jej zawartosci jest wykonywana przez zespól logiki sterowania 15 z fig 3. Podczas nastepnego okresu 31,25 |tsek pamiec buforowa 20 jest ponow¬ nie adresowana czasowo i odczytuje sie jej zawar¬ tosc, która reprezentuje slowo rejestru po obróbce, 5 za pomoca obwodu czytnika 40 i przesyla zawar¬ tosc do rejestru szybkiego Ei pamieci 35 i w tym samym czasie zawartosc rejestru szybkiego Ei+2 jest zapisywana w pamieci buforowej 20. Adresowanie rejestru po obróbce w buforowej 10 pamieci jest wykonywane przez obwód adresowania czasowego 38. Pamiec buforowa 21 pracuje w ten sam sposób jak pamiec buforowa 20 i jej dziala¬ nie pokrywa sie z dzialalnoscia pamieci buforo¬ wej20. 15 Porównanie dzialania pamieci buforowych 20 i 21 Pamiec buforowa 20 Adresowanie : czytanie Ei—2 Czasowe :zapisywanie Ei Adresowanie: obróbka Ei Przestrzenne: Adresowanie : czytanie Ei Czasowe : zapisywanie Ei+2 Adresowanie: obróbka Ei+2 Przestrzenne : Pamiec buforowa 21 Adresowanie : obróbka Ei—1: Przestrzenne : Adresowanie : czytanie El—1: Czasowe : zapisywanie Ei+l:31,25 *iSek Adresowanie : obróbka Ei+l: Przestrzenne: 31'25 *** Adresowanie : czytanie Ei+l: Czasowe : zapisywanie Ei+3 :31'25 *iSek W ten sposób, podczas adresowania czasowego jest czytanych 64 slów rejestru szybkiego Ei i za¬ pisanych 64 slów rejestru szybkiego Ei+2 w pa¬ mieci buforowej. Sygnaly zegara liO do i|x31, które 40 okreslaja czas obróbki rejestru sa w tym samym czasie dzielone na dwie czesci. Dla sygnalu \i0 pierwsza czesc odpowiada czytaniu w pamieci bufo¬ rowej, slowa 0 rejestru Ei i zapisaniu w pamieci buforowej slowa 0 rejestru Ei+2. Druga czesc od- 45 powiada czytaniu slowa i rejestru Ei w pamieci buforowej i zapisaniu slowa i rejestru Ei+2 w pa¬ mieci buforowej. To samo wystepuje dla sygnalów zegara \i2, |i3....4x31. Oczywiste jest, ze gdy slowo jest czytane w pamieci buforowej adresowanej cza- 50 sowo, to natychmiast jest zapisywane w bloku pamieci rejestru 19. Kontrola nieparzystosci jest wykonywana na kazdym slowie 16-bitowym, przy kazdym zapisie w bloku pamieci rejestru 19 slowa przychodzacego 55 z pamieci buforowej i nieparzystosc jest obliczana w zlaczu wejsciowym.36 i zapisana w tym samym czasie co 16 bitów zawierajacych tresc slowa. W pamieci 35 bloku pamieci rejestru 19 slowo za¬ wiera równiez 16 bitów informacji i 1 bit nieparzy- 60 stosci. Przy czytaniu, nieparzystosc czytanego slowa z pamieci 35 jest obliczana w zlaczu wyjsciowym 37 i porównywana ze znana z bitu parzystosci slowa, lecz jedynie 16 bitów informacyjnych jest przesylanych do pamieci buforowej. * 65 25 30 35 W przypadku wykrycia kazdego bledu niepa¬ rzystosci, zawartosc licznika rejestru 42 i odpowia¬ dajacym mu licznik slów 45, to znaczy Tiumer reje¬ stru i numer slowa z bledem sa przesylane do reje¬ stru 52. W tym samym czasie wykryty blad zmie¬ nia stan przerzutnika 49, którego stan moze byc testowany programem. Przerzutnik ten jest zero¬ wany przez adres, który umozliwia czytanie. Za¬ wartosc rejestru jest przesylana eto telestrody multirejestru LIMR w celu podania numeru slowa z bledem. Na figurze 7 przedstawiono blok dostepu 10 multi¬ rejestru i pamiec makroprogramowa 13 z jej obwo¬ dem adresowania 90. Pojemnosc adresowania pa¬ mieci makroprogramowej wynosi 32000 slów 48-bitowych kazde. Adresowanie pamieci makro¬ programowej jest wykonywane przez obwód utwo¬ rzony z dwu bramek I 91, 92, jednej bramki LUB 93, której wyjscie jest polaczone z rejestrem 95. Sygnal sterowania przychodzacy linia LPl z pul¬ pitu jest podawany na wejscie bramki I 91, na wejscie bramki I 92 poprzez inwertor 94. Drugie wejscie bramki I 92 jest polaczone z tele- stroda multirejestru LIMR, inne wejscie bramki I 92 jest polaczone z linia sterowania LCR i na¬ stepne wejscie z laczem znakowym pamieci LMP. Drugie wejscie bramki I 91 jest polaczone z wyjs¬ ciem rejestru szeregowo/równoleglego 96 i polaczo¬ ne z pulpitem liniami LPl i LP2. Wyjscie rejestru 95 jest polaczone z obwodem adresowania 90 pamieci makroprogramu 13. Wyjscie pamieci makroprogramu jest polaczone z jednej strony z wejsciem bramki I 99 i z drugiej strony z bramka I 114. Drugie wejscie bramek I 99 i 114 sa polaczone z wyjsciem bramki LUB 132 na wejs¬ ciu której sa podawane sygnaly zegara, gil i jxl7. Wyjscie pamieci makroprogramowej jest takze polaczone z logika sterowania 17 z fig. 3 linia 110, która kieruje bity i do 8 makroinstrukcji w kie¬ runku pamieci transkodera 142, jak pokazano na fig. 9. Wyjscie bramki I 114 jest polaczone z wejs¬ ciem rejestru zlacza 107 typu szeregowo/równoleg¬ lego o pojemnosci jednego slowa makroprogramu. Wyjscie rejestru zlacza jest polaczone z pulpitem linia LPl, która umozliwia odbiór sterowania z pulpitu oraz przesylanie w kierunku pulpitu. Wyjs¬ cie bramki I 99 jest polaczone z wejsciem rejestru zlacza 98 o pojemnosci slowa makroprogramu 48-bi- towego. Wyjscie rejestru zlacza 98 jest polaczone z obwo¬ dem przesuniecia 100 i obwodem kontroli niepa¬ rzystosci 101,.który wysyla sygnal przewodem 102. Wyjscie obwodu przesuniecia 100 jest polaczone z telestrada multirejestru LIMR. Wejscie sterowania obwodem przesuniecia jest polaczone z laczem znakowym pamieci LMP. Wejscie sterowania jest polaczone z linia stero¬ wania LCfe i wejsciem sterowania odbierajacym rozkaz ATE. Lacze znakowe pamieci LMP'wyzwala sygnaly odpowiadajace 8 i 21 do 27 bitom instruk¬ cji bloku pamieci instrukcji -18. Linia sterowania LCR wyzwala sygnal AD101 sluzacy do sterowa¬ nia przesunieciem slowa makroprogramu obecnemu w rejestrze zlacza 98 i przeslaniem zawartosci ob-17 wodu przesuniecia w kierunku logiki sterowania poprzez telestrade' multirejestru LIMR. Przewód 102 obwodu kontroli nieparzystosci 101 jest polaczony z wejsciem bramki I 104, której inne wejscie jest polaczone z wejsciem rejestru 95. Wyjscie bramki I 104 jest polaczone z rejestrem 105, którego wyjscie jest polaczone z wejsciem bramki I 106, której inne wejscie jest polaczone z linia sterowania LCR i nastepne wejscie z laczem znakowym pamieci LMP. Wyjscie bramki I 106 jest polaczone z telestrada multirejestru LIMR. Rejestr 105 zapamietuje adres slowa makroprogramu, w którym zostal znaleziony blad nieparzystosci. Wyjscie rejestru 95 jest polaczone z wejsciem bramki I 111, która jest polaczona z rejestrem 112 typu równoleglo-szeregowym o pojemnosci 15 bitów i który wysyla przewodem 113 numer fazy do pul¬ pitu. Inne wejscie bramki I 111 jest polaczone z wyjsciem bramki LUB 133, na której wejscie po¬ dawane sa sygnaly zegara ml i pl7. Slowo makroprogramu, które tutaj bedzie okres¬ lane makroinstrukcja jest okreslone przez 48 ele¬ menty binarne. Bity 1 do 8 zawieraja rozkaz ma¬ kroinstrukcji, bity 9 do 44 dane i bity 45 do 43 sluza do oznaczenia typu programu. Rozwiniecie makroprogramu pozwala przetwarzac slowa rejestru wstawione do pamieci buforowych 20 lub 21, gdy sa one adresowane przestrzennie. Sekwencja obrób¬ ki zawiera 32 elementarne czasy okreslone przez sygnaly \x0 do ji31. Makroinstrukcja jest zaadresowana przez rejestr 95. Normalne adresowanie pochodzi ze slowa 0 slowa rejestru pamieci buforowej. Jest oczywiscie mozliwe zaadresowanie makroinstrukcji z pulpitu poprzez rejestr szeregowo/równolegly 96. W przypadku rejestru szybkiego, obróbka jednego slowa rejestru przebiega w sposób nastepujacy: Sygnal ijaO. Slowo 0 multirejestru zawarte w bu¬ forowej pamieci jest czytane; Slowo 0 zawiera numer makroinstrukcji do przetworzenia i numer ten jest wstawiany do rejestru 95; numer ten jest narzucony przez program instrukcji zawarty w -bloku pamieci instrukcji, z fig. 3. Sygnal pil. Zawartosc zaadresowanej makroin¬ strukcji jest przeslana do rejestrów zlacza 98 i 107 i wykonana jest kontrola nieparzystosci przez obwód kontroli nieparzystosci 101, który w przy¬ padku bledu wysyla sygnal do rejestru 105. Bity 1 do 8 makroinstrukcji, które definiuja rozkaz sa kierowane przez linie 110 do logiki ste¬ rowania 17, z fig. 3, w której sa wykorzystywane do adresowania pamieci transkodera, który poprzez zdekodowanie tych 8 bitów okresla faze wyjscia programu instrukcji zawartych w bloku pamieci instrukcji 18 z fig. 3. Sygnaly ^2 do p!3. Obróbka makroinstrukcji przez program instrukcji. Rózne bity 1 do 48 ma¬ kroinstrukcji sa dostepne instrukcjom programu instrukcji z telestrady multirejestru LIMR poprzez obwód przesuwu 100. Dalszy ciag obróbki makro¬ instrukcji zmienia nastepnie dlugosc makroin¬ strukcji przeznaczonej do obróbki, to znaczy na¬ stepuje zaadresowanie rozkazu makroinstrukcji, na¬ stepnie obróbka jest wykonana przez dwie ostatnie instrukcje programu lub maksimum przez instruk- 257 13 cje zaadresowane przez sygnaly m<14 i |i.l/5. Otrzy¬ mamy wiec; — przedostatnia instrukcja lub instrukcja zaadre¬ sowana przez sygnal jil4: odczytuje sie slowo 0 pa- 5 mieci buforowej, slowo to zawiera numer makro¬ instrukcji i wstawia sie ten numer do rejestru adresów 57 obwodu adresowania przestrzennego 39; — ostatnia instrukcja lub instrukcja zaadreso¬ wana przez sygnal lil5: oblicza sie numer naste- io pinej makroinstrukcji, obliczanie jest wykonywane przez licznik 71 do 79 pamieci buforowej i wsta¬ wia sie ten numer do slowa 0 pamieci buforowej. Sa mozliwe trzy sposoby dzialania makroprogra¬ mu i program powolny PROLENT, program prosty 15 SIMPRO i podwójny program BIPRO. Róznice sposobu pracy sa narzucone przez kom¬ binacje binarna bitów 45 i 46 kazdej makroinstruk¬ cji i sa zdefiniowane przez nastepujace kombinacje: Typ pracy , PROLENT SIMPRO BIPRO bit 45 1. a 0 - bit 46 0 lub 1 1 0 | PROLENT — jedynie sygnaly jj.0 do uxl5 sa prze¬ twarzane, a sygnaly |U6 do ^31 nie biora udzialu. SIMPRO — dla sygnalów piO do i|il5 program jest identyczny z programem PROLENT. Sygnaly fil6 30 do ji31 sa przetwarzane droga makroinstrukcji, która jest w istocie zwiazana z poprzednia. Ta druga makroinstrukcja jest otrzymywana przez od¬ czytanie slowa 0 pamieci buforowej w czasie dzia¬ lania sygnalu |li16. Dzialanie z przedostatnia in- 35 strukcja lub sygnale ji30 i z ostatnia instrukcja lub sygnalem \x31 jest identyczna do dzialania podanego poprzednio dla sygnalów ipx0 do ^15. BIPRO — w tym rodzaju pracy dzialaja dwa równolegle programy w sposób asynchroniczny. 40 Pierwszy program jest sterowany przez sygnaly zegara jaO do |il5 i rozpoczyna sie od odczytania slowa 0 buforowej pamieci, numeru makroinstruk¬ cji do wykonania. Program ten konczy sie zapisa¬ niem w tym samym 0 slowie pamieci buforowej „ numeru makroinstrukcji, która ma byc wykonana w nastepnym cyklu. Drugi program jest sterowa¬ ny przez sygnaly zegara |il6 do sie on odczytaniem ze slowa 32 pamieci buforo¬ wej numeru makroinstrukcji, która ma byc wy¬ konana. Konczy sie on zapisaniem w tym samym slowie 32 numeru makroinstrukcji, któja bedzie wykonana w nastepnym cyklu. Przypadek wolnych rejestrów traktuje sie w od¬ mienny sposób, poniewaz jak bylo powiedziane ich 55 pojemnosc wynosi tylko il(6 slów, zamiast 64 slów w przypadku rejestrów szybkich Gdy pamiec bu¬ forowa jest adresowana czasowo to zapisywane sa w niej 64 slowa pamieci 35, co odpowiada zawar¬ tosci czterech wolnych rejestrów. 60 Gdy pamiec buforowa przechodzi do adresowania przestrzennego, przerzutnik 118 obwodu adresowa¬ nia przestrzennego 39 zezwala na prace bramek I 119, 120 obwodu adresowania przestrzennego, któ¬ rych odpowiednie sygnaly wyjsciowe AEL2 i AELl 65 umozliwiaja zaadresowanie wolnych rejestrów pa-119 257 19 20 mieci buforowej, a sygnaly \i0 do |U5 pozwalaja obróbke pierwszego wolnego rejestru zawartego w pamieci buforowej, a sygnaly |tl6 do ^31 umozli¬ wiaja obróbke trzeciego wolnego rejestru zawartego w pamieci buforowej. Kazdy wiec wolny rejestr zajmuje jeden sektor w pamieci buforowej i adres takiego sektora jest dany rozkazem ADM w bramce I 55 obwodu adresowania przestrzennego 39. Po jednym cyklu czytania pamieci 35 znajdujemy ponownie w pamieci buforowej te same wolne reje¬ stry, a w tym czasie drugi rejestr wolny obrabia sie przez sygnaly |i0 do ul5, czwarty rejestr wolny obrabiany jest przez sygnaly iil6 do |i31. W ten sposób kazdy wolny rejestr jest obrabiany tylko raz na dwa cykle. Oczywiscie zawartosc czterech wolnych rejestrów zostaje przepisana do pamieci 35. Cykl rejestru wolnego trwa dwa razy dluzej od cyklu rejestru szybkiego. Wszystkie rejestry szybkie i wolne maja slowa zarezerwowane do temporalizacji. W przypadku rejestrów szybkich slowa 15, 31, 47 i 63 sa slowami temporalizacji wykorzystywa¬ nymi przez logike sterowania 17. Sa to w rzeczywi¬ stosci slowa temporalizacji pracy, które moga byc ponownie wlaczone do obróbki rejestru. Slowa te sa stosowane glównie do wspólpracy i sa pobudze¬ niami w kazdym przejsciu rejestru, do pamieci buforowej, to znaczy w kazdym cyklu pamieci 35, cyklu trwajacym 16 msek dla 5U2 rejestrów. Slowo 62 jest slowem temporalizacji przepelnienia rejestru. Przepelnienie tego slowa po uplywie da¬ nego czasu, na przyklad 4 godzin i 30 minut, zeruje rozwazane slowo rejestru, to znaczy 64 slowa, które tworza slowo rejestru sa zerowane przez zakaz wpisania do pamieci 35 slowa rejestru zawartego w pamieci buforowej. Slowo 62 jest pobudzeniem wszystkich 16 przejsc slowa- rejestru do pamieci buforowej. W przypadku wolnych rejestrów o pojemnosci 16 slów (slowo 0, slowo V/- slowo 1<5) slowo 15 jest slowem temporyzacji pracy, a slowo 14 jest slowem przepelnienia. Opiszemy obecnie zespól zawarty w bloku pamie¬ ci instrukcji 16 i logiki sterowania 17, która jest do niej przylaczona, a calosc pokazana jest na fig. 9. Blok pamieci instrukcji 18 zawiera wlasciwy blok pamieci instrukcji 140 i jego obwód sterowania 139. Pojemnosc pamieci instrukcji wynosi 4096 slów 48-bitowych. Logika sterowania 17 jest utworzona z modulu adresowania 141, bloku operatora 150. Modul adre¬ sowania 141 zawiera pamiec transkodera 142, bram¬ ke LUB 143, obwód logiczny skoku fazy 144, rejestr adresowania 14$, rejestr fazy pulpitu 146. Pamiec transkodera 142 odbiera zawartosc pamieci makro- programu 13 poprzez linie lit. Osiem pierwszych bitów makroinstrukcji definiuje makroinstrukcje w wykonaniu i adresuja pamiec transkodera o po¬ jemnosci 256 slów 12-bitowych. Pamiec transkodera zapewnia zgodnosc pomiedzy numerem rozkazu definiujacym makroinstrukcje i numerem poczat¬ kowej fazy w rejestrze adresowania 145. Poczatko¬ wa faza uruchamia program instrukcji zawartej w pamieci instrukcji 140. Wyjscie pamieci transkodera jest polaczone z telestrada LIMR, z która jest polaczone wejscie bramki LUB 143. Inne wejscie bramki LUB 143 jest polaczone z wyjsciem rejestru fazy pulpitu 146, 5 który jest polaczony z pulpitem linia LP2. Inne wejscie bramki LUB 143 jest polaczone linia 148 z wyjsciem modulu bloku operatora 150. Wyjscie bramki LUB 143 jest polaczone z obwodem logiki skoku fazy 144, którego wyjscie jest polaczo- io ne z rejestrem adresowania 145, na wejscie bramki LUB 149 podawane sa sygnaly zegara f*15 i n31r a jej wyjscie jest polaczone z rejestrem adresowa¬ nia 145 dla wyzerowania na koncu dzialania po¬ przedniej fazy, to znaczy na koncu dzialania ma- 15 kroinstrukcji. Wyjscie rejestru adresowania 145 jest polaczone z obwodem adresowania 139 pamieci in¬ strukcji140. • Modul bloku operatora 150 zawiera obwód zlacza 162, którego wejscie jest polaczone z wyjsciem pa- 9 mieci instrukcji 140. Wyjscie obwodu zlacza tworzy lacze znakowe pamieci LMP wysylajace 48 bitów kazdego slowa instrukcji. Obwód zlacza 162 kontro¬ luje w rejestrze nieparzystosc odbierania slowa in¬ strukcji i wyjscie bledu nieparzystosci obwodu 25 zlacza jest polaczone z bramka I 164, której inne wejscie jest polaczone z wyjsciem rejestru adreso¬ wania 145. Wyjscie wymienionej bramki I 164 jest polaczone z rejestrem bledu nieparzystosci 165, któ¬ rego wyjscie jest polaczone z pulpitem za pomoca 30 linii pulpitu LP2. Obwód dekodowania 166 ma wejscie polaczone z laczem znakowym pamieci LMP i odbiera bity 1, 2 i 3 slów makroinstrukcji, które okreslaja roz¬ kaz instrukcji. Wystepuje piec typów instrukcji, 35 które beda opisane w dalszej czesci, przy czym kazda jest charakteryzowana rozkazem. Rozkazy te sa nastepujace ANT, POP, ADM, AIM, ATE. Obwód dekodowania 166 zawiera piec wyjsc, a kaz¬ de wyzwala jeden rozkaz. 40 Dekoder adresów 167 jest polaczony z wyjsciem obwodu zlacza 162, który odbiera bity 6, 7, 8 slów makroinstrukcji i jego wyjscie tworzy linie stero¬ wania LCR, która wyzwala siedem sygnalów AD 101 do AD 107 okreslanych przez te bity 6, 7, 8. 45 Rejestr nadawania 168 jest polaczony z wyjsciem pamieci instrukcji 140 i jego wejscie jest polaczone z pulpitem linia pulpitu LP2 i umozliwia wyswiet¬ lenie slowa instrukcji (48 bitów). Modul bloku operatora zawiera równiez pierwszy 50 akumulator 151, drugi akumulator 152, siec prze¬ suniecia 153 polaczona z wyjsciem pierwszego aku¬ mulatora, licznik 154 polaczony z wyjsciem sieci przesuniecia i z wyjsciem drugiego akumulatora 152, trzeci akumulator 155, którego wejscie jest 55 polaczone z wyjsciem obwodu obliczen 154 i jego wyjscie jest polaczone z wejsciem bramki LUB 156, której wyjscie jest polaczone z telestrada mul- tirejeltru LIMR. Inne wejscie bramki LUB 156 jest polaczone * z wyjsciem bramki I 175, której wejscie jest po¬ laczone z laczem znakowym pamieci LMP, poprzez które odbiera bity 21 do 36 slów instrukcji i której inne wejscie jest polaczone z linia sterowania LCR poprzez która odbiera sterowanie AD 103. Trzy m akumulatory 151, 152, 153 sa o pojemnosci 16 bitów119 257 21 22 kazdy. Telestrada multirejestru LIMR jest utwo¬ rzona z 16 przewodów i w zwiazku z tym informa¬ cja moze zawierac maksimum Ii6 bitów, a tym samym mozliwe jest rozsylanie informacji utwo¬ rzonych z 16 bitów. Wejscie pierwszego akumulatora 151 jest polaczo¬ ne z telestrada LIMR, inne wejscie jest polaczone :z laczem znakowym pamieci LMP, która odbiera bit 9, inne wejscie jest polaczone z wyjsciem in- wertora 177, którego wejscie jest polaczone z wyjs¬ ciem ANT obwodu dekodowania 166. Wejscie dru¬ giego akumulatora 152 jest polaczone z wyjsciem obwodu logiki 163, której wejscie jest polaczone z laczem znakowym pamieci LMP i poprzez nie odbiera bity 5 do 20 slów instrukcji. Inne wejscie jest polaczone z telestrada multi¬ rejestru LIMR. Wejscie sterowania sieci przesunie¬ cia 153 jest polaczone z wejsciem bramki 176, któ¬ rej wejscie jest polaczone z laczem znakowym pamieci LMP poprzez które odbiera bity 17, 18, 19. slowa instrukcji i której inne wejscie jest polaczone z wyjsciem POP obwodu dekodowania 166. Trzeci akumulator 155 ma wejscie sterowania polaczone z wyjsciem POP obwodu dekodowania 166. Inne wejscie sterowania polaczone z laczem znakowym pamieci LMP poprzez które odbiera bity 16 i 20 slów instrukcji. Obwód komparatora 157 ma wejscie polaczone z wyjsciem drugiego akumulatora i wejscie pola¬ czone z wyjsciem licznika 154. Obwód komparatora jest utworzony z czterech komparatorów, których wejscia sa odpowiednio polaczone z czterema wejs¬ ciami obwodu logiki 158, który jest polaczony z laczem znakowym pamieci LMP poprzez które od¬ biera bity 33 do 36 i którego wyjscie jest polaczone linia 148 z wejsciem bramki LUB 143 modulu adre¬ sowania 141. Lacznik 154, którego wyjscie jest polaczone z wejsciem trzeciego akumulatora 155, ma wyjscie „równosci" i wyjscie „zachowania" polaczone kazde z wejsciem róznicy obwodu logiki 158. Wyjscie „równosci" wyzwala sygnal, gdy obwód obliczen dokonuje porównania i stwierdza równosc. Wyjscie „zachowania" wyzwala sygnal, gdy wynik innych operacji niz porównanie jest pozytywny. Wejscie sterowania licznika 154 jest polaczone z wyjsciem obwodu logiki 160, którego wejscie jest polaczone z wyjsciem POP obwodu dekodowania 166, inne wejscie jest polaczone z laczem znakowym pamieci LMP poprzez które odbiera bity 21| do 26 i inne wejscie polaczone z wyjsciem rejestru stero¬ wania 159, którego wejscie jest polaczone z tele¬ strada multirejestru LIMR poprzez która odbiera bity 9 do 16. Obwód logiki 161 ma jedno wejscie polaczone z wyjsciem sieci przesuniecia 153, inne wejscie po¬ laczone z wyjsciem drugiego akumulatora 152, inne wejscie polaczone z laczem znakowym pamieci LMP poprzez które odbiera bit 15. Wyjscie jego jest polaczone z telestrada LIMR. Rejestr 170 ma jedno wejscie polaczone z wyjs¬ ciem drugiego akumulatora 152 i inne wejscie po¬ laczone z wyjsciem sieci przesuniecia 153. Wyjscie jego jest polaczone z wejsciem bramki LUB 171, której wejscie jest polaczone z pulpitem linia pulpi¬ tu LP2. Rejestr informacji 173 ma wejscie polaczo¬ ne z telestrada multirejestru LIMR i wyjscie po¬ laczone z wejsciem bramki LUB 171. Rejestr skoku fazy 174 ma wejscie polaczone linia 148, z obwodem 5 logiki 158 i bramka LUB 143, a wejscie polaczone z bramka LUB 171. Zespól przedstawiony na fig. 9 pozwala na roz¬ winiecie instrukcji w oparciu o dekodowanie ma¬ kroinstrukcji. W efekcie rejestr adresowania jest 10 zerowany na koncu poprzedniej fazy przez sygnal nl5 lub 4i31. To pozwala nakazac dwom pierwszym instrukcjom czytanie makroinstrukcji i transkodo¬ wanie kodu rozkazu makroinstrukcji w oparciu o bity 1 do 8 makroinstrukcji, co pozwala przysto- 15 sowac rejestr adresowania 145 na przyjscie progra¬ mu instrukcji. Rejestr adresowania 145 jest ladowany w oparciu o obwód logikiv skoku fazy 144, który moze odebrac informacje badz z lacza znakowego pamieci LMP, 20 badz z telestrody multirejestru LIMR, badz z wyjs¬ cia pamieci transkodowania 142, badz z wyjscia modulu bloku operatora 150, badz z pulpitu dla umozliwienia wyswietlenia instrukcji adresowanej przez pulpit. Czas wykonania instrukcji wynosi 25 980 nsek, sygnaly zegara nl5 i n 31 sluza do zero¬ wania rejestru adresowania 145 programu instrukcji na poczatku kazdej fazy makroprogramu, dla umoz¬ liwienia odczytania w pamieci buforowej 26 lub 21, badz slowa 0 badz slowa 32, które zawieraja faze 30 startu programu instrukcji. Zawartosc rejestru adresowania 145 jest nastepnie funkcja rozwiniecia programu instrukcji. Slowo instrukcja jest przesylane do obwodu zlacza 162, który dokonuje kontroli nieparzystosci 35 i w przypadku zlej nieparzystosci adres slowa z bledem jest przesylany do rejestru bledu niepa¬ rzystosci 165, który zapewnia przeslanie go w kie¬ runku pulpitu. Pierwszy akumulator 151 jest lado¬ wany przez telestrade multirejestru LIMR, gdy 40 odbiera bit 9 slowa instrukcji, caly dla slowa in¬ strukcji rozkazu ANT. Drugi akumulator 152 jest ladowany badz przez telestrade multirejestru LIMR, badz przez bity 5 do 20 slowa instrukcji wysylanej przez lacze znakowe pamieci LMP. Siec przesunie- 45 cia 153 pozwala na przesuniecie w prawo lub lewo informacji odbieranych z pierwszego akumulatora 151 i przeslanie ich badz do telestrady multirejestru LIMR poprzez obwód logiki 161, badz do obwodu obliczen 154. 50 Obwód obliczen umozliwia wykonanie operacji logicznych, lub artmetycznych na sektorach 4-bito- wych informacji. Wynik tej operacji jest umiesz¬ czany w trzecim akumulatorze 155. Rejestr stero¬ wania 159 i obwód logiki 160 umozliwiaja sterowa- 55 nie obwodem obliczen 154. Obwód komparatora 157 okresla, w funkcji informacji odbieranych z drugie¬ go akumulatora 152 i obwodu obliczen 154, skoki fazy SPHl do SPH8, które umozliwiaja adresowa¬ nie nowej fazy programu instrukcji. w Szczególy instrukcji odpowiadajacych rozkazom ANT, POP, ADM, AIM, ATE beda podane pózniej i bedzie podane dla kazdej instrukcji znaczenie po¬ szczególnych bitów, które je tworza. Opiszemy obecnie modul odbiornika i sygnali- 65 zacji 22 z fig. 3 a przedstawionego na fig. 11. Jego119 257 23 21 rola jest\ odbiór i gromadzenie sygnalizacji dotycza¬ cych linii abonenckich lub obwodów. Sygnalizacje te sa wysylane przez jednostki przylaczeniowe na liniach testu LT i potwierdzaja, lub nie zmiany stanu linii abonenckich lub obwodów. Multiplekser 180 ma dolaczone linie testu LTO do LT63, a kazda linia testu przychodzi od jednej jednostki przyla¬ czeniowej, z czego wynika, ze moze byc maksimum 64 jednostek przylaczeniowych. Wyjscie multiplek¬ sera jest polaczony z rejestrem stanu linii testu 181. którego wyjscie jest polaczone z rejestrem bufora 182. Logika wyjscia 183 ma wejscie polaczone z wyjsciem rejestru bufora 182 i wyjscie polaczone z trzema pamieciami stanu poprzedniego 184, 185 i 186 i z wejsciem komparatora stanu 187, którego wyjscie jest polaczone z trzema pamieciami stanu zastanego 188, 189, 190. Inne wejscie komparatora stanu 187 jest pola¬ czone z kazdym wyjsciem pamieci stanu poprzed¬ niego 184, 185, 186 poprzez linie 200. Komparator 191 sterowany przez sygnal zegara 05hi ma wyjscie polaczone z wejsciem sterowania multipleksera 180, z wejsciem bramki LUB 192 i z wejsciem bramki I 261, majacej inne wejscie polaczone z modulem zegara, na które podawany jest sygnal zegara 02. Wyjscie bramki I 201 jest polaczone z rejestrem 202 polaczonym z logika wejscia 183 poprzez prze¬ wody LRT, LRF, LRPO. Rejestr 202 zapewnia wy¬ bór odpowiedniej linii w logice wyjsciowej 183, przewód LRT umozliwia wybór liniii testu odpo¬ wiednich dla abonentów i obwodów. Przewód LRF umozliwia wybór linii testu odpo¬ wiadajaca sygnalizacjom wieloczestotliwosciowym, przewód LRPO umozliwia wybór linii testu odpo¬ wiadajacych stacjom operatorskim. Bramka I 193 ma wejscie polaczone z telestrada multirejestru LIMR, wejscie polaczone z linia sterowania LCR, która mu przekazuje sygnal adresu AD 105 i wejs¬ cie polaczone z laczem znakowym pamieci LMP, która mu podaje wartosc elementu binarnego 21 instrukcji. Wyjscie kazdej pamieci stanu poprzedniego i za¬ stanego jest polaczone z wejsciem jednej bramki I 194, 195, 196, 197, 198, 199 przylaczonej do kazdej pamieci. Drugie wejscie kazdej bramki I jest po¬ laczone z linia sterowania LCR, a wyjscie kazdej bramki jest polaczone z telestrada multirejestru LIMR. Sygnalizacja odpowiadajaca abonentowi lub ob¬ wodowi przylaczonemu do kanalu czasowego ti multipleksu wejsciowego LRE0 lub LRE1 jednostki przylaczeniowej X, znajduje sie na linii testu LTx, przylaczonej do jednostki przylaczeniowej w kanale czasowym t/lH-1/. W ten sposób dla abonen¬ ta sygnalizacja obwodu abonenta wystepuje w t/i4-1/02 dla multipleksu wejsciowego LREO iw t/i+1/05 dla multipleksu wejsciowego LREI i dla obwodu w t/i+IK/02 i t/i+1/03 dla multipleksu ^wejs¬ ciowego LREO i w t/i+l/05 i t/i-l-2/01\ dla multi¬ pleksu wejsciowego LREI, dajac dwa bity sygnali¬ zacji dla obwodu przez multiplekser wejsciowy. Modul odbiornika sygnalizacji umozliwia podla¬ czenie 64 jednostek przylaczeniowych ponumerowa¬ nych od 0 do 63. Jednostki przylaczeniowe sa po¬ dzielone na cztery grupy, po szesc jednostek przy¬ laczeniowych tworzac grupe GRO dla jednostek przylaczeniowych oznaczonych od 0 do 15, grupe GR1 dla jednostek przylaczeniowych od 16 do 31, grupe GR2 dla jednostek przylaczeniowych ponu- 5 merowanych od 32 do 47 i grupe GR3 dla jednostek przylaczeniowych ponumerowanych od 48 do 63. Kazda linia testu LT obslugujaca jednostke przy¬ laczeniowa moze równiez byc zastosowana do prze¬ sylania sygnalizacji czterech stanowisk operator- 10 skich. Sygnalizacja odnoszaca sie do stanowisk ope¬ ratorskich zawiera 5 bitów. Pierwsze i ostatnie jednostki przylaczeniowe kazdej grupy, to znaczy jednostki o numerach 0, 15, 16, 31, 32, 47, 48, 63 sa zarezerwowane do odbioru sygnalizacji wieloczesto- 15 tliwosciowych i te sygnalizacje zawieraja równiez 5 bitów. Komparator 191 umozliwia wykorzystywa¬ nie linii testowych LTO do LT 63 i adresowanie czasowe pamieci stanu poprzedniego i stanu zasta¬ nego. Wyjscie bramki I 193 pozwala zaadresowac 20 przestrzennie pamiec stanu poprzedniego i stanu, zastanego. Pamieci stanu poprzedniego i stanu zastanego sa grupowane po dwie i spelniaja nastepujaca role: — Grupa pamieci stanu poprzedniego 186 i pa- 25 mieci stanu zastanego 190; kazda pamiec ma po¬ jemnosc 512 slów 5 bitowych, w kazdej pamieci 256 slów jest zarezerwowanych dla sygnalizacji wieloczestotliwosciowych i 256 slów jest zarezerwo¬ wanych dla sygnalizacji przychodzacych ze stano- 30 wisk operatorskich. — Grupa pamieci stanu poprzedniego 185 i pa¬ mieci stanu zastanego 189; kazda pamiec ma po¬ jemnosc 1024 slów 4 bitowych, ta grupa jest za¬ rezerwowana do sygnalizacji abonentów i obwodów 35 jednostek przylaczeniowych od 0 do 31. — Grupa pamieci stanu poprzedniego 184 i stanu zastanego 188; kazda pamiec ma pojemnosc* 11025 slów bitowych; grupa ta jest zarezerwowana do sygnalizacji abonentów i obwodów jednostek przy- 40 laczeniowych ponumerowanych od 32 do 63. Praca modulu odbiorników sygnalizacji jest na¬ stepujaca: kazda linia testu LT jednostki przyla¬ czeniowej majacej 32 kanaly czasowe, o czasie trwania 3,9 usek, linie testu w liczbie 64 daja 45 32X64 = 2048 kanaly do przeczytania, które steruja praktycznie 64X32X3,9 msek badz 8 msek. Aktualny stan kazdego kanalu jest czytany w rytm sterowania komparatora 191 i wynik odczytu, 50 to znaczy stan aktualny jest zapamietywany w pa¬ mieci stanu poprzedniego. Z drugiej strony stan aktualny sygnalizacji jest porównywany w kompa¬ ratorze stanu 187 ze stanem poprzednim, który tam dociera poprzez linie 200. Jesli ten stan poprzedni 55 jest identyczny ze staniem aktualnym to jest* on przesylany do pamieci stanu zastanego i 8 msek póznej operacja rozpoczyna sie ponownie. Dostep do tych danych, to znaczy odczytywanie stanu po¬ przedniego i stanu zastanego przez blok pamieci 50 rejestrów 19 jest wykonywany przy adresowaniu przestrzennym. To adresowanie jest wykonywane poprzez instrukcje programu instrukcji i zapis pa¬ mieci jest wykonywany przy adresowaniu czaso¬ wym przez komparator 191. Stany kanalów sa 65 gromadzone w pamieci i program ma mozliwosc25 w kazdej chwili przeprowadzenia konsultacji o stanie kanalu. Na rysunku 12 przedstawiono modul nadajników sygnalizacji 23 z fig. 3. Rola tego modulu jest wy¬ tworzenie i wyslanie zlecenia sterowania tonem i sygnalizacja do pola komutacyjnego. Modul ten zawiera dwie identyczne pamieci 210 i 211, adreso¬ wane przez logike adresowania 212 sterowana przez sygnaly zegara co 1 do co 8. Ta logika adresowania jest równiez polaczona z laczem znakowym pamieci LMP, przez które odbiera bity instrukcji umozli¬ wiajace adresowanie pamieci 210 i 211 w oparciu 0 lacze znakowe pamieci LMP. Wejscie kazdej pamieci jest polaczone z telestrada multirejestru -LIMR za posrednictwem bramek I 213 i 214. Kazda bramka I ma wejscia polaczone z laczem znako¬ wym pamieci LMP. Wejscie kazdej bramki jest polaczone z wejsciem odrebnym bramki LUB 215, której wejscie jest polaczone z jednej strony z wejsciem braimlki I 218 i z drugiej strony z wejs¬ ciem bramki I 217. Na inne wejscie bramki I 216 sa podawane sygnaly zegara to col, a na inne wejscie bramki I 217 sa podawane sygnaly zegara to col. Wyjscie bramki 1 216 jest [polaczone z rejestrem 218, który jest reje¬ strem równolegle/szeregowymi i którego wejscie jest polaczone z wejsciem logiki wyjscia 210. Wyjscie bramki I 217 jest polaczone z rejestrem 219, który jest rejestrem równoleglo/szeregowym i którego wyjscie jest polaczone z wejsciem logiki wyjscia 221. Logiki Wyjscia 220 i 221 maja wyjscia polaczo¬ ne z linia polaczeniowa MLX, która laczy sie z po¬ lem komutacyjnym 1 z fig. 1. Linia polaczeniowa MLX jest wieloprzewodowa i kazda logika wyjscia jest polaczona z polem komutacyjnym dwoma prze¬ wodami linii polaczeniowej. Pamieci 210 i 211 sa czytane i zapisywane alter¬ natywnie. Podczas gdy nastepuje zapisywanie w jednej pamieci, odczytuje sie z drugiej pamieci w celu przeslania do pola komutacyjnego, zapisywanie do pamieci trwa 1 msek .Kazda logika wyjscia moze transmitowac zlecenie to znaczy slowa 28- -bitowe. Wszystkie 125 (lusek sa osmioma zleceniami w 1 msek, a w konsekwencji 16 zlecen dla dwu logik wyjsciowych. Zastosowanie dwu rejestrów 218, 219 umozliwia wyslanie 16 zlecen podczas zapisywania w pamieci, poniewaz informacje innej pamieci, która jest czytana alternatywnie, kierowanymi do rejestrów 218 i 219. Zapisanie w rejestrach jest wykonywane podczas kanalu czasowego to kazdej 125 usek ramki, lecz w róznych chwilach w kazdym reje¬ strze. Licznik adresowania logiki adresowania 212 jest przesuwany o skok po kazdym przeczytaniu pa¬ mieci. Kazde slowo jest wymazywane z pamieci po przeczytaniu. Slowa wstawione do rejestrów sa wysylane do tej • samej ramki, z której sa one wyjete. Sa one wysylane od kanalu czasowego tl5, w chwili 05, a do kanalu czasowego t21 w chwili 03. Zlecenie jest wysylane jesli rejestr, w którym ono sie znajduje zawiera co najmniej 1 bit wskazany funkcja. W innym przypadku zawiesza sie w dzia- ianiu wyjscie zlecenia poprzez odpowiednia logike L9 257 26 wyjscia. Kontrola nieparzystosci jest wykonywana w logice wyjscia, na zawartosci zlecenia. W przypadku zlej nieparzystosci, nastepuje przy¬ wrócenie dobrej parzystosci przez odrzucenie 1 bitu 5 ze zlecenia w t21 02, gdy pamiec czytana zostaje odczytana. Role pamieci 210 i 211 zamieniaja sie. Istnieje mozliwosc kontroli dzialania, poprzez pro¬ gram testu, który z jednej strony umozliwia stero¬ wanie wyslaniem tonów przez modul nadajników io sygnalizacji w oparciu o slowo rejestru pamieci buforowych 20 lub 21 i z drugiej strony zadaniem od zespolu wspólpracy czytania slowa sterowania w polu komutacyjnym, Prawidlowe odczytanie slowa pozwala w ten 15 sposób zweryfikowac dobre dzialanie zespolu logiki sterowania 15, blok pamieci rejestrów 19, bloku pamieci buforowej 14 i modulu nadajników sygna¬ lizacji 23, jak równiez dobra transmisje zlecen na linii polaczeniowej MLX. 20 Na figurze 13 przedstawiono blok wejscia/wyjscia. Modul wejscia/wyjscia 24 z fig. 3 zawiera co naj¬ mniej jeden blok wejscia/wyjscia, tak jak pokazano na fig. 13. Modul wejscia/wyjscia zapewnia polacze¬ nie pomiedzy multirejestrem i zespolem wspól- 25 pracy. Kazdy blok wejscia/wyjscia ma wiec mozli¬ wosc czytania/pisania poprzez zespól wspólpracy i mozliwosc czytania/pisania poprzez multirejestr. Kazdy blok wejscia/wyjscia jest wiec polaczony z laczem wspólpracy LIE i telestrada multirejestra 30 LIMR. Blok wejscia/wyjscia jest w istocie zlozony z pa¬ mieci 230 o pojemnosci 256 slów 4-sektorowych 4-bitowych. Pamiec jest podzielona, ma przyklad na 32 obszary pamieci o 8 slowach, lecz ten podzial 35 jest wylacznie logiczny, kazdy obszar pamieci jest wyspecjalizowany. Sa obszary pamieci dla wejscia, to znaczy obszary które odbieraja informacje przez lacze wspólpracy LIE przeznaczone dla multireje¬ stru, sa obszary dla wyjscia, to znaczy obszary 40 które odbieraja informacje poprzez telestrade mul¬ tirejestru LIMR przeznaczone dla zespolu wspól¬ pracy, sa obszary pamieci zarezerwowane dla zadan obserwacyjnych, obszary pamieci zarezerwowane do obliczen, sa obszary pamieci zarezerwowane dja 45 zlecen danego typu, takim jest zlecenie wejscia zespolu wspólpracy jednostek sterowania 4 i 5 na linie wspólpracy ELM, zlecenie wyjscia organu kontroli 7 i zespolu wspólpracy na linie kontroli LC, zlecenie wejscia jednostek przylaczeniowych 50 i zespolu wspólpracy na linie cechowania LU. Bramka LUB 231 ma wejscie polaczone z tele¬ strada multirejestru LIMR i laczem wymiany LIE. Wyjscie bramki LUB 231 jest polaczone z wejsciem kazdej z bramek I 232, 233, 234, 235. Wyjscie kazdej 55 bramki I jest polaczone z róznymi wejsciami pa¬ mieci 230, kazda bramika umozliwia zapisanie w jednym sektorze 4-bitowym sektora kazdego z 256 slów pamieci. Pamiec 230 ma cztery wejscia, jedno na sektor, które sa odpowiednio polaczone z jednej M strony z wejsciem bramek I 236, 237, 238, 239, któ¬ rych wejscia sa polaczone z laczem wymiany LIE i z drugie] strony z wejsciem bramek I 240, 241, 242, 243, których wejscia sa polaczone z telestrada multirejestru LIMR. 65 Inne wejscie bramek I 240, 241, 242, 243 jest u119 257 27 23 polaczone z wyjsciem obwodu dekodera 166 gene¬ rujacego rozkaz ATE, jak na fig. 9. Pamiec 230 jest adresowana badz przez multireje- str, badz przez zespól wspólpracy. Dla multirejestru adresowanie jest tworzone badz przez telestrade multirejestru LIMR, badz przez rejestr adresowania 244, badz bezposrednio przez lacze znakowe pamieci LMP. Dla zespolu wspólpracy adresowanie jest wykonywane jedynie przez lacze wspólpracy LIE. Rejestr adresowania 244 ma wejscie polaczone z wyjsciem bramki I 245, której wejscie jest polaczo¬ ne z wyjsciem ukladu dekodowania 166 wyzwalaja¬ cym rozkaz ATE i inne wejscie tej bramki jest polaczone z wejsciem bramki LUB 231. Wejscie rejestru adresowania 244 jest polaczone z wejsciem bramki I 249. Rejestr adresowania 246, który jest przeznaczony do adresowania przez zespól wspól¬ pracy ma wejscie polaczone z wyjsciem bramki I 247, której wejscie jest polaczone z wyjsciem bram¬ ki LUB 231 i której inne wejscie jest polaczone z linia sterowania LCE zespolu wspólpracy jak na fig. 14 i 17. Wyjscie rejestru adresowania 246 jest polaczone z wejsciem bramki I 248. Inna bramka I 256 ma wejscie polaczone z la¬ czem znakowym pamieci LMP, które wysyla bity 21 do 28 slów instrukcji. Inne wejscie bramki I 248 odbiera sygnal zegara (21, a na inne wejscie bramek I 249, 250 podawany jest sygnal zegara fil. Sygnal fil jest sygnalem komplementarnym do sygnalu zegara fil. Wyjscie kazdej z bramek I 248, 249, 256 jest odpowiednio polaczone z wejsciem bramki LUB 252, której wejscie jest polaczone z obwodem adresowania 253 pamieci 236 poprzez linie 254, która przekazuje bity 9 do 16 z telestrady multirejestru LIMR i lacza wspólpracy LIE, lub bity 21 do 28 z lacza znakowego pamieci LMR. Wyjscie bramki LUB 252 jest równiez polaczone z wejsciem bramki I 256 poprzez linie 255, która wysyla bity 1 do 8 z telestrady multirejestru LIMR i' lacza wspólpracy LIE. Bramka I 256 ma dwa inne wejscia polaczone odpowiednio z laczem adre¬ sowania LAE i linia sterowania LCE zespolów wspólpracy, które definiuja adresy obszarów do czytania w pamieci 230, wyjscie bramki I 256 jest polaczone z wejsciem bramek I 236, 237, 238, 239 i bramka 256 wysyla wedlug informacji odbiera¬ nych przez linie 255, sygnal do jednej lub wielu bramek I 237, 238, 239. Wejscie bramki LUB 258 jest polaczone z wyjs¬ ciem bramki I 257, której wejscie jest polaczone z wyjsciem obwodu dekodowania 166, wyzwalaja¬ cym rozkaz ATE i inne wejscia bramki I 257 jest polaczone z laczem znakowym pamieci LMP i bramka LUB 258 odbiera bit 32 instrukcji rozkazu ATE. Inne wejscie bramki I 258 jest polaczone z laczem adresowania LAE zespolu wspólpracy. Wyjscie W bramki LUB 2*8 Jest polaczone z wejs¬ ciem bramek I 232, 233, 234, 235. Bramki te umozli¬ wiaja zapisanie w pamieci 230 informacji przycho¬ dzacych badz z telestrady multirejestru LIMR, badz z lacza wspólpracy LIE. Obecnie beda opasane stosowane makroinstrukcje. Na fig. 8a, 8b, 8c przedstawiono formaty tych ma¬ kroinstrukcji, które zawieraja, po 48 elementów binarnych kazda. Makroinstrukcje wykorzystuja 10 zapis symboliczny, rozkazy które definiuja funkcje sa podane przez bity 1 do 8. 1) EMO — rozkaz ten umozliwia zapisanie w pa¬ mieci buforowej parametru P 8 lub 16-bitowego. Adres Ad slowa w pamieci buforowej i wartosc parametru sa podane przez makroinstrukcje. Para¬ metr ma wartosc 8 lub 16 bitów i jest zapisanjr w kompletnym (,lj6-bitowym) slowie pamieci bufo¬ rowej, lub w jednym oktecie slowa (osiem bitów). Skok fazy SPH 12-bitowy, umozliwia zapisanie skoku fazy od zero do +2047, który dodany do aktualnej fazy daje nastepna faze programu. 2) EMAS — rozkaz ten umozliwia zapisanie w 15 pamieci buforowej w jednym sektorze 4-bitowym slowa, parametru P li, 2, 3 lub 4-bitowego. Adres Ad slowa w pamieci buforowej i sektorze slowa jest zakodowany w makroinstrukcji. Wartosc para¬ metru „P" jest dana czteroma bitami; i maska M ^ o 4 identycznych bitach, które maja wartosc „1" jesli trzeba zapisac wartosc odpowiadajaca para¬ metrowi; i wartosc „0" gdy wartosc odpowiadajaca parametrowi nie musi byc zapisana. Skok fazyr SPH, 16-bitowy pozwala zapisac skok fazy zawarty 25 pomiedzy 0 i +32000, który dodany do aktualnej fazy daje nastepna faze programu. 3), EMASI — rozkaz ten jest identyczny z rozka¬ zem EMAS, z wyjatkiem adresowania. Chodzi tutaj o adresowanie bezposrednie, adres w pamieci bufo- 3* rowej jest dany przez slowo pamieci buforowej, którego adres Ad jest podany w makroinstrukcji. 4) TEDEUM — rozkaz ten umozliwia dwie ope¬ racje kolejno: czytanie i zapisanie w pamieci bufo¬ rowej. Wystepuje wiec najpierw czytanie, z pamieci 35 buforowej jednego pierwszego slowa, którego adres jest dany pierwszym adresem poczatkowym 1° Ad.So makroinstrukcji i zapisanie informacji od¬ czytanej w slowie pamieci buforowej, którego adres jest dany przez pierwszy adres przeznaczenia, 1° 40 Ad.D. Druga podobna operacja jest wykonywana z drugim adresem poczatkowym 2° Ad.So i drugim adresem przeznaczenia, 2° Ad.D. Skok fazy SPH jest zawarty pomiedzy 0+7. 5) TFT — rozkaz ten umozliwia odczytanie z 45 pamieci buforowej slowa, którego adres jest dany przez adres poczatkowy Ad.So. Odczytana infor¬ macja jest ponownie wpisana do pamieci buforowej w slowo, którego adres jest dany prze*z adres przeznaczenia Ad.D. Wartosc kodu „C" identyfikuje 50 przypadek slowa kompletnego jak i oktetu, lub sektora slowa. Skok fazy, SPH jest zawarty po¬ miedzy 0 i ±32000. 6) BRAN — rozkaz ten umozliwia bezwarunkowy skok PH w dowolne miejsce programu; dozwolony skok Jest zawarty pomiedzy 0 i 32000. PH jest numerem fazy skoku. 7) SAU — rozkaz ten jest skokiem bezwarunko¬ wym fazy SPH. On umozliwia dodanie do aktualnej 00 fazy skoku fazy zawartego pomiedzy 0 i ±32000 w celu przeniesienia dzialania programu w okres¬ lona faze. 8) REPO — rozkaz ten jest makroinstrukcja oczekiwania programu. Skok fazy jest zerowy 65 i program czeka. 55119 257 29 9) EFF — rozkaz ten jest ostatnim rozkazem slowa rejestru. Umozliwia on wymazanie slowa rejestru, które przybylo w celu rozwiniecia pro¬ gramu. 10)sPRISE — rozkaz ten inicjuje slowa rejestru. Ta inicjacja moze byc wykonywana na rejestrze szybkim dla rozwiniecia programu w celu opraco¬ wania polaczenia, lub na rejestrze wolnym dla funkcji taryfikacji. Jednakze inicjacja ta ma miejs¬ ce tylko pod pewnymi warunkami. Dla pobrania rejestru wolnego wystarczy aby przerzutnik 118, z fig. 6b, byl w stanie „1"; nastapi wtedy pobranie pierwszego nie zajetego rejestru wolnego z pamieci buforowej, który bedzie uzyty do taryfikacji polaczenia. Dla pobrania rejestru szybkiego wymagane jest najpierw aby przerzutnik 118 byl w stanie „0" i pobranie nastapi pod nastepujacymi warunkami: a) gdy numer opracowywanego rejestru (numer podany przez komparator rejestrów 4£ z fig. 6 b) nie jest ani pierwszym ani ostatnim numerem maksymalnego rejestru, poniewaz kazdy z tych rejestrów ma role dobrze zdefiniowana tzn. pierw¬ szy rejestr wykorzystuje sie do obserwacji ramki jak np. liczby nowych wywolan przychodzacych z multirejestru podczas danego czasu, a ostatni rejestr umozliwia obróbke bledów i przeslanie ich do modulu wejscia/wyjscia 24, z fig. 3, b) gdy numer rejestrów szybkich bedzie wyzszy od podanego w makroinstrukcji badz przez Enr. Rap. MR1 dla multirejestru 10, badz przez Enr. Rap. MR2 dla multirejestru 11, z fig. 2. Jesli nastapi pobranie rejestru szybkiego to dal¬ sze dzialanie programu umozliwia analize funkcji wywolujacej pobranie (nowe zgloszenie, rozlaczenie, nowe zgloszenie przekazania zgloszenia); odgalezie¬ nie programu jest zatem funkcja tej analizy. 11) OBTRA — rozkaz ten umozliwia wykonanie przesuniecia na wartosci ustawionej w slowo mo¬ dulu wejscia/wyjscia o adresie Ad. Ta Obs. który jest podany przez makroinstrukcje. Jest. mozliwe na przyklad przesuniecie pamieci, gdzie beda umiejscowione wszystkie nowe zgloszenia. Ta pa¬ miec zawiera po uplywie okreslonego czasu, wszyst¬ kie nowe zgloszenia przychodzace z multirejestru. Skok fazy SPH dany jest przez makroinstrukcje i jest zawarty pomiedzy 0 i ±127. Zawiera wartosc niezbedna do dodania do fazy aktualnej programu dla otrzymania nastepnej fazy. 12) CONSIL-1 — rozkaz ten umozliwia wykona¬ nie podwójnego testu. Nastepuje w pierwszej kolej¬ nosci czytania wartosci sygnalizacji adresu, Ad Sign, danego przez makroinstrukcje i porównanie go z parametrem P, którego wartosc jest równiez dana przez makroinstrukcje. Jesli porównanie jest negatywne, to skok fazy jest dany przez SPH1. Jesli porównanie jest pozytywne to nastepuje drugi test na temporyzacji, którego adres Ad Te jest podany przez makroinstrukcje z parametrem opóznienia PTe, równiez podanym przez makro¬ instrukcje. Jesli porównanie jest pozytywne to skok fazy wynosi +.1\; jesli porównanie jest negatywne to skok fazy jest dany przez SPH2. Skokom fazy odpowiadaja nastepujace wartosci: 15 30 SPH2:doO do ±127 SPH1: od 0 do ±7 13) CONSIL2 — rozkaz ten jest identyczny z roz¬ kazem CONSIL1 z wyjatkiem adresu temporyzacji. 14) CONFES — rozkaz ten jest identyczny z po¬ przednimi, lecz parametr przesuniecia PTe jest dany za pomoca 4 bitów. 15) ATTES — rozkaz ten umozliwia stwierdzenie czy czas oczekiwania na sygnalizacje jest zgodny z parametrem. Sygnalizacja jest czytana w module odbiorników sygnalizacji 22, z fig. 3, z adresem Ad. Sign. danym przez makroinstrukcje. Czas ocze¬ kiwania jest porównywany z parametrem P za¬ wartym w makroinstrukcji. Jesli czas oczekiwania jest dobry, to nastepuje skok fazy SPH2. Jesli czas oczekiwania jest zly, nastepuje porów¬ nanie adresu przesuniecia Ad. Te, podanego przez makroinstrukcje z parametrem przesuniecia PTe. Jesli wynik porównania jest pozytywny, to na¬ stepuje skok fazy +1; w innym przypadku skok fazy jest SPH1. Skokom fazy odpowiadaja naste¬ pujace wartosci; SPH2:od 0 do ±127, SPH1: od 0 do ±7. 15) RMF — chodzi tutaj o rozkaz testowania sygnalizacji wieloczestotliwosciowej odbieranej przez modul odbiorników sygnalizacji. Wartosc sy¬ gnalizacji jest czytana, a adresie Ad.' Sign podanym przez makroinstrukcje. Wartosc ta jest porówny¬ wana z parametrem kodu C, zawartym w makro¬ instrukcji. Sa trzy mozliwe kody: 0001 numerowa¬ nia, 0010 sygnalizacji, 0100 czestotliwosci kontroli. W dwu pierwszych przypadkach wartosc sygnali¬ zacji jest zapisywana w pamieci z adresem ozna¬ czonym Ad. Ins danym przez makroinstrukcje. W trzecim przypadku nastepuje jedynie rozpoznanie czestotliwosci kontroli. Dla tych trzech przypadków skok fazy wynosi SPH1. W przypadku nie rozpo¬ znania kodu, skok fazy wynosi SPH2. Skokom fazy odpowiadaja nastepujace wartosci: SPH2 : od 0 do ±127, SPH1 : od 0 do ±7. 23 30 35 40 45 17) RSi — rozkaz ten umozliwia testowanie syg¬ nalizacji abonenta lub obwodu, odbieranej poprzez mpulsy. Adres odbieranej sygnalizacji Ad. Sign jest podany przez makroinstrukcje. Wartosc tej 50 sygnalizacji jest porównywana z parametrem P podanym przez makroinstrukcje. Jesli wynik porównania jest pozytywny, to skok fazy wynosi SPH2, a jesli negatywny to skok fazy wynosi SPH1. Skokom fazy odpowiadaja nastepu- 55 jace wartosci: SPH2 : od 0 do ±127, SPH1 : od 0 do ±127. 18) SiPO — rozkaz ten umozliwia odczytanie z 60 adresem stacji operatorskiej Ad. Po podanym przez makroinstrukcje^ sygnalizacji odbieranej ze stacji operatorskiej. Sygnalizacja ta jest analizowana i program jest wykonywany z róznymi skokami fazy SPH1, SPH2, SPH3, SPH4, SPH5, wedlug war- 45 tosci sygnalizacji. W przypadku nie odebrania syg-119 257 31 32 nalizacji, skok fazy jest SPH2, którego wartosc jest zawarta pomiedzy zero i ±1*27. 19) TONAL — rozkaz ten umozliwia wyslanie tonu w kierunku abonenta lub obwodu. Makro¬ instrukcja podaje adres Ad. funkcje F, ton Ton i skok fazy SPH. Rozkazy wyslania tonu zajmuja pamiec o trzech slowach w module nadajników sygnalizacji 23, z fig. 3, który zawiera 16 pamieci. Jesli wszystkie pamieci sa zapelnione, rozkaz jest reprezentowany w nastepnym cyklu, obróbka odpo¬ wiedniego rejestru. Skok fazy SPH jest zawarty pomiedzy 0 i ±32000. 20) TOTSi — rozkaz ten jest identyczny z roz¬ kazem TONAL, lecz poprzedzony jest testem wy¬ konywanym na module odbiorników sygnalizacji 22, ze wskazaniem parametru testu PT. Jesli test jest negatywny, to skok fazy wynosi SPH2, zawarty pomiedzy 0 i ±127, nie wysyla sie tam tonu. Jesli test jest pozytywny ton — „Ton" jest wysylany i skok fazy SPH1 jest ±1. 21) TETON — rozkaz ten jest identyczny z po¬ przednim, lecz wyslanie tonu Ton jest uwarunko¬ wane przez test na zawartosci slowa w pamieci fuforowej, którego adres jest Ad. M. Zawartosc ta jest porównywana z parametrem P. Jesli test jest negatywny to nastepuje skok fazy SPH2, zawarty pomiedzy 0 i ±7 i nie jest wyslany ton. W przeciwnym przypadku ton jest wysylany i skok fazy przyjmuje wartosc +1. 22) TORAZ — rozkaz ten umozliwia wyslanie tonu identycznie jak w rozkadzie 19 TONAL i zero¬ wanie jednej lub kilku temporyzacji. Te tempory- zacje podane sa przez kod temporyzacji CTe, ma¬ kroinstrukcji. Przy koncu temporyzacji wystepuje skok fazy SPH zawarty pomiedzy 0 i ±2047. 23) TOTEM — rozkaz ten umozliwia wyslanie tonu jak bylo zdefiniowane przez rozkaz TONAL, lecz wyslanie to jest uwarunkowane przez test na slowie temporyzacji zawartym w pamieci buforo¬ wej. Adres temporyzacji AdTe, makroinstrukcji podaje adres slowa temporyzacji do przeczytania w pamieci buforowej; zawartosc tego slowa tem¬ poryzacji jest porównywana z parametrem tempo¬ ryzacji PTe. Jesli zawartosc slowa temporyzacji jest wyzsza od parametru temporyzacji, to temporyzacja jest przekroczona i wystepuje skok fazy SPH2. W prze¬ ciwnym przypadku wysylany jest ton i wystepuje skok fazy +li. Skok fazy SPH2 jest zawarty po¬ miedzy 0 i ±7. 24) TERNUC — rozkaz ten wykazuje nastepujace dwa testy: czyta sektor pamieci buforowej o adre¬ sie Ad Sec podanym przez makroinstrukcje. War¬ tosc maski M, daje 1 bit na 4 w testerze. Jeslii test jest negatywny, to nastepuje skok fazy SPH2. Jesli test jest pozytywny, to nastepuje drugi test na zawartosci rejestru numerowania klawiatury o adresie Ad RNC, który jest podany przez makro¬ instrukcje, aby zweryfikowac czy to zawartosc jest zerowa. Jesli ten drugi test jest pozytywny, to znaczy jesli rejestr numeracji klawiatury jest zero¬ wy, to nastepuje skok fazy SPH1. W przeciwnym przypadku skok fazy jest zero. Wartosci skoków fazy SPH1 i SPH2 sa zawarte od 0 do ±127. 25) COSPA ,— rozkaz ten umozliwia porównanie zawartosci sektora pamieci buforowej o adresie 5 Ad Sec podanym przez makroinstrukcje z dwoma parametrami PI, P2, których wartosci sa równiez podane przez makroinstrukcje. Jesli zawartosc sektora jest równa PI, to naste¬ puje skok fazy SPH1. W przeciwnym przypadku 10 zawartosc ta jest porównywana z drugim para- mentrem P2. W przypadku równosci nastepuje skok fazy SPH2, a w przeciwnym przypadku skok fazy SPH3. Skoki fazy SPH2 i SPH3 sa zawarte pomiedzy lg 0 i ±127. Skok fazy SPH1 jest zawarty pomiedzy 0 i ±7. 26) ANAS — rozkaz ten umozliwia porównanie sukcesywne jednego parametru z zawartoscia sek¬ tora pamieci buforowej o adresie Ad Sec podanym 20 przez makroinstrukcje. Zawartosc sektora jest naj¬ pierw porównywana z PI. Jesli sa równe, to skok fazy wynosi +1, w prze¬ ciwnym przypadku nastepuje porównanie z P2. Jesli wystepuje równosc, to skok fazy jest +2. 25 W przeciwnym przypadku nastepuje porównanie z P3 i jesli jest równosc, to skok fazy jest +3. W przeciwnym przypadku nastepuje porównanie ^ z P4 i jesli jest równosc, to skok fazy jest +4. W przeciwnym przypadku skok fazy jest SPH5, J0 który jest okreslony przez makroinstrukcje i jego wartosc zawiera sie pomiedzy 0 i ±2047. 27) ASMA — rozkaz ten jest identyczny z po¬ przednim ANAS, lecz w miejsce porównania sektora z 4 parametrami, porównuje sie kolejno sektor z 4 maskami Ml, M2, M3, M4. Porównuje sie wiec obecnosc bitu w „1" w sektorze, obecnosc ta jest podana poprzez wartosc masek zawartych w (ma¬ kroinstrukcji. Skoki fazy sa identyczne do tych z ANAS. 40 28) RAZ — rozkaz ten polega na zerowaniu w pamieci buforowej, jednego lub kilku slów lub 2, 4, 6 bitów slowa pamieci buforowej. Rozkaz ten rozpoczyna sie testem zdefiniowanym w oparciu o zawartosc makroinstrukcji adresów lub bitów 45 sprowadzanych do zera. Wszystkie niezbedne infor¬ macje sa zawarte w makroinstrukcji. Kod C, wska¬ zuje wedlug swojej wartosci, czy ma byc zerowane: slowo, oktet, sektor, bit. RAZI dotyczy zerowania 4 slów, lub 4 oktetów, lub 4 sektorów których 54 adresy sa odpowiednio: l°Ad, 2°Ad, 3°Ad, 4°Ad. RAZ2 dotyczy zerowania dwukrotnego li, 2 lub 3 bitu, a Ml, M2 sa maskami. Adresy zerowania sa dane przez l°Ad i 2°Ad. 29) TUTUS — rozkaz ten umozliwia wykonanie 55 pierwszego testu na jednym bicie pamieci buforo¬ wej, nastepnie ewentualnie drugiego testu badz na jednym bicie badz sektorze wedlug podanej zawar¬ tosci w kodzie C makroinstrukcji. Pierwszy test, który dotyczy bitu o adresie Adl podanym przez «o makroinstrukcje, jest wykonywany przez porówna¬ nie z zawartoscia dana przez maske M, jesli drugi test dotyczy bitu, to adres jego jest podany przez makroinstrukcje w Ad 1/4, test ten jest wykony¬ wany poprzez porównanie z wartoscia dana przez 65 maske Ml. 35119 257 33 34 Jesli dwa testy sa pozytywne, to skok fazy jest + 1, jesli pierwszy test jest negatywny to skok fazy jest SPH3; jesli drugi test jest negatywny to skok fazy jest SPH2. Jesii drugi test dotyczy sektora 4-bitowego, to 5 adres tego sektora jest podany przez makroinstruk¬ cje w Ad 1/4 i test wykonuje sie przez porównanie z parametrem P4. Skoki fazy sa takie same jak poprzednio. Skokom fazy odpowiadaja nastepujace wartosci: 10 SPH2 : od 0 do ±7 SPH3 : od 0 do ±7. 30) TESTUS — rozkaz ten umozliwia wykonywa¬ nie pierwszego testu na sektorze pamieci buforo¬ wej i nastepnieN ewentualnie drugiego testu badz 15 na innym sektorze badz na jednym bicie wedlug wskazan .zawartych w kodzie C 'makroinstrukcji. Pierwszy test, który dotyczy sektora, którego adres Ad4 jest dany przez makroinstrukcje, jest wykony¬ wany przez porównywanie z wartoscia parame- 20 tru P. Jesli drugi test dotyczy innego sektora, to adres tego sektora jest dany przez makroinstrukcje w Ad 1/4 i test ten jest wykonywany przez porówna¬ nie z wartoscia dana przez parametrP4. 25 Jesli dwa testy sa pozytywne to skok fazy jest + 1. Jesli pierwszy test jest negatywny, to skok fazy jest SPH3, jesli drugi test jest negatywny, to skok fazy t jestSPH2. so Jesli drugi test dotyczy jednego bitu, to adres tego bitu jest dany przez makroinstrukcje w Ad 1/4 i test ten wykonuje sie przez porównanie z wartoscia dana przez maske Ml. Skoki fazy sa takie same jak poprzednio. Skokom fazy odpowia- 35 daja nastepujace wartosci: SPH2 : od 0 do ±7 SPH3 : od 0 do ±7. 31) CHIPO — rozkaz ten umozliwia odbiór szyfru stacji operatorskiej. Adres odbieranego szyfru jest dany w Ad przez makroinstrukcje. Szyfr ten jest wstawiany w slowo pamieci buforowej o adresie Ad CH danym przez makroinstrukcje i skok fazy, SPHl jest zawarty pomiedzy 0 i ±127. W przypadku nie odbierania szyfru, skok fazy, SPH2 jest za¬ warty pomiedzy 0 i ±2047. 32) TES — rozkaz ten umozliwia wykonanie testu pomiedzy zawartoscia sektora pamieci buforowej o adresie Ad Sec danym przez makroinstrukcje i wartoscia dana przez maske M. Jesli test ten jest pozytywny, to skok fazy jest SPHl. W przeciwnym przypadku skok fazy jest SPH2. Skokom fazy odpo¬ wiadaja nastepujace wartosci: SPHl: od 0 do ±2047, SPH2 : od 0 do ±2047. 55 33) ANS — rozkaz ten umozliwia analize zawar¬ tosci sektora pamieci buforowej o adresie Ad Sec danym przez makroinstrukcje, przez porównanie z parametrem P. Jesli analiza jest dobra, to skok M iazy jest SPHl. W przeciwnym przypadku skok fazy jest SPH2. Skokom fazy odpowiadaja naste¬ pujace wartosci: SPHl: od 0 do ±2047 SPH2 : od 0 do ±2047. 65 40 45 M 34) COMPS — rozkaz ten umozliwia porównanie zawartosci sektora pamieci buforowej o adresie Ad Sec danym przez makroinstrukcje z para¬ metrem P. Jesli zawartosc jest wyzsza od parametru, to skok fazy jest SPH2. Jesli zawartosc jest równa parametrowi, to skok fazy jest SPH2. Jesli zawartosc jest mniejsza od parametru, to skok fazy jest SPHl. Wartosci skoków fazy SPHl, SPH2, SPH3 sa zawarte pomiedzy 0 i ±127. 35) OMP — rozkaz ten umozliwia realizacje operacji logicznych, lub arytmetycznych na slowie pamieci buforowej o adresie Ad M danym przez makroinstrukcje, i parametrze P. Typ operacji jest zakodowany w COP makroinstrukcji, kod ten jest przeslany do obwodu logiki 160 sterujacej licznik 154 z fig. 9. Skok fazy SPH jest zawarty pomiedzy 0 i ±7. 36) OMM — rozkaz ten umozliwia realizacje ope¬ racji logicznych, lub arytmetycznych, pomiedzy dwoma slowami pamieci buforowej. Adresy slów sa podane przez Ad Ml i Ad M2, a typ operacji przez COP. Skoki fazy moga byc rózne, zaleznie od wyniku operacji. Skoki fazy SPHl, SPH2, SPH3 sa zawarte pomiedzy 0 i ±7. Skok fazy SPH jest zawarty pomiedzy 0 i ±2047. 37) OMO — rozkaz teri umozliwia realizacje ope¬ racji logicznych lub arytmetycznych, pomiedzy za¬ wartoscia slowa i zawartoscia oktetu pamieci bufo¬ rowej. Adres slowa jest dany przez Ad M i oktetu przez Ad O. Skoki fazy SPtll, SPH2, SPH3 rózne zalezne od wyniku operacji sa zawarte pomiedzy 0 i ±7. Skok fazy SPH jest zawarty pomiedzy 0 i ±2047. 38) OMS — rozkaz ten umozliwia wykonanie operacji logicznych lub arytmetycznych, pomiedzy zawartoscia slowa i zawartoscia sektora slowa pa¬ mieci buforowej. Adres slowa jest dany przez Ad M, a sektora przez Ad Sec. Skoki fazy SPHl, SPH2, SPH3 rózne, zalezne od wyniku operacji sa zawarte pomiedzy 0 i ±7; SPH jest zawarty po¬ miedzy 0 i ±2047. 39) OMSI — rozkaz ten jest identyczny z po¬ przednim OMS, lecz adresowanie sektora Ad Sec I jesj; posrednie. 40) OPAO — rozkaz ten umozliwia wykonywanie operacji logicznych lub arytmetycznych pomiedzy oktetem o adresie Ad O i parametrem P. Typ ope¬ racji jest dany przez COP. Skoki fazy SPHl, SPH2, SPH3, rózne, zalezne od wyniku operacji sa zawarte pomiedzy 0 i ±7. SPH jest zawarty po¬ miedzy 0 i ±2047. 41) OPOCO — rozkaz ten umozliwia wykonanie operacji logicznych lub arytmetycznych pomiedzy zawartoscia dwu oktetów o adresach Ad 01 i Ad 02. Typ operacji jest dany) przez COP. Skoki fazy SPHl SPH2, SPH3, rózne zalezne od wyniku operacji sa zawarte pomiedzy 0 i ±7. SPH jest zawarty po¬ miedzy 0 i ±2047. 42) OSO — rozkaz ten umozliwia wykonanie ope¬ racji logicznych lub arytmetycznych pomiedzy za¬ wartoscia oktetu slowa i zawartoscia sektora slowa119 257 35 36 pamieci buforowej o adresach Ad O i Ad Sec. Typ operacji jest dany przez kod operacji COP. Skoki fazy SPH1, SPH2, SPH3 rózne, zalezne od wyniku operacji, sa zawarte pomiedzy 0 i ±7. SPH jest zawarty pomiedzy 0 i ±2047. 43) OSPA — rozkaz ten umozliwia wykonanie operacji logicznych lub arytmetycznych pomiedzy zawartoscia sektora slowa pamieci buforowej o adresie Ad Sec i parametrem P. Typ operacji jest dany przez COP. Skoki fazy SPHl, SPIt2, SPH3, SPH4 rózne, zalezne od wyniku operacji, sa za¬ warte pomiedzy 0 i ±7. SPH5 jest zawarty pomie¬ dzy 0 i ±127. SPH jest zawarty pomiedzy 0 i ±2047. 44) OSS — rozkaz ten umozliwia wykonanie ope¬ racji logicznych lub arytmetycznych pomiedzy za¬ wartoscia dwóch sektorów slów pamieci buforowej. Ich adresy sa dane przez Ad Sec 1 i Ad Sec 2. Typ operacji jest dany przez COP. Skoki fazy SPHl, SPH2, SPH3, SPH4 rózne, zalezne od wy¬ niku operacji, sa zawarte pomiedzy 0 i ±7. SPH5 jest zawarty pomiedzy 0 i ±2047. 46) OSSI — rozkaz ten umozliwia wykonanie operacji logicznych, lufo arytmetycznych pomiedzy zawartoscia sektora slowa pamieci buforowej o adresie Ad Sec i innym sektorem slowa pamieci buforowej którego adres posredni jest Ad Sec I. Typ operacji dany jest przez COP. Skoki fazy SPHl, SPH2, SPH3, SPH4 rózne, zalezne od wy¬ niku operacji, sa zawarte pomiedzy 0 i ±7. SPH5 jest zawarty pomiedzy 0 i ±127. SPH jest zawarty pomiedzy 0 i ±2047. 46) OSIP — rozkaz ten umozliwia wykonanie operacji logicznych lub arytmetycznych pomiedzy zawartoscia sektora slowa pamieci buforowej o adresie posrednim Ad Sec I i parametrem P. Typ operacji jest dany przez COP. Skoki fazy SPHl, SPH2, SPH3, SPH4 rózne, zalezne od wyniku ope¬ racji, sa zawarte pomiedzy 0 i ±7. SPH5 jest za¬ warty pomiedzy 0 i ±127. SPH jest zawarty po¬ miedzy 0 i ±2047. 47) OSIS — rozkaz ten umozliwia wykonanie operacji logicznych lub arytmetycznych pomiedzy zawartoscia sektora slowa pamieci buforowej o adresie posrednim Ad Sec I i innym sektorem slowa którego adres jest Ad Sec. Typ operacji jest dany przez COP. Skoki fazy SPHl, SPH2, SPH3, SPH4 rózne, zalezne od wyniku operacji, sa za¬ warte pomiedzy 0 i ±7. SPH5 jest zawarty pomie¬ dzy 0 i ±127. SPH jest zawarty pomiedzy 0 i ±2047. Wszystkie rozkazy Od rozkazu 35 OMP az do rozkazu 47 OSIS umozliwiaja wykonanie nastepu¬ jacych operacji logicznych lub arytmetycznych te¬ stu, analizy, porównania, dodawania, odejmowania, .alternatywy (funkcja logiczna LUB), koniunkcji {funkcja logiczna I). Typ operacji COP jest kodo¬ wany na 8 bitach od 17 do 24 makroinstrukcji, bity od 17 do 20 podaja kod sieci przesuniecia 153. Bit 23 definiuje operacje (logiczna lub arytmetyczna), bit 21 wykazuje czy potrzebne lest narzucenie „1" na zajmowane wejscie licznika 154 logiki sterowa¬ nia 17. Bit 22 rozstrzyga" o waznosci wyjsc „zacho¬ wania" i „równosc" obwodu obliczen 154, który definiuje wynik porównania wiekszy, równy lub mniejszy. Bit 24 daje narzucony skok fazy, gdy 20 jest rózna od skoków fazy SPHl, SPH, SPH2, SPH3. 48) ASPRO — rozkaz ten umozliwia zainicjowa¬ nie podprogramu. Umozliwia on w oparciu o kod 5 C, zawarty w makroinstrukcji obliczyc faze powro¬ tu i zapisac ja w drugim slowie pamieci buforowej __ przed wzieciem jej pod uwage a takze zapisac w pierwszym slowie pamieci buforowej faze wyjscia z podprogramu PH-DEP-SP. — dane przez makro- 10 instrukcje. Na koncu makroinstrukcji nastepuje zerowanie temporyzacji kontroli, którego adres w pamieci buforowej jest dany przez Ad Te. 49) RETAN — rozkaz ten umozliwia powrót z podprogramu w celu rozpoczecia opracowywania bledu. Umozliwia-on zapisanie w pamieci buforo¬ wej o adresie danym przez Ad Ins parametru, którego wartosc jest dana przez makroinstrukcje w PIns, nastepnie odjac „1" od fazy powrotu i za¬ pisac w drugim lub trzecim slowie pamieci bufo¬ rowej, wedlug kodu C. 50) ASPEC — rozkaz ten umozliwia zainicjowanie dzialania podprogramu wspólpracy w oparciu o 25 dane zawarte w makroinstrukcji. Dane dotyczace obróbki, typ i funkcja sa podane przez F w makro¬ instrukcji, która podaje równiez adres Ad TE obszaru pamieci buforowej wejscia/wyjscia 24 mul- tirejestru i faze wyjscia z podprogramu wspólpracy 30 PH-DEB-SPE. Rozkaz zeruje równiez slowo tem¬ poryzacji pamieci buforowej wykorzystywanej do wspólpracy. Nastepuje równiez uporzadkowanie fazy powrotu z podprogramu wspólpracy (faza po¬ wrotu równa sie fazie aktualnej +2), w której 35 powróci podprogram przy koncu wspólpracy. 51) MEC — rozkaz ten umozliwia przeslanie krót¬ kiego zlecenia od multirejestru do modulu wejs¬ cia/wyjscia. Rozkaz rozpoczyna sie testem na 0 slowie obszaru pamieci modulu wejscia/wyjscia. 40 Jesli slowo jest zajete to pozostaje w oczekiwa¬ niu, nie ma wiec skoku fazy, dopóki czas nie prze¬ kroczy wartosci temporyzacji PTe danej instrukcja. Jesli slowo jest wolne, to rozkaz jest przesylany w nastepujacy sposób: 45 Funkcja zawarta w slowie 3 lub 43 pamieci bu¬ forowej jest wstawiana od 1 slowa obszaru pamie¬ ci .Informacja zawarta w slowie pamieci buforowej o adresie Adl jest wstawiona do 2 slowa obszaru pamieci. Informacja zawarta w slowie pamieci 50 buforowej o adresie Ad2 jest wstawiona w 3 slowo obszaru pamieci. Zawartosc slowa pamieci buforo¬ wej o adresie Ad, dajacym numer rejestru w toku obróbki jest wstawione do 0 slowa obszaru pamieci. Po przeslaniu krótkiego zlecenia wystapi skok 55 fazy +1. W przypadku, gdy jest przekroczenie temporyza¬ cji, to blad jest zapisywany i wstawiona jest faza powrotu. Adres obszaru pamieci na którym wyko¬ nuje sie dzialanie, jest wstawiony do 4 slowa pa- * mieci buforowej. 52) MLD — zlecenie dlugie, rozpoczecie. 53) MLF — zlecenie dlugie zakonczenie. Rozkaz MLD pozwala przeslac pierwsza czesc 65 (4 slowa) zlecenia dlugiego (8 slów) z pamieci bu-119 257 37 38 forowej do obszaru pamieci. Rozkaz ten wymaga wystapienia rozkazu MLF umozliwiajacego wysla¬ nie drugiej czesci (4 slowa) dlugiego zlecenia. Roz¬ kazy te sa identyczne z rozkazem poprzednim, MEC, lecz test zajetosei slowa 0 obszaru pamieci 5 jest wykonywany tylko przy rozkazie MLD, który zawiera parametr temporyzacji PTe. Rozkaz MLD umozliwia zapelnienie odpowiednio slów lv, 2, 3, 4 obszaru pamieci w oparciu o slowo 3 pamieci buforowej i slowo o adresach Adl, Ad2, 10 Ad3 pamieci buforowej. Rozkaz MLF umozliwia odpowiednie zapelnienie slów 5, 6, 7, 0 obszaru pamieci w oparciu o slowo o adresach Ad4, Ad5, Ad6 i Ad pamieci buforowej. Slowo o adresie Ad zawiera numer rejestru w toku 15 obróbki. Przy koncu przeslania zlecenia wystepuje skok fazy +1. 54) TRENO — rozkaz ten umozliwia weryfikacje, jesli numer rejestru bedacego w obróbce odpowia¬ da numerowi rejestru wstawionemu w slowo 0 20 obszaru pamieci o adresie AdTEl. Jesli test jest pozytywny, adres obszaru pamieci jest wstawiany w slowo 4 lub 44 pamieci buforo¬ wej, to jest w slowo, w którym bedzie poszukiwany adres obszaru pamieci, gdy bedzie obrabiany odpo- 25 wiadajacy rejestr (patrz rozkazy MEC, MLD i MLF). Jesli test jest negatywny, wykonuje sie drugi test na obszarze pamieci o adresie AdTE2 i jesli ten drugi test jest pozytywny, to adres obszaru pamieci 30 jest wstawiony w slowo 5 lub 37 pamieci buforo¬ wej. Jesli ten drugi test jest negatywny, to wyko¬ nuje sie trzeci test na obszarze pamieci o adresie AdTE3. Jesli ten trzeci test jest pozytywny, to adres obszaru pamieci jest wstawiony w slowo 5 35 lub 37 pamieci buforowej. Jesli jeden z testów jest pozytywny to skok fazy jest równy +2. Jesli trzy testy sa negatywne, to nastapi test przekroczenia temporyzacji 256 msek i skok fazy jest -hi w przypadku przekroczenia; w przypadku nie przekroczenia skok fazy SPH jest zawarty po¬ miedzy 0 i ±7. 55) TRETi — rozkaz ten jest identyczny z po¬ przednim rozkazem, lecz porównanie jest wykony¬ wane pomiedzy wartoscia wstawiona w slowo pa¬ mieci buforowej o adresie Ad i zawartoscia pierwszego slowa obszaru pamieci o adresie AdTEl. Jesli test ten jest negatywny to ma miejsce drugie porównanie z zawartoscia pierwszego slowa obsza¬ ru pamieci o adresie AdTE2. Jesli drugi test jest negatywny, to wykonuje sie trzeci test z zawartoscia pierwszego slowa obszaru pamieci o adresie AdTE3. Skoki fazy sa takie same „ jak dla rozkazu TRENO, lecz czas trwania tempo¬ ryzacji w tym przypadku wynosi 512 msek. 56) TRADiM — rozkaz ten umozliwia wykonanie dodawania parametru o wartosci P danym przez makroinstrukcje do zawartosci slowa o adresie Adl ^ pamieci buforowej. Wynik dodawania jest wstawio¬ ny w slowo o adresie Ad2 pamieci buforowej. Skok fazy SPH jest zawarty pomiedzy 0 i ±7. 57) RARE — rozkaz ten umozliwia uszeregowanie w pieciu slowach pamieci buforowej informacji es 40 45 50 zawartych w obszarze pamieci modulu wejscia/ /wyjscia. Adres obszaru pamieci jest dany przez zawartosc slowa 4 pamieci buforowej; zawartosc slowa 1 ob¬ szaru pamieci jest wstawiona do slowa 3 lub 43 pamieci buforowej. Zawartosci slów 2, 3, 4, 5 ob¬ szaru bufora sa wstawiane odpowiednio do slów 0 adresach Adl, Ad2, Ad3, Ad4 pamieci buforowej. Na koncu uszeregowania wystepuje zerowanie slowa 0 obszaru bufora, aby zwolnic obszar bufora, którego zawartosc bedzie przeslana do pamieci bu¬ forowej. Koniec rozkazu wykonuje sie na fazie powrotu do podprogramu, która jest wstawiona w slowo 2 lub 42 pamieci buforowej. Zauwazmy, ze rozkaz ten dokonuje przeniesienia w kierunku prze¬ ciwnym do rozkazu 51 MEC. 58) RADER — 59) RAFIR — te dwa rozkazy umozliwiaja prze¬ suwanie dlugiej odpowiedzi z modulu wejscia/wyjs¬ cia do pamieci buforowej. Rozkaz RADER umoz¬ liwia przeniesienie pierwszej czesci (cztery slowa) dlugiej odpowiedzi; konieczne jest wystapienie roz¬ kazu RAFIR umozliwiajacego przeslanie drugiej czesci (trzy slowa) odpowiedzi. Rozkaz RADER konczy sie zerowaniem slowa 0 obszaru bufora zaadresowanego w module wejs¬ cie/wyjscie, a czytanie jest wykonywane w rozkazie 57 RARE. Adres obszaru bufora jest dany przez zawartosc slowa 4 pamieci buforowej, a slowa pa¬ mieci buforowej sa zapelnione w nastepujacy spo¬ sób: slowo 3 jest zapelniane przez zawartosc slowa 1 obszaru bufora; slowo o adresach Adl, Ad2, Ad3 Ad4, Ad5, Ad6 sa zapelniane przez zawartosc slów 2, 3, 4, 5, 6, 7 w obszarze bufora. Zauwazmy, ze rozkazy RADER i RAFIR dokonuja przeslania w przeciwnym kierunku niz rozkazy MLD i MLF. 60) TINTER — rozkaz ten umozliwia wykonanie testu koniunkcji (funkcja logiczna I) pomiedzy informacja zawarta w pierwszym obszarze slowa 6 pamieci buforowej i maskami Ml, M2, M3 wsta¬ wionymi w makroinstrukcji. Pierwsza , koniunkcja jest wykonywana z maska 1. Jesli ta koniunkcja jest realizowana, to druga koniunkcja jest realizo¬ wana z maska M$ i wynik jest wstawiany do pierwszego obszaru slowa 6 pamieci buforowej. Skok fazy SPH2 jest zawarty, pomiedzy 0 i ±2047. Jesli koniunkcja z Ml nie jest realizowana, to druga koniunkcja jest wykonywana z M2. Wynik jest wstawiany w pierwszy sektor slowa 6 pamieci buforowej i skok fazy SPH1 jest zawarty pomiedzy 0 i ±2047. 61) AFICH — rozkaz ten umozliwia przeslanie szyfru numeru sterowania opartego o stacje opera¬ torska; wstawionego w pamiec buforowa w obsza¬ rze wolnym bufora modulu wejscia/wyjscia, którego adres jest dany przez AdTS. Test jest wykonywany na slowie 0 obszaru bufora zaadresowanego w celu poznania czy ten obszar bufora jest wolny; przy potwierdzeniu wstawia sie: — w slowo 1 adres stacji operatorskiej który jest zawarty w slowie pamieci buforowej, adres który jest dany przez AdPO, — w slowo 3, stopien szyfru, który jest wstawio-39 119 257 40 ny w slowo pamieci buforowej o adresie Adlnfo, — w slowo 2, wartosc szyfru, która jest wstawio¬ na w slowo 4 lub 44 pamieci buforowej, — w slowo 0, zawartosc slowa 3 lub 43 pamieci buforowej; gdzie byly wstawiane informacje dotyczace sposobu obróbki MT, funkcja F, typ T, podane przez makroinstrukcje. Skok fazy jest +1. Informacje wstawione w modul wejscia/wyjscia beda dostepne poprzez zespól wspólpracy w celu oznaczenia szyfru na stacji operatorskiej, której adres jest wstawiony w modul wejscia/wyjscia. To oznaczenie moze pozwolic operatorowi skontrolowac kazdy "szyfr wywolania czy jest dobrze traktowany przez centrale. 62) AFORS — rozkaz ten jest identyczny z po¬ przednim AFiCH, lecz umozliwia przeslanie poprzez modul wejscia/wyjscia, do stacji operatorskiej opi¬ sanej makroinstrukcja, badz rozkazu którego ope¬ rator bedzie musial wykonywac, badz superwizji, to znaczy pobudzenia wskaznika umozliwiajacego poinformowanie operatora. 63) AFiNU — rozkaz ten jest identyczny z po¬ przednim AFiCH, AFORS i umozliwia 'wyslanie poprzez modul wejscia/wyjscia, do stacji operator¬ skiej, opisanej makroinstrukcja, kompletnego nume¬ ru wystawionego w pamieci buforowej; numer ten moze byc wywolaniem operatora przez abonenta. 64) INDER — rozkaz ten umozliwia wstawienie w slowo 0 lub 40 pamieci buforowej fazy poczatko¬ wej tablicy umozliwiajacej przeprowadzenie analizy numerowania. Przed wstawieniem, faza poprzednia, wstawiona w slowo 0 lub 40 pamieci buforowej jest przesylana do slowa 1 lub 41 pamieci buforo¬ wej. Faze analizy numerowania uzyskuje sie przez koniunkcje (funkcje logiczna I) fazy rozpoczecia tablicy PH-DEB-Ta i dodanie zawartosci slów pa¬ mieci buforowej o adresie Ad6 (adres grupowy) 1 Ad Ind (adres indeksu). 65) INDEX — rozkaz ten jest identyczny z po¬ przednim, lecz nie ma przesylania przedwstepnego zawartosci slowa 0 lub 40 pamieci buforowej do slowa 1 lub 41 pamieci buforowej. 66) ETROS — rozkaz ten umozliwia zapisanie trzech parametrów PI, P2, P3 w sektorze slów pa¬ mieci buforowej, których adresy sa odpowiednio Adl, Ad2, Ad3. Kazdy z tych adresów daje adres slowa lub sektora w slowie i jest narzucony skok fazy +lk 67) PIRSI — rozkaz ten umozliwia wykonanie porównania 'pomiedzy zawartoscia adresu sygnali¬ zacji, wstawiona w pamiec buforowa i parametrem zawartym w slowie adresu Ad pamieci buforowej. Adres sygnalizacji jest dany przez slowo pamieci buforowej, którego adres jest dany makroinstruk¬ cja, a zawartosc modulu odbiorników sygnalizacji jest wstawiona w slowo 4 lub 44 pamieci buforo¬ wej. Adres sygnalizacji zawiera wiec numer jed¬ nostki przylaczeniowej, numer kanalu czasowego, numer multipleksu wejsciowego. Wartosc parametru jest dana przez slowo adresu AdP pamieci buforowej^ Porównanie jest wykony- » wane pomiedzy wartoscia parametru i zawartoscia modulu odbiorników sygnalizacji; w przypadku równosci skok fazy jest SPH1, którego wartosc jest zawarta pomiedzy 0 i ±2047; jesli nie ma równosci, 5 to skok fazy jest SPH2, którego wartosc jest za¬ warta pomiedzy 0 i ±127. 68) SIRAZ — rozkaz ten umozliwia wykonanie porównania pomiedzy zawartoscia modulu odbior¬ ników sygnalizacji o adresie sygnalizacji i para- io metrem. Adres sygnalizacji, numer jednostki przy¬ laczeniowej, numer kanalu czasowego, numer multi¬ pleksu wejsciowego jest dany przez slowo pamieci buforowej o adresie Ad Cor danym przez makro¬ instrukcje i wartosci CS parametru jest dana przez 15 makroinstrukcje. Jesli tekst jest pozytywny to wystepuje zerowania temporyzacji w slowie pamieci buforowej o adresie AdTe danym przez makroinstrukcje i nastepuje skok fazy SPH1, którego wartosc jest zawarta 20 pomiedzy 0 i ±127. W przypadku testu negatywnego, nie wystepuje zerowanie temporyzacji i skok fazy jest SPH2, któ¬ rego wartosc jest zawarta pomiedzy 0 i ±127 69) CHIMF — rozkaz ten umozliwia wyslanie 25 szyfru wieloczestotliwosciowego, poprzez przeslanie sterowania do modulu nadajników sygnalizacji. Na¬ stepujace informacje sa wstawione w modul nadaj¬ ników sygnalizacji: 30 35 — w slowie 1, kod funkcji F — w slowie 2, zawartosc slowa pamieci buforowej o adresie Ad Cor, danym przez makroinstruk¬ cje. Slowo pamieci buforowej zawiera wiec numer jednostki przelacznikowej, numer ka¬ nalu czasowego, numer multipleksu wejscio¬ wego, — w slowie 3, szyfr kodu wieloczestotliwoscio¬ wego, który jest wstawiony w slowie pamieci buforowej o adresie AdCH. 40 Skok fazy jest SPH, którego wartosc jest zawarta pomiedzy 0 i ±li6.000. 70) TREST — rozkaz ten umozliwia porównanie zawartosci modulu odbiorników sygnalizacji o adre¬ sie sygnalizacji danym przez slowo pamieci bufo- 45 rowej o adresie Ad Cor, z parametrem PS, którego wartosc jest podana przez makroinstrukcje. Jesli porównanie jest pozytywne, to jest wyzna¬ czany skok fazy +1; jesli porównanie jest nega¬ tywne, to jest wykonywane drugie porównanie po- 50 miedzy zawartoscia slowa o adresie AdE pamieci buforowej i slowa 0 obszaru bufora modulu wejs¬ cia/wyjscia, którego adres jest AdTE i jest podany przez makroinstrukcje. Jesli to drugie porównanie jest pozytywne, to skok fazy jest SPH2, którego 55 wartosc jest zawarta pomiedzy 0 i ±7; jesli jest negatywne to skok fazy jest SPH3 którego wartosc jest zawarta pomiedzy 0 i ±7. 71) RETNOK — rozkaz ten umozliwia wymusze¬ nie powrotu do programu po wykonaniu podpro- eo gramu. Kod C dany przez makroinstrukcje wska¬ zuje czy powrót do programu ma byc wykonany na poziomie 1 czy 2. Numery slów pamieci bufoi owej wskazywanych, w poprzednich rozkazach sa podawane w kodzie 66 oktanowym.41 Opiszemy obecnie piec typów instrukcji przedsta¬ wionych na rys. IX), charakteryzowanych rozkazami ANT, POP, ADM, AiM, ATE. Kazda instrukcja jest utworzona ze slowa instrukcji 48-bitowego i bity 1, 2, 3 definiuja rozkaz instrukcji. 1 — ANT. Rozkaz ten umozliwia wykonanie badz analizy, badz testu zaleznie od wartosci maski M4 bitu instrukcji, jesli ta wartosc jest 1 to chodzi o test. Analiza umozliwia wykonanie porównania na 16 bitach poprzez grupe 4 bitów z rozkazem priorytetu. Pierwszy akumulator 151 jest ladowany parametra¬ mi PI, P2, P3, P4 slowa instrukcji ANT. Kazda grupa 4-bitowa wychodzaca z sieci przesuniec 153 jest odpowiednio porównywana w liczniku 154 z parametrami PI, P2, P3, P4. Równosc powoduje na wejsciu komparatora 157 odpowiedni skok fazy, SPH1, SPH2, SPH3, SPH4 dany przez instrukcje z priorytetem biegnacym od SPH1 do SPH4. W przypadku poczwórnej nierównosci wystepuje skok fazy SPHO dany przez instrukcje. Skoki fazy SPHl do SPH4 maja wartosci zawarte pomiedzy 0 i ±7. Skok fazy SPHO ma wartosc zawarta po¬ miedzy 0 i ±127. Test jest wykonywany na 1, 2, 3 lub 4 bicie. Pierwszy akumulator 151 jes,t wypel¬ niony poprzez telestode multirejestru LIMR przez instrukcje poprzednia, lecz w tym przypadku wy¬ stepuje czterokrotnie ta sama 4-bitowa grupa. Drugi akumulator 152 odbiera parametry PI do P4, które maja rózna postac w zaleznosci czy bedzie testowany K, 2, 3 lub 4 bit. Kazda grupa 4-bitowa wychodzaca z sieci prze¬ suniec 153 jest testowana, kazda z osobna, w licz¬ niku 154 w stosunku do parametrów PI do P4. Wyjscie licznika 154 jest polaczone z obwodem komparatora 157. Test w obwodzie komparatora 157, pomiedzy zawartosciami dwu akumulatorów 151 i 152 powoduje skok fazy odpowiednio SPH1, SPH2, SPH3 lub SPH4, które sa dane przez instruk¬ cje. Pierwszy test poprawny determinuje skok fazy w rozkazie od SPHl do SPH4. W przypadku testu niepoprawnego, skok fazy jest SPHO. Wartosc skoków fazy SPHl, SPH2, SPH3, SPH4 sa zawarte pomiedzy 0 i ±7. Wartosc skoku fazy SPHO jest zawarta pomiedzy 0 i ±127. Bit 45 — oznaczony: Mi — element binarny in¬ strukcji, jesli ma on wartosc 1, to zabrania wypel¬ nienia drugiego akumulatora przez elementy binar¬ ne (bity) 5 do 20 instrukcji; w/w drugi akumulator jest wypelniony przez instrukcje poprzednia. 2 — POP. Rozkaz ten umozliwia wykonanie ope¬ racji logicznych i arytmetycznych. Typ operacji MO jest funkcja wartosci bitu 4; jesli ta wartosc jest 0 to rozkaz dotyczy operacji logicznej, a jesli ta wartosc wynosi 1 to rozkaz dotyczy operacji aryt¬ metycznej. Bit & — oznaczony: C. Steruje on adresowaniem slów rejestrów pamieci buforowych. Jesli jego war¬ tosc wynosi 1^ to uznaje bramke 1120 obwodu adre¬ sowania przestrzennego 39 z fig. 6a, umozliwiajac adresowanie slów rejestrów 32 do 63 pamieci bufo¬ rowej 20 lub 21 pracujacych z adresowaniem prze¬ strzennym. Jesli jego wartosc jest 0, bramka 1120 nie jest uznana i wystepuje adresowanie slów 0 do 257 42 31 pamieci buforowej 20 lub 21 pracujacych z adre¬ sowaniem przestrzennym. Bity 6 do 8 — oznaczone: AD1. Definiuja one adres; adres ten jest wyzwalany przez dekoder 5 adresów 167 na linii sterowania LCA. Bit 9 — oznaczony : A. Zezwala on, jesli jego wartosc jest li, przeslac do pierwszego akumulatora 151 informacje wysylane przez telestrade multi¬ rejestru LIMR. io Bit 10 — oznaczony: T. Umozliwia on, jesli jego wartosc jest 1, przeslanie czterokrotnie na telestra¬ de multirejestru LIMR, sektora 4-bitowego z lacza informatycznego multirejestru. Bity 11 do 14 —nie wykorzystywane. 15 Bit 15 — oznaczony: A — B; jesli jego wartosc jest 1, to umozliwia on przeslanie zawartosci pierw¬ szego akumulatora 151 do drugiego akumulatra 152 poprzez telestrade multirejestru LIMR i obwód logiki 161. 20 Bit 16 — oznaczony: C. Jesli jego wartosc jest 1, to zezwala na przeslanie do trzeciego akumulatora 155 wyniku obliczen z obwodu obliczen 154. Bity ,1)7 do 19 — oznaczone DEC. Te elementy binarne wskazuja typ przesuwu, w lewo lub w 25 prawo, do wykonania w sieci przesuwu 153, na za¬ wartosci pierwszego akumulatora 151. Wskazuja one równiez wartosc tego przesuwu: 1, 4, 8, 12 dla przesuwu w prawo 1, 4, 8 dla przesuwu w lewo. Bit 20 — oznaczony BUS. Jesli jego wartosc jest 30 1, to zezwala na przeslanie zawartosci trzeciego akumulatora 155 do telestrady multirejestru LIMR. Bity 21 do 24 — oznaczone: CAL. Kod tych ele¬ mentów binarnych wskazuje w obwodzie obliczen 154, typ operacji która ma byc wykonana na za- 3« wartosci pierwszego i drugiego akumulatora 151$ 152. Operacje te sa operacjami logicznymi lub aryt¬ metycznymi: porównanie, dodawanie, odejmowanie, powiekszanie (+11) lub zmniejszanie (—1) na za¬ wartosci pierwszego akumulatora, alternatywa, ko- 40 niunkcja, wylacznosc, przeslanie zawartosci jednego z akumulatorów 151 lub 152 do trzeciego akumula¬ tora 155. Sterowanie obwodem bliczen jest wykony¬ wane przez obwód logiczny 160. Bit 25 — oznaczony: CE. Jesli wartosc jego jest 1, 45 to narzuca „1" na wejscie „zachowania" licznika 154. Bit 26 — oznaczony: CE. Jesli jego wartosc jest 1, to uznaje on wyjscie zachowania bwodu obliczen 154. To wyjscie jest wykorzystane do umozliwienia 80 wyboru skoku fazy. Bit 27 — nie wykorzystany. Bit 28 — oznaczony: SPHl — Jesli jego wartosc jest 1\, to wystepuje narzucenie skoku fazy wsta¬ wionej w SPHO (bity 37 do 44); ten skok fazy jest 55 zawarty pomiedzy 0 i ±127. Bity 29 do 32 — oznaczenie: SPH2 — Te ele¬ menty binarne definiuja skok fazy, którego wartosc jest zawarta pomiedzy 0 i ±7. Ten skok fazy ms. miejsce, gdy wynik porównania wykonanego przez 88 licznik 154 pomiedzy zawartosciami akumulatorów 151 i 152 wskazuje, ze zawartosc pierwszego akumulatora 151 jest wieksza od zawartosci dru¬ giego akumulatora 152. Bity 33 do 36 — oznaczone: SPHl. Te elementy 65 binarne definiuja skok fazy, którego wartosc jest119 257 43 44 zawarta pomiedzy 0 i ±7. Ten skok fazy ma miejs¬ ce, gdy wynik porównania wykonanego przez licz¬ nik 154 pomiedzy zawartosciami akumulatorów 151 i 152 wykazuje, ze zawartosci te sa równe, Bity 37 do 44 — oznaczone: SPHO. — Te ele¬ menty binarne definiuja skok fazy zawarty pomie¬ dzy 0 i ±127. Ten skok fazy moze byc narzucony poprzez element binarny 28. Moze równiez miec miejsce gdy wynik porównania w liczniku 154 po¬ miedzy zawartosciami akumulatorów 151 i 152 wy¬ kazuja, ze zawartosc pierwszego akumulatora 151 jest mniejsza od zawartosci drugiego akumulatora. Bit 45 — oznaczony: MI. — Jesli jego wartosc jest „1" to wskazuje, ze kod elementów binarnych 21 do 24, które definiuja typ operacji która ma byc wykonana przez licznik 154, nie pochodzi ze slowa instrukcji rozkazu POP lecz z makroinstrukcji bedacej w trakcie obróbki która zapelnila rejestr sterowania 159 poprzez telestrade multirejestru UMR. Zawartosc rejestru sterowania jest przesla¬ na na wejscie sterowania obwodu obliczen 154 poprzez uklad logiczny 160. 3 — ADM. Rozkaz ten umozliwia odczytanie lub zapisanie w pamieci buforowej kompletnego slowa rejestru lub 1 do 4 sektorów slowa. Zapis lub od¬ czytywanie wykonuje sie poprzez adresowanie bez¬ posrednie pamieci buforowej. Adres jest dany przez elementy binarne Ul do 18, oznaczone ADME in¬ strukcji. Bit 4 — oznaczony: E/L. — Wskazuje zapis jesli jego wartosc jest 1 i 0dcz~yt jesli jego wartosc jest 0. Bit 5 — oznaczony: C. — Ten element binarny steruje, jak w przypadku instrukcji rozkazu POP, adresowaniem slów rejestrów pamieci buforowej 20 lub 21 pracujacych z adresowaniem przestrzennym. Jesli jego wartosc jest H to pozwala adresowac slowa rejestrów 32 do 03, a jesli jego wartosc jest 0 to wystepuje adresowanie slów rejestrów 0 do 31. Bity 6 do 8. oznaczone: AD1 — Te elementy bi¬ narne definiuja adres, który jest wyzwolony przez dekoder adresu 167 na linii sterowania LCR. Bit 9 — oznaczony: A — Ten element binarny, jesli ma wartosc 1, to zezwala przeslac do pierw¬ szego akumulatora 151 informacje przybyle z pa¬ mieci buforowej, poprzez telestrade multirejestru LIMR. Bit ilP — oznaczony: T — Jak w przypadku in¬ strukcji rozkazu POP, ten element binarny umoz¬ liwia, *\Ui jego wartosc jest 1, przeslanie cztero¬ krotnie do telestady multirejestru LIMR, sektora slowa rejestru. Bity 11 do DO — oznaczone: ADME — Te ele¬ menty binarne definiuja adres slowa pamieci bu¬ forowej. Bity 17 do 18 — oznaczone: SEC. — Te elementy binarne daja numer sektora lub sektorów slowa pamieci buforowej którego adres jest dany przez ADME. Sektor 1 ma kod 00, a sektor 4 kod 11. Bit 19 — oznaczony: V — Ten element binarny, jesli ma wartosc X, to uznaje adresowanie sektora; jesli ma wartosc 0, to uznaje adresowanie slowa (4 sektory), lub oktetu (2 sektory). Bit 20 — oznaczony: AC. — Ten element binarny zezwala na adresowanie uzupelniajace w oparciu o rejestr adresów 57 ukladu adresowania prze¬ strzennego 39, z fig. Ob. Bity 21 do 30 — oznaczone: P. — Te 10 bity definiuja parametr, który ma dwa rózne zastoso- 5 wania: Jesli sygnal adresu AD 103 zakodowany na bitach 6 do 8, a wyzwalany przez dekoder adresu 167 na linii sterowania LCR jest uznany, to zawartosc 10 bitów parametru jest wysylana do telestrady multi- io rejestru LIMR, w celu zapisania w pamieci bufo¬ rowej. Jesli sygnal adresu AD 103 nie jest uznany, pewne bity parametru sa laczone z bitami 0 do 8 adresu AD1. 15 Bity 37 do 44 — oznaczone: SPH1. — Te elementy binarne definiuja skok fazy narzucony przez in¬ strukcje; wartosc jego jest zawarta pomiedzy 0 i ±127. Bit 45 — oznaczony: PH. — Ten element binarny 20 umozliwia wpisanie do pamieci buforowej najbliz¬ szej fazy makroprogramu, na koncu bróbki instruk¬ cji; w tym przypadku bit 4 ma wartsc 1 (zapis). 4 — AiM. Rozkaz ten umozliwia, tak jak rozkaz ADM, zapisywanie lub odczytywanie z pamieci bu- 25 forowej, kompletnego slowa rejestru lub jednego z czterech sektorów tego slowa: Za pomoca rozkazu AiM wykonuje sie zapisywanie lub czytanie poprzez adresowanie posrednie, to znaczy, ze adres slowa rejestru jest znany w rejestrze adresu 57 z fig. 6b, 30 umieszczonym tam badz przez telestrade multireje¬ stru LIMR, badz przez zawartosc slowa rejestruy badz podczas fazy poprzedniej obecnoscia instrukcji rozkazu AIM. Funkcje bitów 4 do 10 i 19 do 44 sa takie same, jak bitów 4 do 10 i 19 do 44 instrukcji 35 rozkazu ADM. Bit 11 — oznaczony: BUS. — Jesli jego wartosc jest „1", to umozliwia wyslanie zawartosci pierw¬ szego akumulatora 151 do telestrady multirejestru LIMR. 40 Bity 12 i 13 — nie uzywane. Bit 14 — oznaczony: BUS. — Jesli jego wartosc jest „1" to umozliwia wyslanie zawartosci dru¬ giego akumulatora 152 do telestrady multirejestru LIMR. 45 Bit 15 — oznaczony: ACB. — Jesli jego wartosc jest „1", to zezwala na zapelnienie drugiego akumu¬ latora 152 przez telestracje multirejestru LIMR. Bit 10 — oznaczony: TO. — Jesli jego wartosc jest „1|", to umozliwia pogrupowanie po 8, szesnastu 50 przewodów, które tworza telestrade multirejestru LIMR, kazda grupa 8 tworzy informacje. Bity 17, 18, 45 — nie uzywane. 5 — ATE. Rozkaz ten umozliwia przesylanie po¬ miedzy slowami rejestru obecnego w pamieci bufo- 99 rowej i modulem wejscia/wyjscia 24 multirejestru. Jak bylo wskazane w czasie opisu modulu wejs¬ cia/wyjscia, zawiera on jeden lub dwa bloki wejs¬ cia/wyjscia (TES0 i RES1). Modul wejscia/wyjscia umozliwia zapamietanie informacji wymienianych 60 pomiedzy multirejestrem 10 lub 11 i zespolem wspólpracy 12, który jest przylaczony, jak pokazuja fig. 2 i 3. Instrukcja rozkazu ATE zawiera dwie symetrycz¬ ne czesci: czesc adresowania pamieci buforowej 05 i czesc adresowania modulu wejscia/wyjscia.119 257 45 46 Czesc adresowania pamieci buforowej. Bit 4 — oznaczony: EX. — Jesli jego wartosc jest „1", to wskazuje zapisywanie w pamieci bufo¬ rowej; jesli jego wartosc jest „0" to wskazuje od¬ czytywanie z pamieci buforowej. Bit 5 — oznaczony: C. — Ten element binarny steruje, jak w przypadku instrukcji POP, adreso¬ waniem slów rejestru pamieci buforowej 20 lub 21 pracujacych z adresowaniem przestrzennym. Bit 6 — oznaczony: TESO — Ten element binar¬ ny umozliwia uznanie jesli wartosc jego jest „1", adresowanie pierwszego bloku wejscia/wyjscia mo¬ dulu wejscia/wyjscia 24. Bit 7 — oznaczony: TES1. — Ten element binar¬ ny umozliwia uznanie, jesli jego wartosc jest „1", adresowanie drugiego bloku wejscia/wyjscia modulu wejscia/wyjscia 24. Bit 8 — oznaczony: UM1. — Ten element binar¬ ny umozliwia uznanie, jesli jego wartosc jest „1", czesci makroinstrukcji do przeslania^ do telestrady multirejestru LIMR. Bity 9 do 20. — Te elementy binarne maja takie samo zastosowanie, adresowanie bezposrednie pa¬ mieci buforowej jak bity 9 do 20 instrukcji rozkazu ADM. Czesc adresowania modulu wejscia/wyjscia. Bity 21 do 28 — oznaczone: ADTES. — Te ele¬ menty binarne daja adres slowa w bloku bufora. Bity 29 i 30 — oznaczone: Sec. — Te elementy binarne daja numer sektora lub sektorów slowa opisanego przez ADTES. Bit 3jli — oznaczony: U. — Ten element binarny, jesli jego wartosc jest „li", to uznaje adresowanie sektora; jesli ma wartosc „0", to uznaje adresowa¬ nie slowa (4 sektory) lub oktetu (2 sektory). Bit 32 — oznaczony: E. — Ten element binarny, jesli jego wartosc jest „1" to zezwala na zapis w bloku bufora TESO lub TES1. Bit 33 — oznaczony: CHI. — Ten element binar¬ ny, jesli jego wartosc jest „1", to zezwala nalado¬ wac rejestr adresowania bloku bufora TESO lub TESl przez telestrade multirejestru LIMR. Bit 34 — oznaczony: Ad. — Ten element binar¬ ny, jesli jego wartosc jest „1", to zezwala na adre¬ sowanie slowa bloku bufora w oparciu o rejestr adresowania zapelniony poprzednio przez bit 33. Bit 35 — oznaczony: CH2. — Ten element binar¬ ny, jesli jego wartosc jest „1", to zezwala zalado¬ wac drugi akumulator 152 przez telestrade multi¬ rejestru LIMR. Bit 36 — oznaczony: T. — Ten element binarny, jesli jego wartosc jest „1", to zezwala na przeslanie numeru rejestru do telestrady multirejestru LIMR. Bity 37 do 44 — oznaczone: SPH2. — Te ele¬ menty binarne definiuja nakazany skok fazy, jego wartosc jest zawarta pomiedzy 0 i ±Jl27. Bit 45 — oznaczony: L. — Ten element binarny, jesli jego wartosc jest „lf, to wskazuje czytanie bloku bufora oznaczonego przez jeden z elementów binarnych 6 do 7, oznaczonych TESO lub TESl. Elementy binarne 46 i 48 maja to samo znaczenie dla wszystkich instrukcji poprzednio opisanych; element binarny 47 jest lieuiywuiy. Bit 46 — oznaczony: RSI. — Ten element binar¬ ny okresla sposób wspólpracy z modulem odbior¬ ników sygnalizacji 22 z fig. 3. Jesli jego wartosc jest „1", to modul odbiorników sygnalizacji przesyla 5 swoje informacje do telestrady multirejestru LIMR. Jesli jego wartosc jest „0", to modul odbiorników sygnalizacji odbiera sygnalizacje poprzez telestrade multirejestru LIMR. Bit 48 — oznaczony: I MP. — To jest element io binarny nieparzystosci slowa instrukcji. Jesli liczba „1" slowa instrukcji jest nieparzysta, to jego wartosc jest „0". Jesli liczba „1" slowa in¬ strukcji jest parzysta to jego wartosc jest „1»", w ten sposób zapewnia sie nieparzystosc slowa in- 15 strukcji. Dla rozkazów POP, ADM, AIM, bity 6 do 8 de¬ finiuja adres oznaczony AD 1 w slowie instrukcji z fig. 10. Adres AD 1 jest wyzwolony przez dekoder adresów 167 z fig. 9 na linii sterowania LCR, który jo wyzwala sygnaly adresów AD 101 do AD 107, jak to bylo przedstawione przy opisie fig. 9. Opiszemy obecnie zespól wspólpracy 9 z fig. 2, przedstawiony schematycznie na fig. 4. Na figurze 14 przedstawiono schematycznie urza- 25 dzenie logiki sterowania 26 z fig. 4. Na fig. 14, blok logiki sterowania 27 z fig. 4, jest utworzony z mo¬ dulu adresowania bezposredniego i posredniego 270, modulu pamieci centralnej 271, modulu bloku ope¬ ratora 272, modulu obróbki faz 273, modulu grupo- 3U wania informacji 274, modulu pamieci temporyza- cji i logiki wywolan prioritetowych 275, dwóch bramek I 281, 282, inwertora 283. Na figurze 14 znajduja sie równiez, blok pamieci instrukcji 28 z fig. 4, modul 276 reprezentujacy 35 zespól modulów 29 do 34 z fig. 4. Moduly te beda opisane nieco dalej. Moduly 270, 271, 272, 273, 274,. 275 i blok pamieci instrukcji 28 sa polaczone z tele- strada multirejestru LIMR. Te moduly i modul 27fc sa polaczone z linia sterowania LCE i z laczem 4q adresów LAE. Moduly 272, 274, 275, 276 isa polaczo¬ ne z laczem testu informacji LTI. Modul adresowania bezposredniego i posredniego 270 jest polaczony z modulem pamieci centralnej 271 linia 277. 45 Modul bloku operatora 272 jest polaczony z mo¬ dulem obróbki faz 273 linia 278. Modul obróbki faz 273 jest polaczony z blokiem pamieci instrukcji 28 poprzez linie 279. Modul adresowania bezposredniego i posredniego 270 jest polaczony z modulem 276 poprzez linie adresowania LAD. Lacze wymiany informacji LIME jest polaczone z wejsciem bramki I 281, której wejscie jest pola- 55 czone z laczem wspólpracy LIE i z modulem 276, a lacze wspólpracy LIE jest polaczone z wejsciem bramki 282, która umozliwia odbiór informacji po¬ chodzacych z modulu 276. Polaczenie 280 laczy linie sterowania LCE z 60 innym wejsciem bramki I 282 i z wejsciem inwer¬ tora 283, którego wyjscie jest polaczone z innym wejsciem bramki I 281, a lacze 280 polaczone z linia sterowania LCE wysyla bit 46 instrukcji rozkazów OPE, AMT, AES, a które beda^ opisane es w dalszej czesci i które sa emitowane przez blok119 257 47 48 pamieci instrukcji 28. Wyjscie inwertora 283 jest polaczone z wejsciem bramki I 281. Wyjscie bramki I 282 jest polaczone z laczem wymiany informacji LIME. W przypadku nieobecnosci bitu 46 bramka I 281 5 jest uznana i informacje znajdujace sie na laczu wymiany informacji sa przesylane do lacza wspól¬ pracy LIE. Gdy bit 46 ma wartosc 1, bramka I 282 jest uznana i informacje znajdujace sie na laczu wspólpracy LIE sa przesylane do lacza wymiany 10 informacji LIME. Na figurze 15 przedstawiono modul adresowania bezposredniego i posredniego 270 i modul pamieci centralnej 271. W module adresowania bezposredniego i posred- 15 niego 270, bramka I 290 ma wejscie polaczone z la¬ czem wymiany informacji LIME, a poprzez inne wejscie odbiera adres AD1 za posrednictwem linii 291 polaczonej z laczem adresów LAE. Wyjscie bramki 290 jest polaczone z wejsciem rejestru adre- 2o sowania pamieci 292, którego wyjscie jest polaczo¬ ne z wejsciem bramki I 293. Inne wejscie bramki I 293 jest polaczone z li¬ nia sterowania LCE i odbiera 10 bit instrukcji rozkazu AMT. Bramka I 294 odbiera na wejsciu 25 rozkaz AMT z dekodera rozkazów 343 bloku pamie¬ ci instrukcji 28, z,fig. 17. Inrie wejscie polaczone z linia sterowania LCE odbiera bity 11 do 1^6 i 17 do 20. Wyjscie bramek I 293, 294 sa odpowiednio polaczone z wejsciem ^ bramki LUB 295, której wyjscie jest polaczone linia 277 z obwodem adresowania 297 pamieci 298. Wyjscie bramki LUB 295 jest równiez polaczone z linia adresowania LAD, na której wyzwala adresy okreslone przez 6-bitów. 35 Modul adresowania bezposredniego i posredniego 270 umozliwia zapis lub odczytanie pamieci central¬ nej 298, badz przez adresowanie bezposrednie, badz przez adresowanie posrednie. Przy adresowaniu bezposrednim, adres jest dany przez instrukcje roz- 40 kazu AMT. Ten sposób adresowania umozliwia wy¬ korzystanie tylko 64 pierwszych slów pamieci 298. Przy adresowaniu posrednim, pamiec 298 jest adresowana przez rejestr adresowania pamieci 292, zaladowany poprzednio przez lacze wymiany infor- 45 macji LIME. Zastosowanie takiego sposobu adreso¬ wania umozliwia adresowanie calej pamieci 298, poniewaz bramka I 293 odbiera 10 bit paginacji in¬ strukcji rozkazu AMT. Modul pamieci centralnej 271 jest przedstawiony 50 na fig. 15. Zawiera on pamiec 298 z jej obwodem adresowania 297 rejestr wyjscia równoleglego 299 i dwie bramki I 300, 301. Pamiec 298 ma pojem¬ nosc 256 slów l(6-bitowych i jej wejscie i wyjscie sa polaczone z laczem wymiany informacji LIME. 55 Kazde slowo jest podzielone na cztery sektory czterobitowe* i kazdy sektor ma dostep niezalezny. Zapisywanie lub odczytywanie w pamieci jest wy¬ konywane równolegle. Bramka I 300 ma wejscie polaczone z laczem 60 Wymiany informacji LIME i inne wejscie polaczone z laczem adresów LAE, odbierajac adres AD1 i in¬ ne wejscia polaczone z linia sterowania LCE od¬ bierajaca bit 29. Bramka 301 ma wejscie polaczone 1 wyjsciem rejestru wyjscia równoleglego 299, inne 65 wejscie polaczone z laczem adresów LAE odbiera¬ jacym adres AD1 i inne wejscie polaczone z linia sterowania LCE odbierajaca bit 22. Wyjscie bramki I 301 jest polaczone z laczem wymiany informacji LIME. Modul pamieci centralnej spelnia role bufora, pomiedzy modulem bloku operatora 272, pamiecia¬ mi modulów peryferyjnych i modulów wspólpracy pomiedzy jednostkami sterowania 29, wspólpracy pola komutacyjnego 30, wspólpracy jednostek prze- laczeniowych 31. W pamieci 298 zapamietywane sa informacje róznego rodzaju: wyniki posrednie, zle¬ cenia eksploatacyjne w trakcie obróbki, fazy po¬ wrotu, indeksy rozgalezien programu, indeksy ob¬ liczen petli programu, rózne parametry. Informacje odczytane z pamieci 298 sa wysylane do rejestru wyjscia równoleglego 299 poprzez lacze wymiany informacji LIME. Na figurze 16 przedstawiono modul bloku opera¬ tora 272 z fig. 14. Blok operatora umozliwia testo¬ wanie informacji, dokonywanie przesuniec na infor¬ macjach, dokonywanie operacji logicznych i aryt¬ metycznych i uzyskiwanie w funkcji wyników tych operacji, róznych skoków fazy. Bramka I 306 ma ../ wejscie polaczone z laczem wymiany informacji LIME i inne wejscie polaczone z inwertorem 305, który odbiera rozkaz TAN. Inne wejscie polaczone z linia sterowania LCE odbiera bit 9, tak, ze bramka nie jest aktywna podczas instrukcji rozkazu TAN. Wyjscie bramki 306 jest polaczone z wejsciem bramki LUB 307, której inne wejscie jest polaczone z laczem testu informacji LT I. Wyjscie bramki LUB 307 jest polaczone z wejsciem pierwszego akumulatora A, którego wyjscie jest polaczone z wejsciem sieci przesuniec 308, której obwód sterowania przesunie¬ ciem 309 jest polaczony z jednej strony z linia sterowania LCE, która odbiera bity 17 do 20 in¬ strukcji i z drugiej strony dekoderem rozkazów 343 bloku pamieci instrukcji 28 z fig. 17, który od¬ biera rozkaz OPE. Siec przesuniec 308 umozliwia wykonanie przesu¬ niecia w prawo lub lewo na zawartosci pierwszego akumulatora A. Wartosc przesuniecia jest dana przez elementy binarne 17 do 20 instrukcji rozkazu OPE. Zawartosc pierwszego akumulatora A, prze¬ sunieta lub nie, moze byc wyslana bezposrednio przez wyjscie sieci przesuniecia do lacza wymiany informacji LIME za posrednictwem bramki I 311, wyjscie sieci przesuniecia jest polaczone z wejsciem bramki I 311 i z wejsciem obwodu obliczen 310. Inne wejscie bramki I 311 jest polaczone z la¬ czem adresów LAE i odbiera adres AD1. Bramka I 313 ma wejscie polaczone z laczem wymiany in¬ formacji LIME, a i inne wejscie polaczone z linia sterowania (jCE poprzez która odbiera bit 15 in¬ strukcji. Bramka 1 314 ma wejscie polaczone z linia sterowania LCE poprzez która odbiera bity 5 do 20, a na inne wejscia bramki jest podawany rozkaz TAN z dekodera rozkazów 343 bloku pamie¬ ci instrukcji 28. Bramki I 313 i 314 maja wyjscia! odpowiednio polaczone z wejsciem bramki LUB 315, której wyjscie jest polaczone z drugim akumulato¬ rem B, którego wyjscie jest polaczone z wejsciem obwodu obliczen 310, bramka I 312 i komputerem119 257 49 50 318. Bramka I 312 ma wejscie polaczone z wyjsciem drugiego akumulatora B i inne wejscie polaczone z laczem adresów LAE przez które odbiera adres ADl. Obwód obliczen 310 jest sterowany przez uklad sterowania 316, którego wejscie jest polaczone z linia sterowania LCE przez która odbiera bity 4 i 21 do 24, a na inne wejscie tego ukladu jest po¬ dawany rozkaz OPE. Licznik 310 wykonuje szesnascie operacji logicz¬ nych lub arytmetycznych na dwu slowach zawar¬ tych w pierwszym i drugim akumulatorze A i B. Operacje te moga byc wykonywane na slowach l\6-bitowych, na grupach 4-bitowych, lub jeszcze element binarny przez element binarny. Wyjscie licznika 310 jest polaczone z wejsciem trzeciego akumulatora C, którego wyjscie jest polaczone z wejsciem bramki I 317, której inne wejscie jest polaczone z linia adresów LAE, poprzez która od¬ biera rozkaz ADl. Wyjscie obwodu obliczen jest równiez polaczone z wejsciem komparatora 3J8, którego cztery wyjscia sa polaczone z obwodem priorytetu 319, który umozliwia wybranie skoku fazy. Obwód priorytetu 319 ma piec wyjsc odpowiednio polaczonych z wejsciem czterech bramek I 320, 321, 322, 323, 324, a kazda z nich ma inne wejscie po¬ laczone z linia sterowania LCE, poprzez która od¬ bieraja odpowiednio bity 33 do 36, 29 do 32, 25 do 28, 21 do 24 i 37 do 44, okreslajac skoki fazy SPH1, SPH2, SPH3, SPH4, SPH0. Podczas instrukcji rozkazu OPE tylko maksimum trzy skoki fazy moga byc uzyte. Podczas instrukcji rozkazu TAN, jest mozliwych piec skoków fazy, piaty SPH0 jest negacja czterech innych. Wyjscia bramki I 320, 321, 322, 323, 324 sa odpowiednio polaczone z wejsciem bramki LUB 325, której wyjscie jest polaczone poprzez lacze 278 z modulem obróbki faz 273. Na figurze 1J przedstawiono modul obróbki faz 273, blok pamieci instrukcji 28 i modul grupowania informacji 274. Modul obróbki faz 273 zawiera obwód obliczen 330, dwie bramki I 331, 333, in¬ wertor 332, bramke LUB 334, rejestr przygotowy¬ wania faz 335, rejestr faz 336 i dekoder faz 337, Wejscie obwodu obliczen 330 jest polaczone laczem 278 z wyjsciem bramki LUB 325 z fig. 16, inne wej¬ scie jest polaczone z wyjsciem rejestru faz 336 i in¬ ne wejscie polaczone poprzez lacze 338 z pulpitem który umozliwia narzucenie programu instrukcji. Wyjscie obwodu obliczen 330 jest polaczone z wejs¬ ciem bramki I 331. Bramka I 333 ma wejscie po¬ laczone z laczem adresów LAE, przez które odbiera adres AD3 podczas instrukcji rozkazu AES. Wspo¬ mniane wejscie jest polaczone poprzez inwertor 332 z innym wejsciem bramki I 331. Inne wejscie bramki I 333 jest polaczone z la¬ czem wymiany informacji LIME. Wyjscie bramek. I 331, 333 sa odpowiednio polaczone z wejsciem bramki LUB 334, której wyjscie jest polaczone z wejsciem rejestru przygotowywania fazy 335, któ¬ rego wyjscie jest polaczone z wejsciem rejestru faz 336. Wyjscie rejestru faz' 336 jest polaczone z wejs¬ ciem dekodera fazy 337, którego wejscie jest po¬ laczone poprzez lacze 279 z obwodem adresowania 341 pamieci instrukcji 342 bloku pamieci instrukcji 28. Blok pamieci instrukcji zawiera pamiec instruk¬ cji 342 z jej obwodem adresowania 341, dekoder 5 rozkazów 343, dekoder adresów 344, bramke J 345, obwód kontroli nieparzystosci 346. Wyjscie pamieci instrukcji utworzone przez 48 bity instrukcji jest polaczone z jednej strony z linia sterowania LCE, z drugiej strony z wejsciem dekodera rozkazów 10 343 i z wejsciem dekodera adresów 344. Dekoder rozkazów 343 ma cztery wyjscia, które odpowiadaja kazde jednemu rozkazowi TAN, OPE, AMT, AES„ a które charakteryzuja instrukcje. Dekoder adresów 344 wyzwala na wyjsciu adresu 15 ADl, AD2, AD3 zawarte w instrukcjach rozkazów OPE, AMT, AES. Wyjscie dekodera adresów 344 jest utworzone z lacza adresów LAE. Obwód kon¬ troli nieparzystosci 346 ma wejscie polaczone z linia sterowania LCE i wyjscie polaczone z pulpi- 20 tern poprzez linie 347. Bramka I 345 ma wejscie polaczone z wyjsciem pamieci instrukcji 342 i odbiera bity 2& do 36, a inne wejscie polaczone z wyjsciem pamieci instruk¬ cji 342 na które podawany jest bit 45, który moze przyjac wartosc „IV jedynie dla instrukcji rozkazów AMT i AES. Wyjscie bramki I 345 jest polaczone z laczem wymiany informacji LIME. Modul grupowania informacji 274 jest utworzony" 30 z czterech bramek I 351, 352, 353, 354 i z bramki LUB 355. Wejscie kazdej z bramek I jest polaczone z laczem adresów LAE i odbiera adres ADl. Inne wejscie kazdej z bramek I jest polaczona z laczem wymiany informacji LIME, trzecie wejscie 35 tych samych bramek I jest polaczone z linia ste¬ rowania LCE, która wyzwala odpowiednio bity 23 do 26 w bramkach I. Wyjscie kazdej z bramek I jest odpowiednio polaczone z wejsciem bramki LUB 355, której wyjscie jest polaczone z laczem testu 40 informacji LTI. Modul grupowania informacji 274 zapewnia wy¬ bór sektora 4-bitowego z czterech sektorów lacza wymiany informacji LIME, w celu skierowani?, tego sektora do lacza testu informacji LT I dla 45 dokonania testu, analizy lub porównania w module bloku operatora 272. Jest to szczególnie interesu¬ jace w pomiarze gdzie zawartosc slowa pamieci 298 modulu pamieci centralnej 271 moze równiez byc wyslana na laczu wymiany informacji LIME za po- 50 srednictwem sektora 4-bitowego. Na figurze 18 przedstawiono modul pamieci tem- poryzacji i logiki wywolania priorytetowego 275,, który zawiera bramke I 360, której wejscie jest polaczone z laczem wymiany informacji LIME 55 i inne wejscie polaczone z laczem adresów LAE,. które jej przekazuje adres AD3. Inne wejscie jest polaczone z wyjsciem dekodera rozkazów 343 z fig. 17, który wyzwala rozkaz AES. Wyjscie bramki I 360 jest polaczone z wejsciem 60 rejestru adresowania 361, którego wyjscie jest po¬ laczone z wejsciem bramki LUB 362. Bramka I 363 ma wejscie polaczone z laczem wymiany informacji LIME i inne wejscie polaczone z laczem adresów LAE i odbiera adres AD3. Wyjscie bramki I 363 65 jest polaczpne z wejsciem bramki LUB 364, której119 257 51 52 wyjscie jest polaczone z wejsciem pamieci tempo- ryzacji 365. Bramka LUB 362 odbiera na innym wejsciu syg¬ nal zegara ti, które sa zwiazane z kanalami czaso¬ wymi multipleksu centrali telefonicznej. Wyjscie 5 bramki LUB 362 jest polaczone z obwodem adreso¬ wania pamieci temporyzacji 365. Pamiec tempory- zacji 365 ma pojemnosc 32 slów 12-bitowych i kaz¬ de slowo zawiera wiecej niz jeden element binarny mówiacy o przepelnieniu. Wyjscie m pamieci tem- 10 poryzacji jest polaczone z wejsciem licznika 366, którego wejscie jest polaczone z innym wejsciem bramki LUB 364. Wyjscie m Jest równiez polaczo¬ ne z wejsciem bramki I 367, której inne wejscie jest polaczone z laczem adresów LAE i odbiera 15 adres AD1. Wyjscie przekroczenia d pamieci tempo¬ ryzacji jest polaczone z wejsciem bramki I 368, które odbiera na innym wejsciu sygnal zegara ti kanalów czasowych. Wyjscie bramki I 368 jest po¬ laczone z wejsciem pierwszego rejestru wywolania M priorytetowego 369, którego wejscie jest polaczone z wejsciem bramki LUB 370. Drugi rejestr wywoly¬ wania priorytytowego 371 ma wejscie polaczone z wyjsciem bramki LUB 373, której wejscia sa od¬ powiednio polaczone poprzez linie 374, 375, 376 ^ z modulem wspólpracy jednostek przelacznikowych 31 z fig. 19, z modulem wspólpracy pomiedzy dwie¬ ma jednostkami sterowania 29 z fig. 20 i z mo¬ dulem wspólpracy pola komutacyjnego 30 z fig. 21. Drugi rejestr wywolania priorytytowego 271 od- 30 biera wiec, za posrednictwem bramki LUB 373 wy¬ wolania priorytetowe pochodzace z modulów 29, 30 i 31, jesli inny modul wspólpracy, lub modul pery¬ feryjny bedzie musial byc w rezimie wywolania priorytytowego, to beda one równiez polaczone z 35 bramka LUB 373. Wyjscie drugiego rejestru wywo¬ lania priorytetowego 271 jest polaczone z innym wejsciem bramki LUB 370, której wyjscie jest po¬ laczone z wejsciem bramki I 372, której inne wejs¬ cie jest polaczone z laczem adresów LAE i które 4Q odbiera adres AD1. Zapisanie wartosci termporyzacji w pamieci wykonuje sie w oparciu o lacze wymia¬ ny informacji poprzez bramke I 363. Pamiec tem¬ poryzacji 365 jest wiec adresowana przestrzennie w oparciu o rejestr adresowania 361 poprzez bram¬ ke LUB. 362. Wykorzystywanie cykliczne pamieci wykonuje sie z adresowaniem- czasowym w oparciu o sygnaly zegara ti. Slowo zaadresowane jest wstawione do licznika 366, gdzie jest zliczane i nastepnie wpisywane po¬ nownie do patmieci temiporyzacji 365 poprzez bram¬ ke LUB 364 z tym samym adresem. Wartosc slowa zaadresowanego moze byc odczytana na laczu wy¬ miany intormacji LIME w oparciu o bramke I 367. Gdy przeliczanie slowa jest zakonczone, to gene¬ rowany jest sygnal przekroczenia umozliwiajacy uszeregowanie w pierwszym rejestrze wywolan priorytetowych 369, z adresem czasowym slowa ma¬ jacego przekroczenie. Ten adres móglby byc od- 60 czytany na laczu wymiany informacji za pomoca bramki LUB 370 i bramki I 372. Drugi rejestr wywolan priorytetowych 371 zapa¬ mietuje osiem wywolan priorytetowych i jego od¬ czytanie umozliwia poznanie rodzaju wywolania. 65 45 Program zarzadzania wywolaniami priorytetowymi ustala hierarchie kolejnosci pracy, która program wspólpracy bedzie realizowal, jest to nieodzowne, poniewaz wiele wywolan priorytetowych moglo by byc emitowanych jednoczesnie przez kilka modulów peryferyjnych lub przez moduly wspólpracy. Opiszemy obecnie instrukcje stosowane przy wspólpracy. Instrukcje, które byly juz podane pod¬ czas opisu fig. 14, w liczbie czterech i charaktery¬ zowane odpowiednio przez rozkazy: TAN, OPEt AMT, AES. Instrukcje sa definiowane przy pomocy 48 bitów (elementów binarnych). Rozkazy sa defi¬ niowane przez bity 1/, 2, 3 kazdej instrukcji. Na fig. 26 podano format instrukcji wspólpracy. 1) TAN — Rozkaz ten umozliwia wykonanie badz analizy, badz testu zgodnie z wartoscia maski M 4-tego bitu instrukcji. Jesli jego wartosc jest „0" to chodzi o analize, a jesli jego wartosc jest „1" to chodzi o test. Analiza której odpowiada wartosc „0" 4-tego bitu, pozwala wykonac porównanie na 16-tu bitach, w grupach po 4 bity, z rozkazem priorytetowym. Akumulator A jest ladowany podczas dzialania instrukcji poprzedniej przez lacze wymiany infor¬ macji LIME, lub przez lacze testu informacji LT I, akumulator B jest ladowany parametrami PI, P2, P3. P4 instrukcji rozkazu TAN. Kazda grupa 4-bitowa jest porównywana odpo¬ wiednio z PI, P2, P3, P4. W przypadku równosci wystepuje odpowiedni skok fazy SPH1, SPH2, SPH3, SPH4 z priorytetem biegnacym od SPH1 do SPH4. W przypadku poczwórnej nierównosci skok fazy jest SPH0. * Skoki fazy SPH1, SPH2, SPH3, SPH4 maja war¬ tosci zawarte pomiedzy 0 i ±127. Test, któremu odpowiada wartosc „1T 4-tego bitu jest wykonywany na 1, 2, 3 lub 4-tym bicie. Akumulatora A jest ladowany podczas instrukcji poprzedniej przez lacze wymiany informacji LIME lub' przez lacze testu informacji LT I, lecz w tym przypadku wykorzystuje sie czterokrotnie ta sama grupe 4-bitowa. Akumulator B odbiera bezposred¬ nio parametry PI do P4, które maja rózna forme w zaleznosci, czy chodzi o testowanie 1, 2, 3 lub 4-tego bitu. Tak jak dla analizy, porównanie po¬ miedzy zawartoscia dwu rejestrów A i B prowoku¬ je skok fazy odpowiadajacy SPH1, SPH2, SPH3, lub SPH4 podane przez instrukcje. Pierwsze po¬ równanie zgodne okresla skok fazy w rozkazie od SPH1 do SPH4; w przypadku porównania niezgod¬ nego, skok fazy jest SPH0, bity 45, 46, 47 nie sa wykorzystywane. Bit 48 — element binarny nieparzystosci. 2) OPE —"Rozkaz ten umozliwia badz wykonanie operacji arytmetycznych lub logicznych na operan- dach obecnych juz w akumulatorach, badz wywola¬ nie i przetestosowanie lub przeanalizowanie w jed¬ nej fazie informacji znajdujacych sie na laczu testu informacji LT I. Typ operacji „M0^ jest funk¬ cja 4 bitu. Jesli jego wartosc jest „Q", to chodzi o operacje logiczna, a jesli jego wartosc jest „1", to chodzi o operacje arytmetyczna. Bity 5 do 8 — Oznaczone: ADl. — Chodzi tutaj o mikroinstrukcje 4-bitowa, która umozliwia prze-53 slanie informacji do testowania z lacza testu infor¬ macji do akumulatora A. Bit 9. — Oznaczony: A. — Jesli jego wartosc jest 1, to zezwala na przeslanie informacji z akumula¬ tora A do. lacza wymiany informacji LIME. Bity 10 do 14 — Oznaczone: AD2. — Chodzi tutaj o mikroinstrukcje 4-bitowa, która tworzy adres zródla danych do testowania, które sa wów¬ czas wyzwalane na laczu testu informacji LT I. Bit 15 — Oznaczony: B — Jesli jego wartosc jest f,l", to zezwala na przeslanie zawartosci akumula¬ tora A do akumulatora B poprzez lacze wymiany informacji LIME. Bit 16 — Oznaczony: C. — Jesli jego wartosc jest „1", to zezwala na przeslanie wyniku z obwodu obliczen 310 z fig. 16 do akumulatora C. Bity 17 do 20 — Oznaczony: DEC. Kod tych czterech bitów wskazuje typ przesuniecia w lewo lub w prawo, wykonywanego na zawartosci akumu¬ latora A. Wskazuja one równiez wartosc tego prze¬ suniecia, i; 4, 8, 12 dla przesuniecia w prawo, 1, 4, 8 dla przesuniecia w lewo. Bity 21 do 24 — Oznaczone: CAL. — Kod tych elementów binarnych wskazuje obwodowi obliczen 310 typ operacji do wykonania na zawartosciach akumulatorów A i B. Operacje te sa operacjami logicznymi lub arytmetycznymi. Porównanie, do¬ dawanie, odejmowanie, powiekszenie (+1), lub zmniejszenie (—ii) na zawartosci akumulatora A, alternatywa, koniukcja, wylacznosc. Przeslanie za¬ wartosci z jednego akumulatora do drugiego: A do B i z A lub B do akumulatora C. Bit 25 — Oznaczony: CE. — Jesli jego wartosc jest „1" to narzucona jest „1" na wejsciu obwodu obliczen 310. Bit 26 — Oznaczony: CS. — Jesli jego wartosc jest „1" to uznawane jest wyjscie zachowania ob¬ wodu obliczen 310. To wyjscie zachowania jest wykorzytywane dla umozliwienia wyboru skoku fazy. Bit 27 — Oznaczony CH. — Jesli jego wartosc jest „1", to ten element binarny zezwala badz na test jesli bit 22 ma wartosc 1, pomiedzy zawartoscia akumulatora A zaladowanego przez lacze testu in¬ formacji LT I i wartosc parametru P zdefinio¬ wanego bitami 29 do 32, badz na analize jesli bit 22 ma wartosc „0", pomiedzy zawartoscia akumula¬ tora A i wartoscia parametru P. Jesli bit 27 ma wartosc „0", to chodzi o porów¬ nanie pomiedzy zawartoscia akumulatorów A i B i w tym przypadku bity 29 do 32 nie reprezentuja w ogóle parametru, lecz skok fazy. Bit 28 — Ten element binarny, jesli jego wartosc jest „1", to narzuca bezwarunkowy skok fazy dany przez bity 37 do 44. Ten bit 28 bedzie wiec mial wartosc „I", dla wszystkich typów operacji rozkazu OPE, z wylaczeniem testu, analizy, porównania, dla których skok fazy jest funkcja wyniku ope¬ racji. Bity 29 do 32 — Oznaczone: P/SPH2. — Te bity podaja: badz wartosc skoku fazy SPH2 jesli bit 27 ma wartosc „0" i chodzi wówczas o porównanie pomiedzy zawartosciami akumulaturów A i B. W tym przypadku SPH2 daje wartosc skoku fazy odpowiednia do tego czy porównanie wskazuje, ze 9 257 54 zawartosc akumulatora A jest wyzsza od zawar¬ tosci akumulatora B. Wartosc skoku fazy SPH2 jest zawarta pomiedzy 0 i ±7. Bity 33 do 36 — Oznaczone: SPH1. — Te ele- 5 menty binarne definiuja skok fazy, badz przy rów¬ nosci pomiedzy zawartosciami akumulatorów AiB, gdy wystepuje porównanie, badz przy pozytywnym tescie, lub pozytywnej analizie w przypadku gdy bit 27 ma wartosc „1". Wartosc skoku fazy jest 10 zawarta pomiedzy 0 i ±7. Bity 37 do 44 — Oznaczone: SPH0. — Te ele¬ menty binarne definiuja skok fazy, którego wartosc jest zawarta pomiedzy 0 i ±127. Ten skok fazy ma miejsce w przypadku, gdy nie ma skoku fazy SPHl w lub SPH2, to znaczy w przypadku testu negatyw¬ nego lub w przypadku porównania wskazujacego-, ze zawartosc akumulatora A jest mniejsza niz za¬ wartosc akumulatora B. To jest równiez wartosc skoku fazy narzucona (bit 28 równy 1) dla wszyst¬ ka kich operacji arytmetycznych lub logicznych. Bit 45 — nie wykorzystany. Bit 46 — Oznaczony: CB. — Ten element binarny umozliwia wymiane informacji poprzez lacze wy¬ miany LIE pomiedzy peryferyjnymi modulami lub M modulami wymiany i urzadzeniem logiki sterowa¬ nia 26 z fig., 14 zespolu wspólpracy. Informacje wysylane przez lacze wymiany LIE sa uznawane w sensie peryferyjno/urzadzeniowym logiki sterowania jesli wartosc tego bitu jest „li", sa uznawane w 30 sensie urzadzeniowym logiki sterowania/peryferyj¬ nego jesli wartosc tego elementu binarnego jest „0". Bit 47 nie wykorzystywany. 3) AMT. Rozkaz ten umozliwia zapisanie lub od- 35 czytanie informacji (parametru lub zmiennej) w module pamieci centralnej 271 i jednoczesne za¬ adresowanie przez linie adresowania LAD lub przez adres AD1 wyzwalany przez lacze adresu LAE, adres zródla do zapisywania w pamieci, lub adres 40 przeznaczenia dla odczytu z pamieci, modulu wspól¬ pracy lub modulu peryferyjnego. Bit 4 — Oznaczony: EL. — Jesli jego wartosc* jest „1", to umozliwia zapisanie slowa w pamieci zaadresowanej; jesli jego wartosc jest „0", to umoz- 45 liwia odczytanie slowa z pamieci zaadresowanej. Bit 5 do 8 — Oznaczony: AD1 — Te elementy binarne definiuja adres w module^ peryferyjnym, lub w modelu wspólpracy, lub w urzadzeniu logiki sterowania poprzez kombinacje z elementami binar- _0 nymi 21 do 36 parametru P, umozliwiaja uznanie adresu zródla dla zapisu w pamieci lub adresu przeznaczenia jesli chodzi o odczytywanie z pa¬ mieci. Bit 9. — Oznaczony: A. — Jesli jego wartosc jest 55 „1", to element ten zezwala na przeslanie do aku¬ mulatora A informacji kierowanych przez lacze wymiany informacji LIME. Bit 10 — Oznaczony: PAG. — Ten element binar¬ ny umozliwia stronicowanie pamieci 298 modulu. 60 pamieci centralnej 271, jesli jego wartosc jest „1", to umozliwia adresowanie pamieci poza 64 slowa¬ mi adresowanymi rozkazem AMT. Jesli ten ele¬ ment binarny jest wazny to znaczy, jesli ma wartosc „1", to adres pamieci jest kombinacja 65 zawartosci rejestru adresowania pamieci 292 zala-119 257 55 56 dowanego przez poprzednia instrukcje i elementów binarnych 11/ do 16, oznaczonym ADMT, które definiuja adres slowa na stronie pamieci. Bity 111 do 16. OznaczonevADMT. — Te elementy binarne daja adres slowa pamieci 298, adres jest zakodowany na 6 bitach co umozliwia adresowanie slowa wsród 64. Jesli bit 10 ma wartosc „0", to chodzi o slowo którego adres, to znaczy numer, jest zawarty pamiedzy 0 i 63. Jesli bit 10 ma wartosc „1", to chodzi o slowo którego adres jest dany przez kombinacje bitów 111 do 16 z zawartoscia rejestru adresowania pamie¬ ci 292 zaladowanego przez poprzednia instrukcje. Bit 117 do 20 — Oznaczony: SCT. — Te elementy binarne umozliwiaja uznanie od 1 do 4 sektorów slowa adresu ADMT. Bity 21 do 36 — Oznaczone: P. — Chodzi tutaj o parametr. Jesli bit 45 ma wartosc „1", to para¬ metr P jest przesylany na lacze wymiany informa¬ cji LIME w celu zapisania w pamieci jesli bit 4 ma wartosc „lf. Jesli bit 45 ma wartosc „0", to elementy binarne parametru tworza kombinacje z tymi z adresu AD1 w celu okreslenia adresu zród¬ la, jesli bit 4 ma wartosc 1, lub adresu przeznacze¬ nia, jesli bit 4 ma wartosc „0". Bity 37 do 44 — Oznaczone: SPH. — Te elementy binarne definiuja skok fazy do wykonania na koncu dzialania instrukcji rozkazu AMT. Wartosc skoku fazy jest zawarta pomiedzy 0 i ±127. Bit 45 — Oznaczony: BUS. — Jesli jego wartosc jest „1", to ten element binarny zezwala na prze¬ slanie parametru P do lacza wymiany informacji LIME. Bit 48 — Oznaczony: CB. —. Jesli jego wartosc jest „li", to ten element binarny umozliwia uznanie lacza wspólpracy LIE w sensie modulu peryferyj¬ nego lub modulu wspólpracy przez urzadzenie logi¬ ki sterowania 26, to ma uzasadnienie w szczegól¬ nosci jesli bit 4 ma wartosc „1", co odpowiada zapisywaniu w pamieci 298 informacji pochodza¬ cych z modulu peryferyjnego, lub modulu wspól¬ pracy. Jesli jego wartosc jest 0, to ten element binarny umozliwia uznanie lacza wspólpracy LIE w sensie urzadzenia logiki sterowania przez modul peryferyjny lub modul wspólpracy. Ma to szczegól¬ nie uzasadnienie, jesli 4 element binarny ma war¬ tosc „0", co ocjpowiada czytaniu informacji w pa¬ mieci 298 modulu pamieci centralnej 271 z prze¬ znaczeniem dla modulu peryferyjnego, lub modulu wspólpracy. Bit 47 — nie wykorzystany. 4) AES. Rozkaz ten umozliwia przeslanie infor¬ macji o adresie, zródla oznaczonym AD1, do adresu przeznaczenia, oznaczonym AD3. Bit 4 — nie wykorzystany. Bity 5 do 8 — Oznaczone: AD1. — Te elementy binarne definiuja adres. Kombinacja z elemetami binarnymi parametru P umozliwia uznanie adresu zródla do przeslania informacji. Bit 9 '¦— Oznaczony: A — Jesli jego wartosc jest „1", to zezwala na przeslanie do akumulatora A informacji znajdujacych sie na laczu wymiany informacji LIME. Bity U0 do 14. — Oznaczone: AD2. — Te ele¬ menty binarne definiuja adres, który wyzwala uznanie adresu zródla jako danych do testownia. Bit 15. — Oznaczony: B. — Jesli jego wartosc jest „1", to zezwala na przeslanie do akumulatora B informacji znajdujacych sie na laczu wymiany i informacji LIME. Bity 16 do 20 .— Oznaczone: AD3. — Te ele¬ menty binarne definiuja adres, kombinacja z ele¬ mentami binarnymi parametru P umozliwia uzna¬ nie adresu w przeznaczeniu do przeslania infor- io macji. Bity 21 do 36. — Oznaczone: P. — Ghodzi tutaj o parametr który ma dwa zastosowania. Jesli bit 45 ma wartosc „1", to parametr jest przesylany na lacze wymiany informacji LIME w celu zapisania 15 w adresie przeznaczenia uznanego przez AD3. Ele¬ menty binarne obecne na laczu wymiany informacji LIME moga byc wymieszane z tymi z AD3 dla wykonania postawienia „0" dla stanu ,JL'K przerzut- nika lub dla pobudzenia zestawu urzadzen logiki 20 sterowania. Jesli bit 45 ma wartosc „0" to elementy binarne parametru sa mieszane z tymi z AD1 dla uznania adresów zródel, które sa zródlami infor¬ macji do przeslania. Bity 37 do 44 — Oznaczone: SPH. — Te ele- 25 menty binarne definiuja skok fazy, który ma byc wykonany na koncu instrukcji rozkazu AFS, war¬ tosc skoku fazy jest zawarta pomiedzy 0 i ±127. Bit 45 — Oznaczony: BUS. — Jesli jego wartosc jest „1", to ten element binarny zezwala na prze- 30 slanie parametru P na lacze wymiany informacji LIME. Bit 46 — Oznaczony: CB. — Jesli jego wartosc jest „1", to ten element binarny umozliwia uznanie lacza wspólpracy LIE jako modulu peryferyjnego. 35 lub modulu wspólpracy w stosunku do urzadzenia logiki sterowania. Jesli jego wartosc jest „0" to lacze wspólpracy jest uznawane w sensie przeciw¬ nym. To jest szczególnie interesujace dla powrotu do urzadzenia logiki sterowania na przyklad dla 40 testu informacji pochodzacych z modulów wspól¬ pracy. Tak samo jest mozliwe wpisanie do modulu wspólpracy informacji przechodzacych z operacji logicznych, lub arytmetycznych wykonanych przez urzadzenie logiki sterowania. 45 Bit 47 — nie wykorzystany. Bit 48 — Dla wszystkich instrukcji rozkazów TAN, OPE, AMT, AES, opisanych powyzej, ele¬ ment 48, oznaczony IMP ma to samo zastosowanie; to jest element nieparzystosci. Jesli liczba „1" slo- 50 wa instrukcji jest parzysta, to jego wartosc jest „1", zapewniajac nieparzystosc slowa instrukcji. Na figurze 19 przedstawiono modul wspólpracy jednostek przelaczeniowych 31 z fig. 4. Modul ten zapewnia emisje i odbiór zlecen pomiedzy jednost- 55 kami przelaczeniowymi i czescia zespolu wspólpracy jednostki sterowania. Rejestr 381 ma wejscie po¬ laczone z wyjsciem bramki I 384, która ma wejscie polaczone z laczem wspólpracy LIE i inne wejscie " polaczone z laczem adresów LAE, z którego odbiera 60 adres AD1 i inne wejscie polaczone z linia stero¬ wania LCE. Wyjscie rejestru 381 jest polaczone z wejsciem bramki I 385, której inne wejscie jest polaczone z laczem adresu LAE, z którego odbioru adres AD1 i inne wejscie polaczone zvlinia sterowa- / 65 nia LCE. Wyjscie bramki I 385 jest polaczone z119 257 57 58 laczem wspólpracy LIE. Wyjscie rejestru 381 jest równiez polaczone z wejsciem adresowania multi- plekseru 382 i demultipleksera 383. Multiplekser 382 ma wejscia polaczone z jednostkami przelacze- niowymi poprzez linie cechowania LU1, LU3, LU5, LU7, które sa liniami podwójnymi. Jak bylo powiedziane poprzednio, centrala za¬ wiera 64 jednostki przylaczeniowe podzielone na cztery grupy. Linie cechowania LU1, LU3, LU5, LU7 sa odpowiednio polaczone z jednostkami przylaczeniowymi 0 do lp, 16 do 31, 32 do 47, 48 do 63. Wyjscie multipleksera 382 jest polaczone poprzez linie wejsciowa z urzadzeniem detekcji wy¬ wolan 386 i z urzadzeniem detekcji bledów 387. Demultiplekser 383 ma wyjscie polaczone z liniami cechowania LU2, LU4, LU6, LU8, które sa liniami podwójnymi. Te linie cechowania sa odpowiednio polaczone z jednostkami przelaczeniowymi 0 do 15, 1(6 do 31, 32 do 47, 48 do 63. Wejscie demultiplek¬ sera 383 jest polaczone z linia wyjscia LS. Emisja informacji do miejsca przeznaczenia jed¬ nostek przelaczeniowych jednej grupy jest wyko¬ nana przez linie cechowania, na przyklad LU2, która jest linia podwójna i informacje sa wysylane jednoczesnie na dwu liniach, linii cechowania i od¬ biornik jednostki przelaczeniowej decyduje która wybrac linie. Informacje wysylane z jednostki prze¬ laczeniowej dochodza poprzez linie cechowania, na przyklad LU1, która jest linia podwójna i modul wspólpracy jednostki przylaczeniowej decyduje któ¬ ra wybrac linie z linii cechowania. Rejestr 381 o pojemnosci dwóch bitów, jest lado¬ wany przez lacze wspólpracy LIE i adres multi¬ pleksera 382 i demultipleksera 383. Multiplekser wybiera linie cechowania dla polaczenia z linia wejsciowa LE. Demultiplekser wybiera linie cecho¬ wania z która laczy sie lacze wyjsciowe LS. Po za¬ ladowaniu poczatkowym, rejestr 381 jest licznikiem umozliwiajacym realizacje badania czasowego mul¬ tipleksera dla wykrycia bledów. Urzadzenie detekcji bledów 387 obrabia bledy pojawiajace sie na linii wejsciowej LE i alarmuje wedlug typu bledu program instrukcji wspólpracy i jego wejscie jest polaczone z laczem testu infor¬ macji LTI. Linia wejsciowa LE jest równiez polaczona z rejestrem zlej nieparzystosci przy odbiorze 402, z rejestrem nie potwierdzonego wywolania 403 i z wejsciem bramki I 405. Wyjscie bramki I 405 jest polaczone z rejestrem zlego odbioru 404. Wyjscie rejestru zlej nieparzystosci przy odbiorze 402 jest polaczone z wejsciem bramki LUB 407 i z wejs¬ ciem bramki I 408. Wyjscie rejestru nie potwier¬ dzonego wywolania jest polaczone z innym wejs¬ ciem bramki LUB 407 i z innym wejsciem bramki I 409. Wyjscie rejestru zlego odbioru 404 jest po¬ laczone z innym wejsciem bramki LUB 407 i z innym wejsciem bramki I 410. Wyjscie bramki LUB 407 jest polaczone poprzez linie 374 z wejs¬ ciem bramki LUB 373 z fig. 18. Inne wejscia bramki I 408, 409, 410 sa polaczone z laczem adresów LAE, z którego bramki I od¬ bieraja bramki adres AD2. Wyjscie kazdej z bra¬ mek I 408, 409, 410 jest polaczone z laczem testu informacji LTI. Linia wejsciowa LE jest takze polaczona z wej¬ sciem bramki I 412, której wyjscie jest polaczone z wejsciem bramki LUB 414. Dwie inne bramki I 411, 413 maja równiez wyjscia polaczone z wej- 5 sciem bramki LUB 414, której wyjscie jest polaczo¬ ne poprzez przewód 415 z wejsciem rejestru licz¬ nika 389. Pamiec mikroprogramu 388, która jest pamiecia czynna, ma pojemnosc 16 slów 16-bitowych, a kaz- 10 de slowo zawiera rozkaz i swój czas pracy tiQj. Wyjscie pamieci mikroprogramu jest polaczone z laczem rozkazów ORD, na które ona wysyla rozkaz odpowiadajacy slowu czytanemu. Rejestr licznika 389 ma wyjscie polaczone z ukladem adresowania 15 pamieci mikroprogramu. Ten rejestr licznika prze¬ suwa sie o jednostke, po wykonaniu kazdego roz¬ kazu. Wejscie rejestru licznika jest polaczone z wyjsciem bramki I 393, której wejscie jest polaczo¬ ne z laczem wspólpracy LIE i inne wejscie pola- 2P czone z laczem adresów LAE, który mu wyzwala adres AD3. Rejestr licznika 389 ma wejscie zerowania Z polaczone z laczem rozkazów ORD, poprzez które odbiera rozkaz zerowania, rozkaz któremu odpo- 25 wiada slowo 13 pamieci mikroprogramu. Rozkazy pamieci mikroprogramu beda opisane w dalszej czesci. Pierwszy komparator 391 i drugi komparator 392 odbieraja kazdy na swoim wejsciu sygnaly czasu 30 Tl do T5, 01 do 05. Pierwszy komparator 391 ma inne wejscie po¬ laczone z wyjsciem pamieci mikropragramu i wy¬ zwala na wejsciu, na linii 394, w oparciu o sygnaly czasu Tl do T5 i 01 do 05, sygnaly czasów mikro- 35 programów TMI w funkcji czasów zaprogramowa¬ nych w pamieci mikroprogramu 388. Drugi komparator 392 ma inne wejscie polaczone z wyjsciem rejestru czasu wywolania 390 i wy¬ zwala na wejsciu na linii 395, w oparciu o sygnaly 40 czasu Tl do T5 i 01 do 05, sygnaly czasów progra¬ mu TPR w funkcji czasów umiejscowionych w re¬ jestrze czasów wywolan. Wejscie rejestru czasów wywolan 390 jest polaczone z wejsciem bramki LUB 396, której wejscie jest polaczone z wejsciem 45 bramki I 398. Na wejsciu bramki I 397 sa podawane sygnaly czasu Tl do T5 i 01 do 05 i bramka ta ma wejscie polaczone poprzez linie 399 z wyjsciem urzadzenia detekcji wywolan 386. Bramka 398 ma wyjscie po- 50 laczone z laczem wspólpracy LIE i inne wejscie polaczone z laczem adresów LAE, z którego od¬ biera adres ADl. Wyjscie rejestru czasów wywolan 390 jest polaczone z wejsciem bramki I 400, której inne wejscie jest polaczone z laczem adresów LAE, 55 z którego odbiera adres ADl i inne wejscie pola¬ czone z linia sterowania LCE. Wyjscie bramki I 400 jest polaczone z laczem wspólpracy LIE. Bram¬ ka I 405 ma inne wejscie polaczone z laczem, rozkazów ORD, poprzez które odbiera rozkaz od- 60 powiadajacy slowu 112 pamieci mikroprogramu. Bramka I 411 ma wejscie polaczone z linia 399 wychodzaca z urzadzenia detekcji wywolan 386- i inne wejscie polaczone z laczem rozkazów ORDr z którego odbiera rozkazy odpowiadajace slowom 65 9, 10, 11 pamieci mikroprogramu 388. Bramka I 41£119 257 59 60 25 ma wejscie polaczone z linia wejsciowa LE, jak bylo juz powiedziane i inne wejscie polaczone z laczem rozkazów ORD, z którego odbiera rozkaz odpowiadajacy 4 slowu pamieci mikroprogramu i inne wejscie polaczone poprzez linie 394 z wyjs- 5 ciem pierwszego komparatora 391. Bramka I 413 ma wejscie polaczone z laczem rozkazów ORD, z którego odbiera rozkaz odpowiadajacy 5 slowu pamieci mikroprogramu i inne wejscie polaczone poprzez linie 394 z wyjsciem pierwszego kompara- u tora 391. Rejestr bufora wspólpracy 420 jest rejestrem 37-bitowym. Ma on wejscie równolegle polaczone z wyjsciem bramki I 421, która ma wejscie pola¬ czone z laczem wspólpracy LIE, inne wejscie pola- 15 czone z laczem adresów LAE, z którego odbiera adres ADl i inne wejscie polaczone z linia stero¬ wania LCE. Wyjscie równolegle rejestru bufora wspólpracy 420 jest polaczone z wejsciem bramki I 422, której inne wejscie jest polaczone z laczem ^ adresów LAE, z którego odbiera adres ADl i inne wejscie polaczone z linia sterowania LCE. Wejscie szeregowe rejestru bufora wspólpracy jest polaczo¬ ne z wyjsciem bramki I 423, której wejscie jest polaczone z linia wejsciowa LE i inne wejscie po¬ laczone z laczem rozkazów ORD, z którego odbiera rozkazy odpowiadajace slowom 5 i 6 pamieci mi¬ kroprogramu 388. Wyjscie szeregowe rejestru bufo¬ ra wspólpracy jest polaczone z wejsciem bramki I 424, której inne wejscie jest polaczone z laczem ^ Tozkazów ORD, z którego odbiera rozkazy odpo¬ wiadajace slowom 7 i 8 pamieci mikroprogramu. Bramka I 425 ma wejscie polaczone poprzez linie 395 z wyjsciem drugiego komparatora 392 i inne wejscie polaczone z laczem rozkazów ORD, z któ- 35 rego odbiera rozkazy odpowiadajace 'slowom 3 i 10 pamieci mikroprogramu. Bramka I 426 ma wejscie polaczone poprzez linie 394 z wyjsciem pierwszego komparatora 391 i inne wejscie polaczone z laczem rozkazów ORD, z którego odbiera rozkazy odpo- 40 wiadajace slowom 1 i 2 pamieci mikroprogramu. Wyjscie kazdej z bramek I 424, 425 i 426 jest od¬ powiednio polaczone z wejsciem bramki LUB 427, której wyjscie jest polaczone poprzez linie wyjscia LS z demultiplekserem383. 45 Rejestr bufora wspólpracy 420 ma uklad adreso¬ wania zapisu 428 dla zapisu równoleglego, jak i zapisu szeregowego i uklad adresowania odczytu 429 dla odczytu równoleglego jak i odczytu szere¬ gowego. Dwa uklady adresowania sa polaczone z 50 linia adresowania LAD, która wyzwala adresy po¬ chodzace z modulu adresowania bezposredniego i posredniego 270 z fig. 15. Te dwa uklady adreso¬ wania 428 i 429 umozliwiaja adresowanie przez sektor rejestru bufora wspólpracy. 55 Kazde slowo pamieci1 mikroprogramu 388 zawiera 16 bitów. Kazde slowo jest utworzone w sposób podany ponizej: Bity 1 do 4 — definiuja rozkaz. Bit 5 — Oznaczony FPE. — Uznaje koniec pro- 60 -cedury wspólpracy. Bit 6 — Oznaczony: ATR. — Uznaje oczekiwanie odbioru. Bity 7 do D6 — Oznaczone: TMI. — Te elementy binarne definiuja czas dotyczacy rozkazu, który 65 jest zawarty w slowie korespondujacym. Elementy binarne 7 do l!l wskazuja sygnaly czasu 05 do 01, elementy binarne 12 do 16 wskazuja sygnaly czasu T5 do Tl. Rózne rozkazy, zakodowane na elementach binar¬ nych 1 do 4 sa nastepujace: 1) EPER1 — Rozkaz ten narzuca przeslane na linie LS sygnaly nieparzystosci w czasie zde¬ finiowanym bitami 7 do 16 (oznaczenie TMI). Pierwszy komparator 391 dokonuje porównania . tego czasu z czasem odpowiadajacym sygnalom czasu Ti, Oj i wyzwala na wyjsciu na linii 394 sygnal, który jest podawany na bramke I 426, która odbiera z drugiej strony rozkaz EPER1. Bramka I 426 wyzwala sygnal, który jest podawany na linie wyjsciowa LS poprzez bramke LUB 427. 2) EPER2 — Rozkaz ten wskazuje „dobry odbiór" i narzuca wyslanie na linie LS sygnalu dobrej parzystosci. Po odbiorze zlecenia poprzez linie wejsciowa LE, którego parzystosc jest wery¬ fikowana przy odbiorze, pierwszy komparator 391 dokonuje porównania pomiedzy czasem danym przez slowo rozkazu EPER 2 i czasem odpowiadajacym sygnalom czasu Ti, Oj i wy¬ zwala na wyjsciu na linii 394 sygnal, który jest podawany na bramke I 246, która jest warunkowana rozkazem EPER2 i wyzwala sygnal, który jest podawany na linie wyjscio¬ wa LS poprzez bramke LUB 427. 3) EPER3 — Rozkaz ten odpowiada wyslaniu wy¬ wolania. Rejestr czasu wywolania 390 jest ladowany przez lacze wspólpracy LIE poprzez bramke I 398 i bramke LUB 396. Drugi kom¬ parator 392 dokonuje porównania pomiedzy czasem danym przez elementy binarne 7 do 16 slowa rozkazu EPER3 i czasem wywolania ustawionym w rejestr czasu wywolania 390, czas wywolania odpowiada oczywiscie nume¬ rowi jednostki przelaczeniowej, której on zada wywolania. Drugi komparator wyzwala na linii 395 sygnal, który jest podawany na bram ke I 425, która jest warunkowana rozkazem EPER3. Bramka I 425 wyzwala sygnal, który jest podawany na linie wejsciowa LS poprzez bramke LUB 427. 4) syn — Rozkaz ten umozliwia oczekiwanie na zgodnosc pomiedzy czasem danym przez ele¬ menty binarne 7 do 16 i czasem danym przez sygnaly Ti i Oj. Gdy pierwszy komparator 391 stwierdza zgodnosc to wyzwala sygnal, który jest podawany na bramke I 412 warunkowana przez rozkaz SYN i sygnal jest przesylany przez linie wejsciowa LE. Bramka I 412 wy- , zwala poprzez bramke LUB 414, sygnal na przewodzie 415, który jest polaczony z wejs¬ ciem wyprzedzenia rejestru licznika 389. Syg¬ nal ten powoduje wyprzedzenie rejestru licz¬ nika w celu zaadresowania nastepnej sekwen¬ cji w pamieci mikroprogramu 383. 5) MACI — Rozkaz ten umozliwia wstawienie do rejestru bufora wspólpracy 420 informacji po¬ danej do multipleksera 382. W efekcie rozkaz MACI warunkuje bramke I 423 w czasie zde¬ finiowanym przez elementy binarne 7 do 16119 Cl tego rozkazu. W efekcie pierwszy komparator 391 wyzwala sygnal, który warunkuje bramke I 413, która odbiera równiez rozkaz MACI i sygnal wyzwalany przez pierwszy kompara¬ tor przez elementy binarne 7 do 16 slowa roz- 5 kazu MACI. Bramka I 413 wyzwala sygnal, który jest podawany poprzez bramke LUB 414 na wejsciu wyprzedzenia rejestru licznika 389, wykonujac wyprzedzenie rejestru licznika. 6) MAC2 — Rozkaz ten umozliwia wstawienie do 10 rejestru bufora wspólpracy 420 informacji po¬ dawanych do multipleksera 382. Rozkaz MAC2 warunkuje bramke I 423, lecz w przeciwien¬ stwie do rozkazu MACI, nie powoduje wy¬ przedzenia rejestru licznika 389. 15 7) MAC3 — Rozkaz ten umozliwia wyslanie za¬ wartosci rejestru bufora wspólpracy 420 na linie wyjsciowa LS poprzez bramke I 424 i bramke LUB 427 i bramke I 424 jest warun¬ kowana przez rozkaz MAC3. 20 8) MAC4 — Rozkaz ten umozliwia wyslanie za¬ wartosci rejestru bufora wspólpracy 420 na linie wyjsciowa LS poprzez bramke I 424 i bramke LUB 427. Bramka I 424 jest warun¬ kowana przez rozkaz MAC4. 9) FIP1 — Rozkaz ten umozliwia, jesli wystepuje potwierdzenie wywolania przez urzadzenie retekcji wywolan 386 wykonanie wyprzedzenia rejestru licznika 389. W efekcie bramka I 411 * jest warunkowana przez rozkaz FIP1 i sygnal wyzwolony przez urzadzenie detekcji wywolan. Sygnal wychodzacy z bramki I 411, jest po¬ dawany poprzez bramke LUB 414, na wejscie wyprzedzenia rejestru licznika 389. 35 10) FIP2 — Rozkaz ten umozliwia, jesli wystepuje potwierdzenie wywolania przez urzadzenie de¬ tekcji wywolan 386, wykonanie wyprzedzenia rejestru licznika 389, jak pokazano dla roz¬ kazu FIP1. Bramka I 411 jest wiec warunko- 40 wana przez rozkaz FIP2. Ponadto rozkaz ten powoduje wyslanie sygnalu na linie wyjscia LS w celu natychmiastowej emisji w linie. W efekcie bramka I 425 jest warunkowana przez rozkaz FIP2 i przez sygnal wychodzacy 45 z drugiego komparatora 392, który porównuje sygnaly czasu Ti i Oj z zawartoscia rejestru czasu wywolania 390 wypelnionego przez urza¬ dzenie detekcji wywolan 386 poprzez bramke I 397 i bramke LUB396. 50 11) FIP3 — Rozkaz ten odpowiada koncówce wy¬ wolania w.przypadku odpowiedzi. Rozkaz ten wykonuje wyprzedzenie rejestru licznika 389, jesli wystepuje odpowiedz na wywolanie. W efekcie rozkaz FIP3 warunkuje bramke I 411, 55 która jest równiez warunkowana, w przypad¬ ku odpowiedzi, przez sygnal emitowany przez urzadzenie detekcji wywolan 386. 12)FIP4 — Rozkaz ten powoduje kontrole, czy sygnal dobrze odebrany dociera do modulu w wspólpracy z odpowiedzia na emisje zlecenia. Jesli sygnal nie jest odbierany, to bramka I 405 odbiera rozkaz 12 i ustawia w pozycji „1" rejestr 404. 13)PEB — Rozkaz ten umozliwia zerowanie reje- fi9 62 stru licznika 389. Jest on podawany na wejs¬ ciu zerowania Z rejestru licznika. Rejestr buforowy wspólpracy 420 jest podzielony na cztery sektory: SCO osmiobitowy, SCI osmiobi- towy, SC2 szesnastobitowy, SC3 pieclobitowy. Kazdy sektor ma okreslona funkcje. Sektor SCO wskazuje typ i funkcje do wypelnienia, sektor SCl wskazuje kanal czasowy multipleks wyjsciowy LRS, lub wejsciowy LRE, jednostek przelaczeniowych, sek¬ tor SC2 opisuje jednostke przylaczeniowa i wypo¬ sazenie tej jednostki przylaczeniowej. Sektor SC3 zawiera zlecenie, które dotyczy stacji operatorskich. Czasy wywolania i odpowiedzi sa rózne i zaleza od tego, czy dotycza zespolu Wspólpracy jednostki sterowania 4, czy jednostki sterowania 5. Oznaczy¬ my zespól wspólpracy jednostki sterowania 4 przez ECHl i zespól wspólpracy jednostki sterowania 5 przez ECH. Czas wywolania tn odpowiada n-tej jednostce przylaczeniowej, która bedzie oznaczona przez USn, z grupy jednostek przelaczeniowych. Kazdy czas wywolania tn jest podzielony na piec czasów 01.. .05, które odpowiadaja: 01 — Wywolanie z jednostki przylaczeniowej w kierunku zespolu wspólpracy ECHl (linie cechowania LU 2, 4, 6, 8) 02 — Wywolanie z zespolu wspólpracy ECHl w kierunku jednostki przylaczeniowej (linie cechowania LU 1, 3, 5, 7) lub wywolanie z. jednostki przylaczeniowej w kierunku dwóch zespolów wspólpracy ECHl i ECH2 (linie cechowania LU 2, 4, 6, 8 w kazdym module zespolu wspólpracy), 03 — Odpowiedz zespolu wspólpracy ECHl da jednostki przylaczeniowej (linie cechowania LU 1, 3, 5, 7), lub odpowiedz z jednostki przylaczeniowej do zespolu wspólpracy ECHl (linie cechowania LU 2, 4, 6, 8). 04 — Wywolanie z zespolu wspólpracy ECH2 w kierunku jednostki przylaczeniowej (linie cechowania LU l, 3, 5, 7), lub wywolanie z jednostki przylaczeniowej w kierunku ze¬ spolu wspólpracy ECH2 (linie cechowania LU 2, 4, 6, 8). 05 — Odpowiedz z zespolu wspólpracy ECH2 w kierunku jednostki przylaczeniowej (linie cechowania LU 1, 3, 5, 7), lub odpowiedz z jednostki przylaczeniowej w kierunku zespolu wspólpracy ECH2 Ginie cechowania LU 2, 4, 6, 8). Wymiana informacji pomiedzy zespolem wspól¬ pracy i jednostkami przylaczeniowymi jest wy¬ konywana od tl6 01 do t23 05 dla ECHl i od t24 01 do t31 05 dla ECH2. Element binarny nieparzy- stosci jest wyzwalany w t23 03 dla ECHl i w t31 03 dla ECH2. Bedzie obecnie objasniony przebieg wymiany. W czasie emisji, urzadzenie logiki sterowania 28 zespolu wspólpracy, na przyklad ECHl, weryfikuje gotowosc modulu wspólpracy jednostek przylacze¬ niowych, wykonuje wówczas nastepujace operacje: zapelnia pamiec mikroprogramu 388, która zawiera wówczas w formie rozkazów procedure wymagana do emisji, zapelnia rejestr bufora wspólpracy 420 zleceniem do wyslania rozpoczynajac numerem-119 63 grupy jednostek przylaczeniowych, których dotyczy to zlecenie, zapelnia rejestr 381 tym numerem gru¬ py, rozpoczynajac numerem jednostki przylaczenio¬ wej do wywolania zapelnienia rejestru czasu wy¬ wolania, rozpoczynajac rejestrem licznika 389 w 5 celu zwolnienia procedury wspólpracy. Przy odbiorze, modul wspólpracy jest w pozycji oczekiwania odbioru zlecenia. W efekcie pamiec mikroprogramu 388 jest zapelniona przez pierwsza mikroinstrukcje rozkazu FIP2 (oczekiwanie odbio- 10 ru), Pociawszy od odbioru wywolania z jednostki przylaczeniowej, modul wspólpracy jest w pozycji odbioru zlecenia. Na figurze 20 przedstawiono modul wspólpracy pomiedzy dwiema jednostkami sterowania 29 z fig. 15 4. Modul ten zapewnia wymiane informacji pomie¬ dzy jednostka sterowania zwana „glówna" i jed¬ nostka sterowania zwana „podporzadkowana". Modul wspólpracy wystepuje w kazdej jednostce sterowania 4 i 5, poniewaz jednostki te sa identycz-: 20 ne i kazda z nich moze byc „glówna" lub „pod- ^ porzadkowana". Te informacje dotycza w istocie czesci multirejestru i modulu przelicznika 32 z lig." 4. Ponadto modul wspólpracy pomiedzy dwiema jed- 25 nostkami sterowania 29 zapewnia równiez wymiane informacji pomiedzy jednostka sterowania do której nalezy i organem kontroli 7 centrali. W module tym znajduje sie, tak jak w module wspólpracy jednostek przylaczeniowych pokazanych na fig. 19, 30 caly zespól organów przeznaczonych do sterowania procedura modulu. Organy te sa wiec oznaczone w ten sam sposób, jak w przypadku z fig. 19, po¬ niewaz spelniaja te same funkcje. Mamy wiec: pa¬ miec mikroprogramu 388, rejestr licznika 3S9, 35 bramke I 393, której wejscie jest polaczone z la¬ czem wymiany informacji LIME, a inne wejscie tej bramki jest polaczone z laczem adresów LAE. Pierwszy komparator 391, drugi komparator 392, rejestr czasu wywolania 390, bramka LUB 396, 40 dwie bramki I 397 i 398, bramke I 400, urzadzenie detekcji wywolan 386, urzadzenie detekcji bledów 387, trzy bramki I 411, 412, 413, bramke LUB 414, rejestr zlej nieparzystosci przy odbiorze 402, reje¬ str niepotwierdzonych wywolan 403, rejestr zlego 45 odbioru 404, trzy bramki I 408, 409, 410, bramke LUB 407, której wyjscie jest; polaczone z bramka LUB 373 z fig. 18, poprzez linie 375, dwie bramki I 405, 410. Rozkazy pamieci mikroprogramu 388 sa takie 50 same jak poprzednio opisane. Pierwsza zwrotnica 440 odbiera informacje badz z innej jednostki ste- Towania poprzez linie wspólpracy ELMl i ELM3, badz z ogranu kontroli 7 poprzez linie kontroli LC1 i CL3. Wyjscie pierwszej zwrotnicy jest utwo- 55 rzone z linii wejsciowej LE. Druga zwrotnica 441 wysyla informacje badz do innej jednostki stero¬ wania poprzez linie wspólpracy ELM2 i ELM4, badz do organu kontroli poprzez linie kontroli LC2 iLC4. 60 Informacje sa podawane na wejscie drugiej zwrotnicy poprzez linie wyjsciowa LS. Kazda zwrotnica jest polaczona z laczem adresów LAE, z którego odbiera adres AD3. Kazda zwrotnica jest ponadto sterowana rozkazami 6, 1 lub 8 pochodza- 65 64 cymi z pamieci mikroprogramu 388. Lacze rozka¬ zów ORD wyzwala odpowiednio rozkaz 6, 1, 8 na wejsciu bramki LUB 442, której wyjscie jest po¬ laczone z wejsciem sterowania kazdej zwrotnicy. Rejestr osmiobitowy 443 ma linie wyjscia AME, na której znajduja sie sygnaly AME 9 do AME 16. Wejscie rejestru 443 jest polaczone z wyjsciem bramki I 444, która ma wejscie polaczone z laczem wspólpracy LIE i inne wejscie polaczone z laczem adresów LAE, poprzez które odbiera adres AD3. Sygnaly wyjsciowe AME 9, AME 16 sluza do ste¬ rowania zapisywaniem lub odczytywaniem reje¬ stru wejsciowego 445, pamieci wspólpracy 446, reje stru wyjsciowego 447. Rejestr wejsciowy 445 ma wejscie polaczone z wyjsciem bramki LUB 448, której wejscie jest po¬ laczone z wyjsciem bramki I 449, inne wejscie jest polaczone z wyjsciem bramki I 450. Wejscie bramki I 449 jest polaczone z linia wejsciowa LE i inne wejscie bramki jest polaczone z laczem rozkazów ORD, poprzez które odbiera rozkazy 5 i 6. Wejscie bramki I 450 jest polaczone poprzez inwertor 451 z laczem rozkazów ORD. Wyjscie rejestru wejscio¬ wego 445 jest polaczone z wejsciem bramki I 452, której inne wejscie jest polaczone z linia wyjscia AME, poprzez która odbiera sygnal AME 9. Wyjscie bramki I 452 i wyjscie bramki I 453 sa odpowiednio polaczone z wejsciem bramki LUB 454, wejscie bramki I 453 jest polaczone z laczem wspól¬ pracy LIE, a inne wejscie tej bramki jest polaczo¬ ne z laczem adresów LAE, poprzez które odbiera adres AD1 i inne wejscie tej bramki jest pola¬ czone z linia sterowania LCE i ostatnie wejscie jest polaczone z linia wyjscia AME, poprzez która od¬ biera sygnal AME 15. Wyjscie bramki LUB 454 jest polaczone z wejsciem pamieci wspólpracy 446 o po¬ jemnosci 16 slów 16-bitowych. Adresowanie pamieci wspólpracy 446 jest wy¬ konywane przez uklad zawierajacy bramke I 456, rejestr licznika 457, bramke I 458, bramke I 459 i bramke LUB 460. Wejscie bramki I 456 jest po¬ laczone z laczem wspólpracy LIE, a inne wejscie tej bramki jest polaczone z laczem adresów^LAE, poprzez które odbiera adres AD3, wejscie wyprze¬ dzenia rejestru licznika 457 jest polaczone poprzez przewód 415 z wejsciem bramki LUB 414. Wejscie bramki I 458 jest polaczone poprzez inwertor lo¬ giczny 461 z wejsciem bramki I 459 z linia wyjs¬ ciowa AME, która wyzwala sygnal AME 14, inne wejscie bramki I 459 jest polaczone z linia adre¬ sowania LAD wychodzaca z modulu adresowania bezposredniego i posredniego 270 z fig. 15. Wyjscie pamieci wspólpracy 446 jest polaczone z jednej strony z bramka I 462 i z drugiej strony z bramka I 463. Wejscie bramki I 462 jest polaczo¬ ne z linia wyjsciowa AME, która odbiera sygnal AME 16, a inne wejscie tej bramki jest polaczone z laczem adresów LAE, którym odbiera adres AD1. Trzecie wejscie tej bramki jest polaczone z linia sterowania LCE. Wyjscie bramki I 462 jest pola¬ czone z laczem wspólpracy LIE. Wejscie bramki I 463 jest polaczone z linia wyjsciowa AME, która odbiera sygnal AME 10. Wyjscie bramek I 463 jest polaczone z wejsciem rejestru 447, którego wyjscie jest polaczone z wejs-119 257 65 66 ciem bramki I 464, której inne wejscie jest pola¬ czone z linia wyjscia AME, która odbiera sygnal AME 11. Wyjscie bramki I 164 jest polaczone po¬ przez przewód 465 z wejsciem bramki I 450, która umozliwia zapisanie w rejestrze wejsciowym infor¬ macji pochodzacych z rejestru wyjsciowego 447. Tak jak w module wspólpracy jednostek przy¬ laczeniowych z fig. 19 znajduje sie uklad zawiera¬ jacy trzy bramki I 424, 425, 426, bramke LUB 427, której wyjscie jest polaczone poprzez linie wyjscia LS z druga zwrotnica 441. Wejscie bramki I 424 jest polaczone z wyjsciem bramki I 464, inne wejs¬ cie bramek I sa polaczone w ten sam sposób jak na fig. 19. Jak bylo wykazane, jednostki sterowania 4 i 5 prowadza dialog miedzy soba za^ posrednictwem linii wspólpracy ELM. Dialog ten wykonuje sie w czasie w scisle okreslonych momentach ramki. W ten sposób jednostka sterowania 4 wywoluje jed¬ nostke sterowania 5 w chwili zdefiniowanej przez to02, a jednostka sterowania 5 odpowiada w chwili zdefiniowanej przez to03. Jednostka sterowania 5 wywoluje jednostke sterowania 4 w chwili tl6 02, a jednostka sterowania 4 odpowiada w chwili tl6 03. Informacje sa wymieniane w ramce która towa¬ rzyszy wywolaniu; od toOl do t31 02. Jednostka sterowania, która wysyla wywolanie i odbiera odpowiedz jest ustawiona w pozycji na¬ dawania, co oznacza, ze modul wspólpracy pomie¬ dzy dwiema jednostkami sterowania 29 nadaje, po¬ czawszy od tego jak nastapi rozwiniecie mikropro¬ gramu zawartego w pamieci mikroprogramu 388 modulu. Ten saim modul jednostki sterowania od¬ bierajacy wywolanie jest ustawiony w pozycji od¬ bioru i jego pamiec mikroprogramu 388 wyzwala prograim odbioru. Przy nadawaniu zawartosci pamieci 446 jest prze¬ kazywana na linie wyjscia LS i nastepnie na linie wspólpracy ELM 2. Przy odbiorze informacje prze¬ chodza poprzez linie wspólpracy ELM 1 i sa wysy¬ lane do pamieci wspólpracy 446 poprzez linie wejs¬ cia LE, za posrednictwem rejestru wejsciowego 445. Wymiana z organem kontroli 7 poprzez linie kontrolne LC przebiega w ten sam sposób, lecz momenty wywolania i odpowiedzi sa rózne. Na figurze 21 przedstawiono ^modul wspólpracy pola komutacyjnego 30 z fig. 4. Modul ten umozli¬ wia transmisje informacji pomiedzy polem komu¬ tacyjnym 1 i zespolem wspólpracy 9 jednostki ste¬ rowania. Modul wspólpracy pola komutacyjnego zawiera rejestr 470 o pojemnosci 32 bitów. Rejestr jest podzielony na cztery sektory. Zapisywanie w kazdym sektorze jest wykonywane za posrednic¬ twem bramek I 471, 472, 473, 474, a odczytywanie kazdego sektora jest wykonywane za posrednic¬ twem bramek I 475, 476, 477, 478. Bramki I 471, 472, 474 maja po jednym wejsciu polaczonym z laczem wspólpracy LTE i inne wejs¬ cia polaczone z laczem adresów LAE, poprzez które odbieraja adres AD1 i inne wejscie polaczone z linia sterowania LGE, która odbiera bit 27, inne wejscie polaczone z linia adresowania, która wy¬ zwala w kazdej bramce I sygnal odpowiadajacy sektorowi rejestru polaczonego z wyjsciem odpo¬ wiedniej bramki I. W ten sam sposób, kazda z bramek I 475, 476, 477, 478 ma polaczone wejscie z okreslonym sekto¬ rem rejestru 470, maja one wejscia polaczone z linia sterowania LCE, poprzez która odbieraja bit 5 21, wejscia polaczone z laczem adresów LAE po¬ przez które odbieraja adres AD1 i wejscia pola¬ czone z linia adresowania LAD, które wyzwala na kazdej bramce sygnal odpowiadajacy sektorowi z którym jest polaczona. Wyjscie kazdej z bramek 10 I 475, 476, 477, 478 jest polaczone z laczem wspól¬ pracy LIE. Rejestr 470 ma wejscie szeregowe polaczone z. wejsciem bramki I 479, która ma wejscie polaczo¬ ne z linia rozkazów OLX2. Wyjscie szeregowe reje- 15 stru 470 jest polaczone z wejsciem bramki I 480, której wyjscie jest polaczone z linia rozkazów OLXl. Obie linie rozkazów OLXl i OLX2 tworza linie rozkazów OLX z fig. 1. Linia rozkazów OLXl wyzwala informacje w 20 polu komutacyjnym 1, a linia rozkazów OLX2 prze¬ syla w kierunku modulu wspólpracy pola komuta¬ cyjnego informacje wyemitowane przez pole komu¬ tacyjne. Urzadzenie pozycyjne 482, które steruje emisja lub odbiorem rejestru 470 ma wyjscie emisji 25 polaczone przewodem 483 z wejsciem bramki I 480 i wyjscie odbioru polaczone przewodem 484 z wejs¬ ciem bramki I 479. Urzadzenie pozycyjne 482 ma wejscie polaczone z laczem odresów LAE oraz drugie wejscie polaczone z ukladem podstawy 30 czasu 6, z którego odbiera sygnaly ti i Oj. Rejestr konca wspólpracy 487 ma wyjscie pola¬ czone z wejsciem bramki I 490 i wejscie polaczone z linia rozkazów OLX2. Rejestr nieparzystosci 48$ ma wyjscie polaczone z wejsciem bramki I 491 35 i wejscie polaczone z linia rozkazów OLX2. Rejestr zlego odbioru 489 ma wyjscie polaczone z wejsciem bramki I 492 i wejscie polaczone z linia rozkazów OLX2. 40 Inne wejscie kazdej z bramek I 490, 491, 492 jest polaczone z laczem adresów LAE, z którego* one odbieraja adres AD2. Wyjscie kazdej z bramek; I 490, 491, 492 jest polaczone z laczem testu infor¬ macji LTL Wyjscie kazdego z rejestrów 487, 488,. 489 jest odpowiednio polaczone z wejsciem bramki LUB 493, której wyjscie jest polaczone, poprzez: linie 376, z wejsciem bramki LUB 373 z fig. 18. Rejestr 470 jest wiec dostepny równolegle na wejsciu i wyjsciu poprzez lacze wspólpracy LIE. 50 Kazdy sektor odpowiada funkcji dokladnie okreslo¬ nej która dotyczy wspólpracy z polem komutacyj¬ nym. Sektor SCO — 4 bitowy jest dostepny poprzez bramki I 471, 475 i jest zarezerwowany dla typa 55 funkcji. Sektor SCl — 12 bitowy jest dostepny poprzez: bramki I 472, 476 i jest zarezerwowany dla pytaja¬ cych o numer jednostki przylaczeniowej, numer ka¬ nalu czasowego i numery multipleksów wejscio- 60 .wych i wyjsciowych, które lacza jednostke przy¬ laczeniowa z polem komutacyjnym. Sektor SC2 — 12 bitowy dostepny poprzez bramki I 473, 477 jest zarezerwowany dla zapytan o numer jednostki przylaczeniowej, numer kanalu czasowego* 65 i numery multipleksów wejsciowych i wyjsciowych*ii9: 67 które lacza jednostke przylaczeniowa z polem ko¬ mutacyjnym. Sektor SC3 — 4 bitowy dostepny poprzez bramki I 474, 47S zarezerwowany na bledy polaczen przy odpowiedzi pola komutacyjnego. 5 Wyslanie zlecenia w kierunku pola komutacyj¬ nego pozwala przede wszystkim zapelnic równo¬ legle rejestr 470, informacje tworzace zlecenie sa wysylane laczem wspólpracy LIE, nastepnie bram¬ ka I 480 jest sterowana na wyslanie przez urzadze- lf nie pozycyjne 482. Wyslanie jest • sterowane w okreslonym czasie przez tl5 05. Zawartosc rejestru 470 jest transmitowana szeregowo na linii rozkazu OLXl. Emisja ma miejsce od tl5 05 do t22 02. Jeden element binarny rejestru 470 jest emitowany 15 w kazdym czasie 01, 02....05. Przerzutnik nieparzy- stosci umozliwia kontrole nieparzystosci zlecenia przesylanego linia rozkazu OLXl. Jesli nieparzystosc jest zla, to nastepuje wyslanie dodatkowego elementu binarnego na koncu zlece- 20 nia, w celu uzyskania dobrej parzystosci. Pole ko¬ mutacyjne kontroluje równiez dobra parzystosc zlecen przychodzacych. Jesli ta parzystosc jest debra, to pole komutacyjne przesyla ponownie przez linie rozkazu OLX2 element binarny dobrego 25 odbioru, który powoduje ustawienie rejestru zlego odbioru 489 w pozycji „0". Jesli parzystosc jest bledna, to rejestr zlego od¬ bioru jest ustawiany w pozycji „1" i ten znak jest wysylany na lacze testu informacji LTI poprzez bramke I 492. Blok operatora przedstawiony na fig. 16 pobiera ten znak do rozpatrzenia; znak któ¬ ry wykazuje, ze zlecenie zostalo zle odebrane przez pole komutacyjne i ze trzeba je przeslac ponow- 35 nie. Odbiór zlecenia przychodzacego z pola komuta¬ cyjnego przebiega nastepujaco: W pierwszej fazie modulu wspólpracy pola komutacyjnego jest auto¬ matycznie ustawiony na odbiór, poczawszy od 40 przyjscia ramki, która nastepuje po tej, podczas której zlecenie bylo wysylane w kierunku pola komutacyjnego i w tym celu urzadzenie pozycyjne 482 steruje bramka I 479, poczawszy od przyjecia ramki. 45 Gdy zlecenie przyjdzie z pola komutacyjnego poprzez linie rozkazu OLX2, to jest wstawione do rejestru 470 podczas trwania odbioru, to znaczy od czasu tl5 05 do czasu t22 02. Przy odbiorze zlecenia jest wykonywana kontrola 50 nieparzystosci; jesli nieparzystosc jest dobra, to rejestr konca wspólpracy 487 wyzwala na koncu odbioru sygnal konca wspólpracy o wartosci „1", rejestr nieparzystosci 488 wyzwala sygnal o war¬ tosci „0"; jesli nieparzystosc jest zla, to rejestr 55 konca wspólpracy 487 wyzwala sygnal o wartosci „0" a rejestr nieparzystosci 488 generuje sygnal o wartosci „1" i sygnaly te sa przesylane do bloku operatora poprzez lacze testu informacji LTI, który bedzie sterowal ponownie operacja wspólpracy, to 60 znaczy emisja zlecenia w kierunku pola komuta¬ cyjnego. Gdy odbiór zlecenia z pola komutacyjnego jest dobry, zawartosc rejestru 470 jest w dwu fazach przesylana do lacza wspólpracy LIE i informacje 65 68 sa wstawione do modulu pamieci centralnej 271 z fig. 15. Na figurze 22 przedstawiono modul przelicznika 271 z fig. 4. Modul ten zapewnia magazynowanie niezbednych informacji w oparciu o multirejestr w celu zestawienia i rozlaczenia róznych typów polaczen wykonywanych przez centrale telefoniczna. W efekcie, modul ten jest w istocie zlozony z pa¬ mieci przelicznika, gdzie sa rejestrowane dane, to znaczy informacje dotyczace sieci telefonicznej i abonentów centrali. Dla abonentów danymi tymi sa: adres laczenia, to znaczy numer jednostki przy¬ laczeniowej do której jest on przylaczony i numer urzadzenia w jednostce przylaczeniowej oraz rózne ograniczenia mogace go dotyczyc, takie jak: prze¬ niesienia, nie wyposazony itd. Tak samo dla multi¬ pleksu danymi sa: numer jednostki przylaczenio¬ wej i numer urzadzenia w jednostce przylaczenio¬ wej, do którego multipleks jest przylaczony. Wokól pamieci przelicznika znajduje sie logika dostepu umozliwiajaca dostep do informacji zapisa¬ nych w pamieci przelicznika. Logika dostepu jest takze dostepna poprzez urzadzenie logiki sterowania, z fig. 14. Pamieci przeliczników musza byc dostepne dla odczytu, aby informacje które sa tam zapisane mogly byc wykorzystane przez multirejestr. Pamieci przeliczników musza byc równiez do¬ stepne do zapisu w celu modyfikacji informacji tam zapisanych. W efekcie informacje te zaleza od lokalizacji geograficznej centrali telefonicznej i od warunków eksploatacyjnych tej centrali. Informa¬ cje te musza miec mozliwosci modyfikacji w opar¬ ciu o Centrum Obróbki Informacji CTI, z którym centrala telefoniczna jest polaczona za posrednic¬ twem organów kontroli 7 z fig. 1, w sposób umozli¬ wiajacy na zmiany w kierowaniu rozmów lub zmia¬ ny czasowych ograniczen. Centrum Obróbki Infor¬ macji, które posiada opis dokladny pamieci prze¬ licznika jest równiez obarczone zmianami i nadzo¬ rem pamieci przelicznika. Modul przelicznika pokazany schematycznie na fig. 22 jest utworzony z pamieci przeliczników MTl do MTn polaczonych z laczem wspólpracy LIE, z linia sterowania LCE, z laczem adresów LAE, ukladem synchronizacji 498 i ukladem wy¬ boru adresowania SAD. Uklady te sa równiez po¬ laczone z laczem wspólpracy LIE, linia sterowania LCE i z laczem adresów LAE. Lacze wyboru obsza¬ ru pamieci 499 laczy uklad synchronizacji 498 z kazda pamiecia przelicznika. Linia synchronizacji 500 laczy uklad synchronizacji z kazda pamiecia przelicznika. Lacze wyboru pamieci 501 o n prze¬ wodach laczy uklad wyboru adresowania SAD z pamieciami przelicznika, kazdy przewód laczy uklad wyboru adresowania z jedna pamiecia przelicznika MTl do MTn. Linia 520 laczy uklad synchronizacji 498 z ukladem wyboru adresowania SAD. Uklad wyboru adresowania SAD jest równiez po¬ laczony z pamieciami przelicznika 'MTl do MTn poprzez lacze adresowania geograficznego SAG i poprzez lacze adresowania funkcjonalnego SAF. Na figurze 23 przedstawiono pamiec przelicznika i uklad synchronizacji 498 z fig. 22, a nal fig. 24 przedstawiono uklad adresowania SAD z fig. 22. Na figurze 23 pamiec przelicznika zawiera pamiec119 257 €9 TO buforowa informacji TMI i pamiec do obiegu in¬ formacji MCI. Wyjscie pamieci buforowej informa¬ cji MTI jest polaczone z wejsciem bramki I 502, której wejscie jest polaczone z wejsciem pamieci do obiegu informacji MCI. Wyjscie pamieci do obiegu informacji MCI jest polaczone z wejsciem bramki I 503, której wyjscie jest polaczone z wejs¬ ciem bramki I 504. Wyjscie bramki I 504 jest pola¬ czone z wejsciem bramki LUB 506, której wyjscie jest polaczone z wejsciem pamieci buforowej infor¬ macji MTI. Bramka I 505 ma wejscie polaczone z laczem wspólpracy LIE. Inne wejscie tej bramki jest polaczone z laczem adresów LAE i jeszcze inne wejscie polaczone z linia sterowania LCE. Wyjscie bramki I 505 jest polaczone z innym wejsciem bramki LUB 506. Bramka I 507 ma wejscie polaczone z laczem wspólpracy LIE, a inne wejscie ma polaczone z la¬ czem adresów LAE i inne wejscie polaczone z linia sterowania LCE. Wyjscie bramki 507 jest polaczone z licznikiem 508, który jest równiez i polaczony z laczem adresów LAE i z linia sterowania LCE. Licznik 508 odbiera równiez sygnal zegara wyjscie licznika 508 jest polaczone z ukladem adre¬ sowania pamieci buforowej informacji MTI. Wyjs¬ cie pamieci buforowej informacji MTI jest pola¬ czone z wejsciem bramki I 509, której inne wejscie jest polaczone z linia sterowania na LCE i jeszcze inne wejscie polaczone z laczem adresów LAE. Wyjscie bramki I 509 jest polaczone z laczem wspólpracy LIE. Wyjscie pamieci buforowej infor¬ macji MTI jest równiez polaczone z wejsciem bloku komparatora 510 utworzonego z czterech komparatorów. Blok komparatora jest polaczony z wyjsciem bramki I 511, której wejscie jest polaczone z la¬ czem wspólpracy LIE i inne wejscie tej bramki jest polaczone z laczem adresów LAE. Blok kompa¬ ratora odbiera z bramki I 511 sygnal maski wyjs¬ cia, którego porównanie jest wykonywane na jed¬ nym z dwóch, trzech lub czterech komparatorach zgodnie z odbieranym sygnalem maski. Inne wejscie bloku komparatora jest polaczone z wyjsciem pamieci do obiegu informacji MCI. Wyjscie bloku komparatora jest polaczone z wejs¬ ciem bramki I 512, której inne wejscie jest pola¬ czone poprzez lacze adresowania funkcjonalnego SAF z ukladem wyboru adresowania SAD. Wyjs¬ cie bramki I 512 jest polaczone z wejsciem bramki LUB 513, której inne wejscie jest polaczone poprzez lacze adresowania geograficznego SAG, z ukaldem wyboru adresowania SAD. Wyjscie bramki LUB 513 jest polaczone z wejsciem bramki I 514, której inne wejscie jest polaczone poprzez przewód lacza wyboru pamieci 501, z ukladem wyboru adresowa¬ nia SAD. Wyjscie bramki I 514 jest polaczone z wejsciem bramki I 504, z wejsciem bramki 502 i z wejsciem bramki I 503. Sygnal generowany przez bramke 514 jest nazwany sygnalem koincydencji. Bramka I 518 ma wejscie polaczone z ukaldem synchronizacji 498 poprzez linie synchronizacji 500 i inne wejscie polaczone kablem z 2047, numer ten jest adresem ostatniego slowa pamieci do obiegu informacji MCI. Wyjscie wymienionej bramki I 518 jest polaczone z wejsciem licznika adresów 519, którego wyjscie jest polaczone z ukladem adreso¬ wania pamieci do obiegu informacji MCI, i wymie¬ niony licznik adresów 519 odbiera sygnal zegara w/4. s Uklad synchronizacji 498, który jest wspólny dla wszystkich pamieci przelicznika, zawiera bramke I 512 z trzema wejsciami polaczonymi odpowiednio z laczem wspólpracy LIE, z laczem adresów LAE i z linia sterowania LCE. Wyjscie wymienionej 10 bramki I 515 jest polaczone z wejsciem licznika 516, którego wyjscie jest polaczone z wejsciem komparatora 517 i inne wyjscie licznika 516 jest polaczone poprzez lacze wyboru obszaru pamieci 499 z pamiecia do obiegu informacji, a wymienione 15 lacze wyboru obszaru pamieci 499 jest równiez wy¬ korzystane do polaczenia licznika 516 z wszystkimi pamieciami do obiegu informacji pamieci przelicz¬ nika MTI do MTn. Linia 520 laczy równiez liczniki 516 z ukladem wyboru adresowania SAD. 20 Inne wejscie komparatora 517 jest polaczone po¬ przez okablowania z 2047. Linia synchronizacji 500 laczy wyjscie komparatora 517 z wszystkimi bram¬ kami I 518 pamieci przelicznika MTI do MTn. Pamiec buforowa informacji MTi, ma pojemnosc 25 16 slów 16-bitowych, a pamiec do obiegu informacji MCI ma pojemnosc 2048 slów 16-bitowych i slowa sa ponumerowane od 0 do 2047, pamiec ta jest po¬ dzielona na cztery obszary po 512 slów, kazda pa¬ miec do obiegu informacji MCI jest wy&pecjalizo- 80 wana do jednego lub kilku typów przeliczania da¬ nych. Sygnal generowany przez licznik 516 i prze¬ sylany przez lacze wyboru obszaru pamieci 499" umozliwia wybranie obszaru pamieci w pamieciach do obiegu informacji MCI. 35 Wymieniony sygnal jest numerem obszaru pa¬ mieci. Linia synchronizacji 500 umozliwia wyslanie do wszystkich pamieci do obiegu informacji MCI sygnalu synchronizacji w celu zsynchronizowania ich liczników adresów 519. Na figurze 24 przedstawiono uklad wyboru adre¬ sowania SAD wspólny dla wszystkich pamieci prze¬ licznika. Bramka I 530 o trzech wejsciach pola¬ czeniowych odpowiednio z laczem wspólpracy LIE, z laczem adresów LAE i linia sterowania LCE ma wyjscie polaczone z wejsciem rejestru numer slowa RNM, którego wyjscie jest polaczone z wejsciem komparatora 531. Inne wejscie wymienionego komparatora 531 jest polaczone linia 520 z wejsciem licznika 516, i wyjs¬ cie tego komparatora jest polaczone z wejsciem bramki I 533, której inne wejscie jest polaczone z laczem adresów LAE. Wyjscie bramki I 533 jest polaczone z wejsciem bramki LUB 535. Bramka I 534 o trzech wejsciach polaczonych odpowiednia z laczem wspólpracy LIE, laczem adresów LAE/-. i z linia sterowania LCE ma wyjscie polaczone z wejsciem rejestru adresowania geograficznego RAG, którego wyjscie jest polaczone z wejsciem kom¬ paratora 539. Bramka I 532 o trzech wejsciach polaczonych odpowiednio z laczem wspólpracy LIE,. laczem adresów LAE i z linia sterowania LCE, ma wyjscie polaczone z wejsciem rejestru adresowania, funkcjonalnego RAF, którego wyjscie jest polaczo¬ ne z wejsciem bramki I 537 i jednoczesnie z wejs- 65 ciem komparatora 538. Wymieniona bramka I 5ST 45 50 60119: 71 ma dwa inne wejscia polaczone odpowiednio z laczem adresów LAE i linia sterowania LCE. Wyjs¬ cie bramki I 537 jest polaczone z wejsciem pomieci wyboru adresowania MES, której wyjscie jest po¬ laczone z innym wejsciem komparatora 538. c Licznik adresowania 536 ma wyjscie polaczone z ukladem adresowania pamieci wyboru adresowa¬ nia MES i z wejsciem komparatora 539. Licznik adresowania odbiera sygnal zegara h2. Wyjscie komparatora 538 jest polaczone poprzez lacze adre- io sowania funkcjonalnego SAF z wejsciem bramki LUB 540. Wyjscie komparatora 539 jest polaczone poprzez lacze adresowania geograficznego SAG z innym wejsciem bramki LUB 540, której wyjscie jest polaczone z wejsciem licznika pamieci prze- 15 licznika 541, który odbiera sygnal zegara co3 i któ¬ rego wyjscie jest polaczone poprzez lacze wyboru pamieci 501 z bramka I 514 kazdej pamieci prze¬ licznika. Pojemnosc pamieci wyboru adresowania wynosi 256 slów 16-bitowych. 20 Rejestr numeru slowa RNM jest wywolany przez lacze wspólpracy LIE, a numer slowa który on generuje jest porównywany w komparatorze 531 z numerem generowanym przez licznik 516. Jesli porównanie jest dobre, to komparator 531 wyzwala 25 sygnal, uznania wyboru slowa, w rejestrze adreso¬ wania geograficznego RAG poprzez bramki I 533 i LUB 535. Pamiec przelicznika przedstawiona na fig. 23 jest dostepna badz z adresowaniem bezposrednim, badz 30 z adresowaniem posrednim. Przy adresowaniu bez¬ posrednim pierwsze slowo do rozpoznania jest wsta¬ wiane do rejestru numeru slowa RNM. Sygnal wy¬ boru slowa wyzwolony przez komparator 531 ze¬ zwala zapelnic rejestr adresowania geograficznego 35 RAG, którego wyjsbie jest porównywane, w kompa¬ ratorze 539, z adresem generowanym przez licznik adresowania 536. Jesli porównanie jest dobre, to komparator 539 generuje sygnal wyboru geograficznego, który ze- 40 zwala poprzez bramke LUB 530, -na wyjscie sygnalu z licznika pamieci przelicznika 541, który to sygnal adresuje pamiec przelicznika. Sygnal wyboru geo¬ graficznego wyzwolony na laczu adresowania geo¬ graficznego SAG przez bramke LUB 513 z fig. 23 45 i polaczony z sygnalem wygenerowanym przez licznik pamieci przelicznika 541, tworzy sygnal koincydencji, na wyjsciu bramki I 514 z fig. 23 pamieci przelicznika zaadresowanej przez sygnal wychodzacy z wymienionego licznika pamieci prze- 50 licznika. Wymieniony sygnal koincydencji zezwala na przeslanie zawartosci pamieci do obiegu infor¬ macji MCI do pamieci buforowej informacji MTI, która jest wówczas dostepna na wyjsciu przez lacze wspólpracyLIE. 55 Przy adresowaniu posrednim, nazywanym adre¬ sowaniem przez zawartosc, kazda wyspecjalizowa¬ na pamiec do obiegu informacji MCI modulu prze¬ licznika moze byc wybierana przez adresowanie lunkcjonalne. W tym przypadku rejestr adresowa- 60 nia funkcjonalnego RAF jest ladowany poprzez lacze wspólpracy LIE przez sygnal okreslajacy typ poszukiwanej funkcji. Sygnal wychodzacy z rejestru adresowania funk¬ cjonalnego RAF jest porównywany, w komparato- 65 72 rze 538 z zawartoscia kazdego slowa pamieci wy¬ boru adresowania ^gdy wystapi zgodnosc pomiedzy sygnalem wychodzacym z rejestru adresowania funkcjonalnego RAF i zawartoscia slowa pamieci wyboru adresowania MES, to komparator 538 wy¬ zwala sygnal na laczu adresowania funkcjonalnego SAF, sygnal który jest podawany do wszystkich pamieci przelicznika MTI do MTn. Nastepnie w oparciu o lacze wspólpracy wpisy¬ wane jest do pamieci buforowej informacji MTI slowo lub slowa, zadane w procesie wybierania i dokonuje sie porównania w kazdej pamieci prze¬ licznika, pomiedzy zawartoscia kazdego slowa pa¬ mieci buforowej informacji i kazdym slowem pa¬ mieci do obiegu informacji MCI, która jest zaadre¬ sowana przez swój licznik adresów 519 z fig. 23. Porównanie jest wykonywane w bloku komparatora 510 na 1, 2, 3 lub 4 sektorach slowa, liczba sekto¬ rów jest podana przez sygnal generowany przez bramke I 511. Gdy porównanie jest pozytywne, to blok kompa¬ ratora 510 generuje sygnal, który jest przesylany poprzez bramke I 512 i LUB 513 do bramki I 514. Jedna bramka I 514 pamieci przelicznika, która jest zaadresowana przez licznik pamieci przelicznika 541 z fig. 24 generuje,sygnal koincydencji, który umoz¬ liwia przeslanie do pamieci buforowej informacji slów wybranych z pamieci do obiegu informacji. Dwa typy adresowania, bezposredniego i posred¬ niego umozliwiaja operacje czytania lub zapisy¬ wania w pamieci do obiegu informacji poprzez grupy od 1 do 16 slów. Na figurze 25 przedstawiono modul pamieci po¬ mocniczej zespolu wspólpracy. Modul ten umozli¬ wia, w przypadku oslabienia Centrum Obróbki In¬ formacji CTI, zapamietanie taryfikacji dotyczacych abonentów centrali. Blok pamieci pomocniczej za¬ wiera blok pamieci utworzony z trzech pamieci 550, 551, 552. Zlacza pomocniczego taryfikacji IST o pojemnosci jednego slowa 16-bitowego. Pamieci 550, 551, 552 sa tego samego typu co pamiec 35 z fig. 6a i kazda z nich ma pojemnosc 4096 slów 17-bitowych w tym jeden bit nieparzystosci. Zlacze pomocnicze taryfikacji IST zapewnia polaczenie po¬ miedzy blokiem pamieci i laczem wspólpracy LIE. Bramka I 553 ma trzy wejscia polaczone odpowied¬ nio z laczem wspólpracy LIE, laczem adresów LAE i z linia sterowania LCE. Wyjscie wymienionej bramki I 553 jest polaczone z wejsciem kazdej z czterech bramek I 554, 555, 556, 557, których wyjscia sa odpowiednio polaczone z wejsciem sek¬ tora pamieci 550, 551, 552. Inne wejscie kazdej z bramek I 554, 555, 556, 557 jest polaczone z wyjsciem rejestru dresowania sek¬ tora RAS, który wyzwala sygnal w jednej lub kilku wymienionych bramek I 554 do 557, zezwala¬ jac w ten sposób na zapis w pamieciach 1, 2, 3 lub 4 sektorów slowa wysylanego przez lacze wspól¬ pracy LIE. Rejestr adresowania sektora RAS ma wejscie polaczone z wyjsciem bramki I 558, której wejscie jest polaczone z laczem wspólpracy LIE i inne wejscie tej bramki jest polaczone z laczem adresów LAE. Rejestr adresowania pamieci RAC wykorzysty-119 257 73 74 wany do adresowania pamieci, tak przy zapisywa¬ niu jak i przy odczycie, ma wyjscie polaczone z ukladem adresowania 559 pamieci 550, 551, 552 i wejscie polaczone z wyj-sciem bramki, I 560, której wejscie jest polaczone z laczem wspólpracy LIE, a inne wejscie polaczone z laczem adresów LAE. Pamieci 550, 551, 552 maja równiez wejscie „niepa¬ rzystosci" odpowiadajace jednemu elementowi bi¬ narnemu kazdego slowa; to wejscie „nieparzystosci" jest polaczone z wyjsciem generatora nieparzysto¬ sci 561, którego wejscie jest polaczone z wyjsciem bramki I 553. Generator nieparzystosci umozliwia, podczas za¬ pisu slowa w pamieci, dopisanie, jesli jest tam miejsce elementu binarnego nieparzystosci w 15 bit wymienionego slowa. Pamieci 550, 551, 552 maja wyjscie „slowo" dla 16 bitów i wyjscie „nieparzystosc" dla bitu niepa¬ rzystosci. Wyjscie „slowo" jest polaczone z wejs¬ ciem bramki I 562, której dwa inne wejscia sa odpowiednio polaczone z linia sterowania LCE i laczem adresów LAE. Wyjscie bramki I 562 jest polaczone z wejsciem zlacza pomocniczego taryfi¬ kacji IST i z ukladem kontroli nieparzytsosci 563, który jest równiez polaczony z wyjsciem „niepa¬ rzystosci" pamieci 550, 551, 552. Wyjscie wymienio¬ nego ukladu kontroli nieparzystosci jest polaczone z wejsciem bramki I 564, której inne wejscie jest polaczone z laczem adresowania LAE. Wyjscie bramki I 564 jest polaczone z laczem testu infor¬ macji LTI zespolu wspólpracy. W przypadku zlej nieparzystosci przy czytaniu slowa z pamieci 550 do 552 wystepuje ustawienie w pozycji „1" przerzutnika bledu w ukladzie kon¬ troli nieparzystosci i wymieniony przerzutnik moze byc czytany przy wysylaniu adresu na wejscie bramki I 564 polaczonej z laczem adresów LAE. Na wyjsciu zlacza pomocniczego taryfikacji IST, kazdy sektor 4-bitowy slowa jest polaczony z wejsciem bramek I 565, 566, 567, 568, których inne wejscia sa polaczone z wyjsciem rejestru adresowania sek¬ tora RAS, który umozliwia odczytanie jednego, dwu, trzech lub czterech sektorów. Wyjscie kazdej z bramek I 565, 566, 567, 568 jest polaczone z la¬ czem wspólpracy LIE. W powyzszym opisie wskazano, ze pewne organy sa polaczone z pulpitem. Pulpit ten jest organem niezaleznym od jednostek sterowania 4 i 5 i nie jest niezbedny do funkcjonowania jednostek stero¬ wania. Ten pulpit jest wykorzystywany do pod¬ trzymywania i wyswietlania. Umozliwia on kon¬ trolowanie dzialania danego modulu i jest wyko¬ rzystywany w istocie, z punktu widzenia instalacji centrali i naprawy lub utrzymania pracy. Operacje te sa latwe w zwiazku z wyswietlaniem pewnej liczby informacji i mozliwoscia interweniowania recznego na funkcjonowanie modulu. Wszystkie funkcje realizowane przez pulpit bez¬ posrednio polaczony z modulami, moga byc wy¬ konywane z odleglosci dzieki telepulpitowi stero¬ wanemu przez Centrum Obróbki Informacji za po¬ srednictwem organu kontroli 7. Z^a strzezenia patentowe 1. Telekomunikacyjna centrala czasowa zawiera¬ jaca pole ?komutacyjne, jednostki przylaczeniowe, uklad podstawy czasu, organ kontroli polaczony z centrum obróbki informacji, znamienna tym, ze ponadto zawiera co najmniej jedna jednostke ste¬ rowania utworzona z czesci multirejestru i czesci. 5 zespolu wspólpracy polaczonej poprzez lacze wspól¬ pracy z ta czescia multirejestru, która zapewnia zestawianie i rozlaczanie polaczenia, a czesc zespolu wspólpracy laczy czesc "multirejestru, pole komuta¬ cyjne i jednostki przylaczeniowe, przy czym jed- io nostka sterowania jest polaczona z polem komuta¬ cyjnym poprzez linie polaczen i linie rozkazów, a z jednostkami przylaczeniowymi poprzez linie testu i linie cechowania i z organem kontroli po¬ przez linie kontroli, a wspomniana jednostka stero- 15 wania zastepuje wyspecjalizowane organy dotych¬ czas stosowane w centrali czasowej. 2. Centrala wedlug zastrz. 1, znamienna tym, ze zawiera dwie jednostki sterowania polaczone mie¬ dzy soba poprzez linie wspólpracy. 20 3. Centrala wedlug zastrz. 1, albo 2, znamienna tym, ze czesc multirejestru zawiera pamiec makro- programu i dwa zespoly multirejestrów, a pamiec makroprogramu jest polaczona z dwoma zespola¬ mi multirejestrów, razem sa polaczone poprzez 25 lacze wspólpracy z czescia zespolu wspólpracy, a ponadto pamiec makroprogramu zawiera makro¬ instrukcje 48-bitowe kazda, w których pierwszych osiem bitów tworzy rozkaz, który okresla instruk¬ cje. 30 4. Centrala wedlug zastrz. 3, znamienna tym, ze kazdy zespól multirejestru zawiera zespól logiki sterowania, blok pamieci rejestrów polaczony z blo¬ kiem pamieci buforowej, modul odbiorników sygna¬ lizacji, modul nadajników sygnalizacji, modul ze¬ gara i modul wejscia/wyjscia, przy czym zespól logiki sterowania, blok pamieci buforowej, moduL odbiorników sygnalizacji, modul nadajników sygna-. lizacji, modul wyjscia/wejscia sa polaczone z laczem informatycznym multirejestru, a modul wejsciaA 40 wyjscia jest polaczony z laczem wspólpracy, a po¬ nadto zespól logiki sterowania jest polaczony z pa¬ miecia makroprogramu, a modul odbiorników syg¬ nalizacji jest polaczony z jednostkami przylacze¬ niowymi poprzez linie testu, przy czym modul na- 45 dajników sygnalizacji jest polaczony z polem ko¬ mutacyjnym poprzez linie polaczen, a modul zega¬ ra jest polaczony z ukladem podstawy czasu i roz¬ dziela sygnaly zegara w zespole multirejestrów. 5. Centrala wedlug zastrz. 1, albo 2, znamienna o0 tym, ze czesc zespolu wspólpracy zawiera urzadze¬ nie logiki sterowania, modul wspólpracy pomiedzy dwiema jednostkami sterowania, modul wspólpracy pola komutacyjnego, modul wspólpracy jednostek przylaczeniowych, modul przelicznika, modul ta- 55 blicy, modul pamieci pomocniczej, a urzadzenie logiki sterowania i moduly sa polaczone z linia wspólpracy, która laczy czesc zespolu wspólpracy^ z czescia multirejestru, przy czym modul wspól¬ pracy pomiedzy dwiema jednostkami sterowania 60 jest polaczony z organem kontroli poprzez linie kontroli, a modul wspólpracy pola komutacyjnego jest polaczony z polem komutacyjnym poprzez linie rozkazu, a modul wspólpracy jednostek przylacze¬ niowych jest polaczony z jednostkami przylaczenio- 65 wymi poprzez linie cechowania.119 257 75 76 6. Centrala wedlug zastrz. 2 albo 5, znamienna tym,~ze moduly wspólpracy pomiedzy dwiema jed¬ nostkami sterowania dwu jednostek sterowania sa polaczone miedzy soba poprzez linie wspólpracy. 7. Centrala wedlug zastrz. 4, znamienna tym, ze zespól logiki sterowania zawiera blok dostepu po¬ laczony z pamiecia-makroprogramu, logika stero¬ wania i blokiem pamieci instrukcji, a blok dostepu, logika sterowania i blok pamieci instrukcji sa po¬ laczone z laczem informatycznym multirejestru. 8. Centrala wedlug zastrz. 7, znamienna tym, ze blok dostepu jest polaczony z laczem informatycz¬ nym multirejestru, z logika sterowania poprzez lacze znakowe pamieci i poprzez linie sterowania z ukladem adresowania pamieci makroprogramu, a blok dostepu odbiera rozkaz logiki sterowania. 9. Centrala wedlug zastrz. 7, znamienna tym, ze logika sterowania zawiera modul adresowania i modul bloku operatora, a modul adresowania jest polaczony z pamiecia makroprogramu, z której odbiera, w pamieci transkodowania, elementy bi¬ narne 1 do 8 definiujace rozkaz makroinstrukcji, z obwodem adresowania pamieci instrukcji bloku pamieci instrukcji i z modulem bloku operatora i z laczem informatycznym multirejestru, a blok operatora jest polaczony z laczem informatycznym multirejestru i z pamiecia instrukcji, która zawiera instrukcje 48-bitowe; instrukcje pieciu róznych ty¬ pów, odpowiadajace pieciu rozkazom, które sa okreslone przez pierwsze trzy elementy binarne instrukcji, przy czym blok operatora ma uklad zlacza, który odbiera elementy binarne instrukcji i wyzwala na laczu znakowym pamieci elementy binarne 4 do 48 instrukcji, a blok operatora zawie¬ ra uklad dekodowania polaczony z obwodem zlacza, z którego odbiera trzy pierwsze elementy binarne i wyzwala na pieciu wyjsciach rózne rozkazy, a po¬ nadto blok operatora zawiera dekoder adresów po¬ laczony z obwodem zlacza i wyzwala na linii ste¬ rowania adresj\ podane przez instrukcje. 10. Centrala wedlug zastrz. 4, znamienna tym, ze blok pamieci rejestrów zapamietujacy niezbedne in¬ formacje do zestawienia i rozlaczenia polaczen za¬ wiera zlacze wejsciowe, pamiec z ukladem adre¬ sowania, zlacze wyjsciowe, a blok pamieci buforo¬ wej zawiera dwie pamieci buforowe zapewniajace kazda, obróbke informacji slów pamieci, przy czym pamieci buforowe maja polaczone wejscie ze zla¬ czem wyjsciowym, a ponadto blok pamieci buforo¬ wej zawiera równiez uklad czytania, uklad adre¬ sowania czasowego, uklad adresowania przestrzen¬ nego polaczony z ukladem adresowania pamieci, pamieci buforowe sa polaczone z ukladem czytania i z laczem informatycznym multirejestru, a obwód czytania ma wyjscie polaczone z wejsciem zlacza wejsciowego, a uklad adresowania czasowego jest polaczony z zespolem logiki sterowania poprzez lacze znakowe pamieci i poprzez linie sterowania i odbiera rozkaz z zespolu logiki sterowania, przy czym uklad adresowania czasowego jest równiez polaczony z laczem informatycznym multirejestru, z ukladem adresowania pamieci, z ukladem adre¬ sowania i ze zlaczem wyjsciowym, a uklad adre¬ sowania przestrzennego jest polaczony z ukladem czytania, z logika sterowania, poprzez lacze znako¬ we pamieci i poprzez linie sterowania i odbiera rozkazy- z zespolu logiki sterowania, a uklad adre¬ sowania pamieci jest polaczony z pamieciami bufo¬ rowymi. 5 IL Centrala wedlug zastrz. 4, znamienna tym, ze modul odbiorników sygnalizacji odbiera i zapamie¬ tuje informacje odpowiadajace liniom abonenckim lub obwodom, a sygnalizacje sa emitowane na linie testu przez jednostki przylaczeniowe i które po- 10 twierdzaja, lub nie, zmiane stanu linii abonenckich • lub obwodów, a modul odbiorników sygnalizacji jest polaczony z zespolem logiki sterowania poprzez lacze znakowe pamieci i linie sterowania i z linia¬ mi testu poprzez mutliplekser, którego wyjscie jest 15 polaczone za posrednictwem rejestru stanu linii testu, rejestr buforowy; logike wyjscia z pamieci stanu poprzedniego i z pamieciami stanu zastanego, a pamieci maja wyjscia polaczone z laczem infor¬ matycznym multirejestru, przy czym modul nadaj- 20 ników sygnalizacji zapewnia przygotowanie i emisje zlecen sterowania tonem i sygnalizacja w kierunku pola komutacyjnego, a jest on polaczony z zespo¬ lem logiki sterowania poprzez lacze znakowe pa¬ mieci i linie sterowania i z linia polaczen przez 25 dwie logiki wyjscia, a ponadto zawiera dwie pa¬ mieci o wejsciach polaczonych z laczem informa¬ tycznym multirejestru i linia sterowania i wyjs ciach polaczonych z logikami wyjscia za posrednic¬ twem dwu rejestrów. 30 12. Centrala wedlug zastrz. 4, znamienna tym, ze modul wejscia/wyjscia laczy czesc zespolu wspól¬ pracy jednostki sterowania, a modul wejscia/ /wyjscia zawiera co najmniej jeden blok wejscia/ /wyjscia polaczony z zespolem logiki sterowania 35 poprzez lacze znakowe pamieci i odbiera z logiki sterowania rozkaz przeslania, a ponadto blok wejs¬ cia/wyjscia jest polaczony z czescia zespolu wspól¬ pracy poprzez lacze wspólpracy, lacze adresów i linia sterowania i zawiera pamiec, której wejscie 40 i wyjscie sa polaczone z laczem informatycznym multirejestru i laczem wspólpracy. 13. Centrala wedlug zastrz. 5, znamienna tym, ze urzadzenie logiki sterowania zawiera modul adre¬ sowania bezposredniego i posredniego, modul pa- 45 mieci centralnej, modul bloku operatora, modul obróbki fazy, modul grupowania informacji, modul pamieci temporyzacji, logike wywolan prioryteto¬ wych i blok pamieci instrukcji polaczone z laczem informatycznym wspólpracy, linia sterowania, ls;- 50 czem adresów wychodzacym z bloku pamieci in¬ strukcji, przy czym modul adresowania bezposred¬ niego i posredniego, pamiec centralna, bloki opera¬ tora, obróbki fazy, grupowania informacji, pamiec teporyzacji, logiki wywolan priorytetowych, modul 55 wspólpracy pomiedzy dwiema jednostkami stero¬ wania, modul wspólpracy pola komutacyjnego, mo¬ dul wspólpracy jednostek przylaczeniowych, modul przelicznika, modul tablicy i modul pamieci po¬ mocniczej sa wszystkie polaczone z linia sterowa- 60 nia, z laczem adresów, a modul wspólpracy pomie¬ dzy dwoma krancami sterowania wspólpracy pola komutacyjnego, wspólpracy jednostek przylacze¬ niowych, przelicznika, tablicy i pamieci pomocniczej sa równiez polaczone z linia adresowania wycho- 65 dzaca z modulu adresowania bezposredniego i po*119 257 77 78 sredniego i z laczem testu informacji, z którym sa równiez polaczone bloki operatora, grupowania in¬ formacji, pamiec temporyzacji i logika wywolan priorytetowych a ponadto urzadzenie logiki stero¬ wania zawiera równiez bramke I, której wejscie jest polaczone z laczem informatycznym zespolu wspólpracy i ma wejscie polaczone z wyjsciem inwertora, bramka I, której wyjscie jest polaczone 2 laczem informatycznym zespolu wspólpracy i któ¬ rej jedno wejscie jest polaczone z laczem wspól¬ pracy, a drugie wejscie z linia sterowania, a wejs¬ cie inwertora jest polaczone z linia sterowania. M. Centrala wedlug zastrz. 13, znamienna tym, ze modul adresowania bezposredniego i posredniego, który adresuje modul pamieci centralnej, odbiera na wejsciu, przy adresowaniu bezposrednim, syg¬ naly z liniii sterowania i rozkaz zapisywania, lub czytania z bloku pamieci instrukcji i odbiera, przy adresowaniu posrednim sygnaly z lacza informa¬ tycznego zespolu wspólpracy, z lacza adresów i z linii sterowania, a wyjscie modulu adresowania bezposredniego i posredniego jest polaczone z mo¬ dulem pamieci centralnej a inne wyjscie tworzy linia adresowania, która wyzwala adresy utworzone z szesciu elementów binarnych, przy czym modul pamieci centralnej, który spelnia role bufora po¬ miedzy modulem bloku operatora róznych modulów wspólpracy i modulami peryferyjnymi, odbiera in¬ formacje z lacza informatycznego zespolu wspól¬ pracy i wyzwala informacje na laczu informatycz¬ nym zespolu wspólpracy za posrednictwem rejestru wyjscia równoleglego, a ponadto modul bloku ope¬ ratora umozliwiajacy testowanie informacji, wy¬ konywanie przesuniecia na informacjach, wykony¬ wanie operacji logicznych i arytmetycznych i uzys¬ kiwanie róznych skoków fazy zawiera pierwszy akumulator, którego wejscie jest polaczone z la¬ czem informatycznym zespolu wspólpracy, z linia sterowania, z laczem testu informacji, a wyjscie polaczone z siecia przesuniec polaczona z obwodem obliczen, i drugi akumulator, którego wejscie jest polaczone z laczem informatycznym zespolu wspól¬ pracy i z linia sterowania, a wyjscie polaczone z obwodem obliczen, którego wyjscie jest polaczone z trzecim akumulatorem i komparatorem, którego wejscie jest równiez polaczone z drugim akumu¬ latorem, a ponadto komparator jest polaczony z ukladem priorytetu, który wyzwala, za posrednic¬ twem czterech bramek I i bramki LUB skoki fazy do modulu obróbki fazy, a trzeci akumulator ma wyjscie polaczone z laczem informatycznym zespolu wspólpracy. 15. Centrala wedlug zastrz. 1(3, znamienna tym, ze modul obróbki fazy zawiera uklad obliczen, którego wejscie jest polaczone z modulem bloku operatora, rejestr przygotowywania fazy, którego wejscie jest polaczone z laczem informatycznym zespolu wspól¬ pracy, z laczem adresów z wyjsciem ukladu obli¬ czen, rejestr fazy i dekoder fazy, a wyjscie reje¬ stru fazy jest równiez polaczone z wejsciem obwo¬ du obliczen, a wyjscie dekodera fazy jest polaczo¬ ne z blokiem pamieci instrukcji, przy czym blok pamieci instrukcji zawiera pamiec instrukcji adre¬ sowana przez dekoder fazy, dekoder rozkazów po¬ laczony s- wyjsciem pamieci instrukcji, który wy¬ zwala cztery typy rozkazów definiujacych kazdy jedna instrukcje, dekoder adresów polaczony z wyjsciem pamieci instrukcji i którego wyjscie jest polaczone z laczem adresów, które wychodzi z de- 5 kodera adresów, a wyjscie pamieci instrukcji two¬ rzy linie sterowania i modul grupowania informacji, który kieruje na lacze testu informacji informacje odbierane z lacza informatycznego zespolu wspól¬ pracy za posrednictwem czterech bramek I, które 10 sa równiez polaczone, z linia sterowania i laczem adresów, przy czym bramki I maja wyjscia pola¬ czone z bramka LUB, której wyjscie jest polaczone z laczem testu informacji, a modul pamieci tempo¬ ryzacji i logiki wywolan priorytetowych zawiera 15 pamiec temporyzacji, która zapamietuje wartosci temporyzacji w oparciu o lacze informacji zespolu wspólpracy, pierwszy rejestr wywolan prioryteto¬ wych polaczony z wyjsciem pamieci temporyzacji i drugi rejestr wywolan priorytetowych, którego 20 wejscie jest polaczone z modulem wspólpracy jed¬ nostek przylaczeniowych, z modulem wspólpracy pomiedzy dwiema jednostkami sterowania i z mo¬ dulem wspólpracy pola komutacyjnego, a pierwszy i drugi rejestr wywolan priorytetowych maja wyjs- 25 cia polaczone z laczem informatycznym zespolu wspólpracy, poprzez bramke LUB i bramke I, której wejscie jest polaczone z laczem adresów. 16 Centrala wedlug zastrz. 5, znamienna tym, ze modul wspólpracy jednostek przylaczeniowych, któ¬ ry zapewnia emisje i odbiór zlecen pomiedzy jed¬ nostkami przylaczeniowymi i czescia zespolu wspól¬ pracy jednostki sterowania ma wejscie polaczone poprzez multiplekser, a wyjscie poprzez demul- tiplekser z liniami cechowania i jest polaczony z 35 urzadzeniem logiki sterowania poprzez lacze testu informacji, lacze adresów, linie sterowania, linie adresów i lacze wspólpracy, przy czym modul wspólpracy pomiedzy dwiema jednostkami stero¬ wania, który zapewnia wymiane informacji pomie¬ dzy dwiema jednostkami sterowania, ma wejscie polaczone poprzez pierwsza zwrotnice i wyjscie poprzez druga zwrotnice, z liniami wspólpracy pomiedzy dwiema jednostkami sterowania i które sa polaczone z urzadzeniem logiki sterowania po- 45 przez lacze testu informacji, linie sterowania, linie adresów, lacze wspólpracy, a ponadto modul wspól¬ pracy pola komutacyjnego, który zapewnia trans¬ misje wspólpracy pomiedzy polem komutacyjnym i czescia zespolu wspólpracy jednostki sterowania 30 zawiera rejestr, którego wejscie przy odbiorze zle¬ cenia, jest polaczone z linia rozkazów, a wyjscie z laczem wspólpracy i którego wejscie, przy emisji rozkazu, jest polaczone z laczem wspólpracy, a wyjscie polaczone z linia rozkazu, a modul wspól- 55 pracy pola komutacyjnego jest równiez polaczony z linia sterowania, z laczem adresów, z laczem testu informacji i z linia adresowania. 17. Centrala wedlug zastrz. 5, znamienna tym, ze 60 modul przelicznika zapewniajacy gromadzenie in¬ formacji niezbednych dla czesci multirejestru do zestawienia lub rozlaczenia róznych typów pola¬ czen wykonywanych przez centrale, zawiera pa¬ mieci przeliczania, uklad synchronizacji, uklad wy- 65 boru adresowania i jest polaczony z urzadzeniem 40119 257 79 logiki sterowania poprzez lacze wspólpracy, linie sterowania, lacze adresów, a modul pamieci pomoc¬ niczej zapewnia zapamietanie taryfikacji odpowia¬ dajacej abonentom centrali i jest polaczony z urza¬ dzeniem logiki sterowania poprzez lacze wspól¬ pracy, linie sterowania i lacze adresowania. FIG.1 LRSO |LRSr 2 LVS0 h.vsi IRE(M LRElSJ V MLX n= r^MI i_L LRSO LRS1 LVS0 f-*LVS1 LCU M r8 j ?=r4 5^-j ELM- IZ ¥H= O* m*=^ sy CTK FIG.2 FIG.3 4"V 8 Ji 10 LT MLX FIG.5a LP3 FIG.4 ELM-Hili^LC 29 i 30 koUC K V31 '32 ^33 a ^34 ei 02- 03- 64. | lLl .1. ll r , li+t . !¦ 1 1 j h h t~i h_ i n ! n i n i n _L__TLJ. TL n n __n119 257 H FIG.5b HG.6a ["36 [ FIG.5c iiii;'-!!1!,:-*!11,: •.'.¦i|l?'ii:;il?i1l«il»|l;iil;;1l.'i|lHiliC|i)illC|l'il 125 ^LS FIG.Ób 38j" 43M r^iTT-a1*z "OSilT" FIG.7IdHI It 3 ZMS C NdS| 31 TV ui l MS | I MS IMS C4 c tv s w 3 TV •W TV ¦MM TV ¦!¦ TV 3 TV N3TV »1VV S4 i <3 ZMS | 4 TV U | Z TV | 14 H 831 M ¦1831 N MTV U TV u tv lms HJS M4S HJS •1 4 •U i pv 1 1 1 i i i Z MS S TV C PV C TV 4 PV C31 TV C31TV S TV E TV Z TV IN IM IN CN S TV Z TV Z TV Z TV 131 TV Z31 TV S TV Z TV l TV 3JS 830 M | d 3 | | -»|-PV | «rw ] w '' ¦'" IC E K m tv '•3 TV "3 TV TV ITT T«ITV TilTV S1TV SI TV SI TV ZN | IN 1 TV l TV l TV LTV TV 131 TV lTV ITV TV 31 TV "I 4 4S 431 m K IZ u a IN11I K3I1 JWIJ ZVIIS ISIM SH13 X3III mii •IIJV SILU I3HV 131111 IIj VII 131VI 3dV» NIQVI1 11311 01311 J1N DIN 33N 3345V HV13H 0MSV 1 f \u~ \u a n a SS SI w ci a ii n IS n « S9 SS IS es zs IS 09 El 11 =9 OIJ U" IMS IMS ZMS|CMS SMS MS IMS ims ZMI | CMS SMS MS IMS IMS Z MS | (MS SMS MS IMS IMS IMS| EMS SMS MC IMS IMS ZMS|tMS SMS MS IMS|IMS|CMS MS IMS|ZMS|CMS MS LMS|ZMS|CMS MS IMS|IMS| CMS MS IMS|ZMS|CMS MS lMS|rMS|tMS MS INS|ZMS|CMS MS J«S TV i 1»STV Z'«S TV 4 J*STV ZITV 4 IMS TV J»STV 1 TV ZN TV N4S | 4 l MS | 11 IMS IMS LMS | Tt" „; ¦ . W m 4S | Cl 413 403 4%: 413 413 413 413 413 403 403 413 413 403 4S Z MS Z MS ZMS s' '' Z 4 4 N 13 TV «'" tz1" l»STV 1«STV »»STV l»»S TV «STV 0TV IITV •TV NTV NTV NTV LNTV NTV »»S TV »*S W »»S TV TV *' " "Zl" ' ' SISO 4IS0 ISSO sso V4S0 OSO 03040 0V40 ISN0 SNl ONO NN0 4NI S4N03 SIV S31 UII3 l' ' ' V " Il 9l 5l ll Cl zl » 0l 6e IC a SC SC 1E te ze IC q8 ou ZI4S ZMS 3 3 CH4S CMS 3 3 PV.l SMS SMS 1MS| ZMS l4/lN 14/IN ZN l/l TV l/l TV PV.Z TV.C IN 14 ZN U CMS L H4S | Z H4S ZN4S| »1TV MS ZMS IMS N TV ZH4S •14 •13 4 14 N4S 1 MS | Z MS IMS CMS 4 N IN TV.Z EN C4 14 3IMPV T«l «1 "1 !•! y«l lN 14 14 H i i i i i l MS | 5 N4S ZMS IH4S | ZN4S IMS IMS LH4S IMS ZMS ZMS ZMS ZMS •14 »J4 •14 •14 MS m| n •1TV •1PV •1PV •1TV 4 3 4 4 4 4 Z IN 4N J3 | 11 1 TV l TV TV.l TV.l "STV "S TV "STV 3»STV TV TV TV TV TV •4 PV Hil( M uS uf!S TV «li$ fi uii$ n n0i$ py *M »1 PV N 4i» Ji] N4S | N4S MS | fl TV.Z 1 » •S PV .Z MS M4S H4S N4 1 PV flTY.l 4 4 N N 4 •S PV •JM.l TV TV PV smssi snifli z i IM VNSV SVIV V4SI3 3NI31 N3101 ZVI01 00131 IS101 1VI01 04IS I5M iNI Silil S3JI03 Z1ISII3 11ISI03 vim 1SHM J« 0431 nvs IVU 141 NI3131 SVM3 IN 3 OC sz oz LI K SZ lZ u Zl u u SI 01 Zl 11 SI 11 Cl Zl LI M s 0 L s s 1 c z l »9 OIJ £SZ 611119 257 FIG.10 FIG .11 iriVunjrfJri -FJ 195~FJ 196-FJ 197-Tj 198-FJ ^--Fj 16LL 244 ATEl 245f I 2471 FIG13 ^J^P 246 LMP) 1^-fel 252 2YI 257 «i' 2501 255 256) LAE LAE v258 £ 232T233T234T235 LIMR 240 w 237 |l238 l239 ^4024lT24yr .230 V119 257 ,270 \277\ 27\ 280) FIG.14 26 ,• 282^ "/—I rCP 283 281 [272~ 7 12781 273 279 28) 274 Z=Z 275 LAD lLCE UaE 276 LIE^ FIG.16 FJG15 ^270 i r- I I I I 290, "^H 292 293 , 297 r : 295 ' 11 291 ^ 277 v294 298 299 301 LIME FIG.17 ,27T I 3001X9 257 FIG.18 UME no 398 LIE) LCE ™L IB 4441 M) 451; 165 l«0 USn It^H^me ELM2- ELM4- 441 CJM -rPN LAE LIE "ITI FIG.20 iL tuty l Ha ^a-y 165 426 127 u; FIG. 21 182; tf7~c- 5 470 V*-174 V^-tf3 V^-W1 S^171 0LX2 479^ -^J s LAiniJLr LCE HfE -LAE 410 At om ^475 V 413 rt^ TDi •Ki!E /193 371 LTI LAE119 257 FIG.22 FIG. 23 (Ut MTK "5o63_ 498 X499 SAO) 5AF 520 ^501 LCE—| LAE FIG. 25 FIG 26 ¦ 7 1 i mi? ¦« AMl[ 1E5 l 1 < Pt 1 "' AOl ASI i? pj P? i\ *B2 I k li AOMT 1 1 A0? U II ? 1 M C OEC SCT 103 ?i snu si "l l!lS 71 3? 3 Hi spm 1 srm eh 5/ ' P P 40 41 SPW SPHO U H SfN Ul n SPH A n 41 Im h C li 1n jy ej U 111 ZGK, 5 Btm, zam. 9022 — 95 egz. Cena 100 zl PL PL PL PL PL