CH622656A5 - - Google Patents

Description

L'invention concerne un central de télécommunication temporel. Un central temporel acheminant des communications en modulation par impulsions codées comporte notamment des

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organes de commande spécialisés tels que: un certain nombre de multienregistreurs de faible capacité, des marqueurs, des traducteurs, et des taxeurs, qui ont tous une structure définie qui ne leur permet pas toujours de s'adapter aisément à une évolution des équipments composant le central, en vue d'augmenter sa 5 capacité au fur et à mesure des besoins. Un tel central est connu et décrit dans les articles suivants:

1) Système de commutation électronique temporelle (project PLATON) - PINET (A), MARTIN (J), REVEL (M)

Revue COMMUTATION et ELECTRONIQUE N° 12 - Mars w 1966 pages 22 à 46.

2) Centre de commutation électronique temporelle projet PLATON - PINET (A), POULIQUEN (J), REVEL (M) Revue COMMUTATION et ELECTRONIQUE N° 23 - Octobre 1968 pages 22 à 42. 15

3) La commutation électronique temporelle — TALLEGAS (F), JACOB (JB), ARPIN Revue TOUTE L'ELECTRONIQUE-Juin 1972 pages51 à 55, Juillette 1972 pages 17 à22, Octobre 1972 pages 25 à 30.

4) Introduction of Integreted POM Switching in the French 20 Télécommunication Network - INTERNATIONAL SYMPOSIUM - Cambridge (Mass.) 1972 pages 470 à 475 - New-York, IEEE, 1972.

5) Le système de commutation électronique temporelle E10

- Congrès AFCET, Rennes 1973 : INFORMATIQUE et TE- 25 LECOMMUNICATIONS - pages 151 à 161 -Paris AFCET, 1973.

L'invention a pour but de fournir un central de télécommunication temporel dans lequel les organes de commande s'adap- 30 tent à l'évolution des équipements composant le central.

Le central de télécommunication temporel selon l'invention comprend un réseau de connexion, des unités de sélection, une base de temps et un organe de contrôle relié à un centre de traitement des informations, et est caractérisé par le fait qu'il 35 comporte au moins une unité de commande constituée d'une partie multienregistreur et d'une partie échangeur reliée par un bus d'échanges à ladite partie multienregistreur qui assure l'établissement et la rupture des communications, ladite partie échangeur assurant les liaisons entre la partie multienregistreur 40 et le réseau de connexions et les unités de sélection, ladite unité de commande étant reliée au réseau de connexions par des lignes de connexion et des lignes d'ordres, aux unités de sélection par des lignes de test et par des lignes de marquage et à l'organe de contrôle par des lignes de contrôle. 45

Selon une forme d'exécution le central de télécommunication temporel comporte deux unités de commande, l'une étant maître et l'autre esclave, lesdites unités de commande étant reliées entre elles par des lignes d'échanges.

Selon une autre forme d'exécution la partie multienregis- 50 treur comprend une mémoire macroprogramme, et deux ensembles multienregistreurs, ladite mémoire macroprogramme étant reliée aux deux ensembles multienregistreurs eux-mêmes reliés par le bus d'échanges à la partie échangeur, ladite mémoire macroprogramme contenant des macroinstructions de 48 élé- 55 ments binaires chacune et dont les huit premiers éléments binaires constituent un ordre qui définit une macroinstruction.

D'autres détails du central apparaîtront au cours de la description qui va suivre d'un mode de réalisation illustrée par les figures annexées et dans lesquelles: 60

- La figure 1 représente un central de télécommunications selon l'invention.

- La figure 2 est un schéma d'une unité de commande.

- La figure 3 représente une partie multienregistreur. 6S

- La figure 4 représente une partie échangeur.

- Les figures 5a et 5c représentent les signaux de la base de temps du central.

- La figure 5b représente les signaux du module horloge d'un multienregistreur.

- La figure 6a représente le bloc mémoire d'enregistreur et les mémoires tampon avec leur circuit de sortie.

- La figure 6b représente le circuit d'adressage du bloc mémoire d'enregistreur et des mémoires tampon.

- La figure 7 représente la mémoire macroprogramme et le bloc d'accès d'un multienregistreur.

- Les figures 8a, 8b, 8c donnent le format des macroinstructions.

- La figure 9 représente le bloc mémoire d'instructions et la logique de commande.

- La figure 10 donne le format des instructions du multienregistreur.

-La figure 11 représente le module récepteurs de signalisation.

- La figure 12 représente le module émetteurs de signalisation.

- La figure 13 représente un bloc entrée/sortie.

- La figure 14 représente le dispositif logique de commande.

- La figure 15 représente le module d'adressage direct et indirect, et le module mémoire centrale.

- La figure 16 représente le module bloc opérateur.

- La figure 17 représente le module de traitement des phases, le bloc mémoire d'instructions, et le module de regroupement des informations.

- La figure 18 représente le module mémoire de temporisation et logique d'appels prioritaires.

- La figure 19 représente le module d'échanges unités de sélection.

- La figure 20 représente le module d'échanges entre les deux unités de commande.

- La figure 21 représente le module d'échanges réseau de connexion.

- La figure 22 représente le module traducteur.

- La figure 23 représente une mémoire de traduction et le circuit de synchronisation.

- La figure 24 représente le circuit de sélection d'adressage des mémoires de traduction.

- La figure 25 représente le module mémoire auxiliaire.

- La figure 26 donne le format des instructions de l'échan-geur.

La figure 1 représente un central de télécommunication selon l'invention; le central comprend un réseau de connexions 1, des unités de sélection telles que 2 et 3 dont le nombre est fonction de l'importance dudit central, deux unités de commande 4 et 5, une base de temps 6, un organe de contrôle 7. L'organe de contrôle 7 est relié à un Centre de Traitement des Informations CTI.

Les unités de sélection assurent les liaisons entre le central et l'extérieur; ces liaisons sont assurées par des multiplex MX; il y a donc des unités de sélection pour relier des abonnés locaux directement au central, des unités de sélection pour relier des concentrateurs distants, des unités de sélection pour relier des centraux de télécommunications temporels, des unités de sélection pour relier des centraux de télécommunications électromécanique, des unités de sélection pour relier des postes d'opératrices et des postes récepteurs de fréquence. Ces unités de sélection, de même que le réseau de connexion, sont connus et ne font pas l'objet de l'invention. Les liaisons des unités de sélection avec le réseau de connexion sont standardisées, ces liaisons sont, pour chaque unité de sélection: deux multiplex entrante LREO et LRE1, deux multiplex sortants LRSO et LRS1, deux multiplex de signalisation LVSO et LVS1.

Les unités de commande 4 et 5, identiques, sont au nombre de deux pour des raisons de sécurité; chaque unité de commande comporte une partie multienregistreur 8 et une partie échangeur 9. Chaque unité de sélection est reliée à la partie

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multienregistreur 8 par une ligne de test LT, et à la partie Le bloc logique de commande 27 est relié par une ligne

échangeur 9 par une ligne de marquage LU ; chaque partie pupitre LP3 au pupitre de contrôle du central.

multienregistreur 8 est reliée au réseau de connexion 1 par une Le module d'échanges 29 est relié à l'organe de contrôle 7

ligne de connexion MLX ; chaque partie échangeur 9 est reliée par des lignes de contrôle LC, et au module d'échange de la au réseau de connexion par une ligne d'ordre OLX; les parties 5 partie échangeur de l'autre unité de commande par de lignes échangeurs des deux unités de commande 4 et 5 sont reliées d'échanges ELM.

entre elles par des lignes d'échanges ELM, et à l'organe de Le module d'échange réseau de connexion 30 est relié au contrôle 7 par des lignes de contrôle LC; l'organe de contrôle 7 réseau de connexion 1 par des lignes d'ordre OLX.

est relié à chaque unité de sélection par une ligne de contrôle Le module d'échange unités de sélection est relié aux unités d'unité de sélection LCU ; la base de temps 6 distribue à tous les 10 de sélection par des lignes de marquage LU.

organes du central temporel les signaux d'horloge nécessaires à Avant de décrire en détail un multienregistreur puis un leur fonctionnement. Les liaisons qui relient les unités de com- échangeur, on va présenter tout d'abord les différents signaux mande 4,5 au réseau de connexion 1 et aux unités de sélection d'horloge qui sont utilisés dans un central temporel, ces signaux

2,3, remplacent celles qui reliaient dans l'art antérieur les étant déjà connus ainsi que leur élaboration.

multienregistreurs et les marqueurs au réseau de connexion et 15 La figure 5a donne l'allure des signaux d'horloge de la base aux unités de sélection, et qui n'ont donc pas besoin d'être de temps 6 du central ;

modifiées. - ti est un signal de 3,9 microsecondes de durée, de

Les deux unités de commande 4 et 5 fonctionnent en fréquence 8 kHz et de période 125 microsecondes ; ce signal est partage de trafic, mais en cas de défaillance d'une unité de lié à une voie temporelle ; si par exemple la trame d'un multiplex commande c'est l'autre unité de commande qui assure la totalité 20 comporte 32 voies temporelles il y a 32 signaux ti qui sont bien du trafic. entendu décalés les uns par rapport aux autres de 3,9 microse-

La figure 2 est un schéma d'une unité de commande, telle condes.

que 4 par exemple; la partie multienregistreur 8 comprend une - 81,82,83,84,85 sont des signaux de 780 nanosecondes mémoire macroprogramme 13, deux ensembles multienregis- de durée et de période 3,9 microsecondes ; ces signaux sont treurs lOet 11 identiques, la mémoire macroprogramme 13 est 25 décalés de 780 nanosecondes les uns par rapport aux autres, reliée aux deux ensembles multienregistreurs 10 et 11. Pour des -col à 0)8 sont des signaux de 490 nanosecondes de durée raisons de commodité on désignera dans la suite de la descrip- et de période 3,9 microsecondes ; ces signaux sont décalés de tion un ensemble multienregisteur par multienregistreur, et une 490 nanosecondes les uns par rapport aux autres.

partie échangeur par échangeur, sans que cela implique aucune - hl et h2 sont des signaux de 120 nanosecondes de durée similitude avec des organes connus. Dans une unité de com- 30 et de période 780 nanosecondes ; ils sont décalés l'un par mande, l'échangeur 9 est relié, par un bus d'échanges LTE, aux rapport à l'autre de 300 nonasecondes.

deux multienregistreurs 10 et 11. Q) est un signal de 490 nanosecondes de durée et de

La figure 3 représente une partie multienregistreur et donne période 980 nanosecondes.

le schéma du multienregistreur 10 qui comprend: un ensemble La figure 5b représente, avec une échelle de temps diffé-

logique de commande 15 constitué d'un bloc d'accès 16 à la 35 rentes de celle de la figure 5a les signaux d'horloge w et |xo à mémoire macroprogramme 13, d'une logique de commande 17, |x31 qui sont fournis par le module horloge 25 d'un multienre-et d'un bloc mémoire d'instructions 18 ; le multienregistreur gistreur tel que 10, figure 3.

comprend également un bloc mémoire d'enregistreurs 19 associé à un bloc mémoire tampon 14, un module récepteurs de . synchronisation du module horloge est fournie par le signalisation 22, un module émetteurs de signalisation 23, un 40 si8naI t3 Ito 8 issu de la base de temps 6 du central.

module d'entrée/sortie 24, et un module horloge 25. Le bloc > 00 est un nanosecondes de durée, et de d'accès 16, la logique de commande 17, le bloc mémoire tampon période 490 nanosecondes.

14, les modules récepteurs de signalisation 22, émetteurs de -(x0à|x31 sont des signaux de 980 nanosecondes de durée signalisation 23, d'entrée/sortie 24 sont reliés à un bus d'infor- et Période 31,25 microsecondes, décalés de 980 nanose-mation multienregistreur LIMR. Le multienregistreur 11 est 45 cor|des les uns par rapport aux autres.

identique au multienregistreur 10; les modules d'entrée/sortie ®Sure représente les signaux Tl, T2, T3, T4, T5 issus

24 des multienregistreurs 10 et 11 sont reliés au bus d'échanges base de temps, par inversion logiquecteces signaux on

LTE qui relie les deux multienregistreurs 10 et 11 à l'échangeur obtient les signaux complémentaires Tl, T2, T3, T4, T5. La 9. Le bloc d'accès 16 et la logique de commande 17 sont reliés combinaison de signaux Tl à T5 et de signaux complémentaires d'une part à la mémoire macroprogramme 13 par le fil 110 et 50 à T5 donne une voie temporelle ti, les voies temporelles d'autre part respectivement par des lignes pupitre LP1 et LP2 à étant repérées tO, tl . .t31 sur la figure 5c.

un pupitre de contrôle du central; le bloc mémoire tampon 14 On a donc, à titre d exemples:

étant relié au pupitre par le fil 116 ; le module récepteurs de voje temporelle tl définie par Tl — T2 — T3 — T4— T5

signalisation 22 est relié par les lignes de test LT (une par unité vo'e temporelle t20 définie par TI - T2 —T3 —T4 — T5. de sélection) aux unités de sélection, et le module émetteurs de 55 ^a réception des signaux Tl à T5 et Tl à T5 permet donc signalisation est relié au réseau de connexion par la ligne de d'obtenir, par décodage, la voie temporelle ti dans laquelle on se connexion MLX. trouve.

Le signal TI a une durée de 3,9 microsecondes et une La figure 4 est un schéma de la partie échangeur 9 qui période de 7,8 microsecondes.

comprend un dipositif logique de commande 26 comportant un M Le signal T2 a une durée de 7,8 microsecondes et une bloc logique de commande 27 et un bloc mémoire d'instructions période de 15,6 microsecondes ; il est décalé de 3,9 microse-28, un module d'échange entre les deux unités de commande 29, condes par rapport au signal Tl. Le signal T3 a une durée de un module d'échange réseau de connexion 30, un module 15,6 microsecondes et une période de 31,25 microsecondes ; il d'échange unités de sélection 31, un module traducteur 32, un est décalé de 7,8 microsecondes par rapport au signal T2. Le module table 33, un module mémoire auxiliaire 34. Le bloc ,,5 signal T4 a une durée de 31,25 microsecondes et une période de logique de commande 27 et les modules 29 à 34 sont reliés au 62,4 microsecondes; il est décalé de 15,6 microsecondes par bus d'échanges LIE qui relie l'échangeur à la partie multienre- rapport au signal T3. Le signal T5 a une durée de 62,5 microse-gistreur représentée figure 3. condes et une période de 125 microsecondes ; il est décalé de

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31,2 microsecondes par rapport au signal T4. Les voies temporelles tO à t31 définissant une trame de 125 microsecondes.

Dans la description qui va suivre, on utilisera les expressions d'adressage temporel et d'adressage spatial. Un adressage temporel est un mode d'accès à une mémoire dans lequel l'adresse 5 du mot mémoire auquel on veut accéder est fournie par un compteur sous la dépendance de la base de temps du central;

dans ce mode d'adressage, on a donc accès de façon cyclique aux mots de la mémoire. Un adressage spatial est un mode d'accès à une mémoire dans lequel l'adresse du mot mémoire auquel on 10 veut accéder est fournie par un registre ou un bus sous la dépendance du bloc mémoire d'instruction; dans ce mode d'adressage, on a donc accès aux mots d'une manière qui dépend des traitements affectés par le programme du bloc mémoire d'instructions. 15

Le bloc mémoire d'enregistreurs 19 et le bloc mémoire tampon 14 sont représentés figures 6a et 6b; le bloc mémoire tampon 14 comprend deux mémoires tampon 20 et 21, un circuit d'adressage temporel 38, un circuit d'adressage spatial 39, un circuit d'adressage 59 et un circuit de lecture 40. Plus 20 précisément la figure 6a représente le bloc mémoire d'enregistreurs 19, les deux mémoires tampons 20 et 21 et le circuit de lecture 40, et la figure 6b représente le circuit d'adressage temporel 38, le circuit d'adressage spatial 39 et le circuit d'adressage mémoire 59. 25

Le bloc mémoire d'enregistreurs 19, figure 6a, comprend une interface d'entrée 36, une mémoire 35 avec son circuit d'adressage 47, une interface de sortie 37 ; le circuit d'adressage 47 est relié par le fil 97 au circuit d'adressage temporel 38 de la figure 6b; une sortie faute d'imparité de l'interface de sortie 37 30 est reliée au circuit d'adressage temporel par le fil 137.

La mémoire tampon 20 est constituée par deux portes ET 68,69, une porte OU 70, un circuit de calcul 71, une mémoire 72 avec son circuit d'adressage 73, une porte ET 74 dont une entrée est reliée à la sortie de la mémoire 72 et une autre entrée 35 est reliée par un inverseur 75, à un fil 89 venant du module horloge 25 ; le module horloge délivre audit fil 89 un signal de commande d'adressage de période 62,50 microsecondes, ayant perdant 31,25 microsecondes la valeur «1» pour un adressage temporel, et pendant 31,25 microsecondes la valeur «0» pour un adressage spatial. La sortie de la porte ET 74 est reliée au bus d'information multienregistreur LIMR; le circuit d'adressage 73 est relié par le fil 108 au circuit d'adressage mémoires 59, figure 6b.

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La mémoire tampon 21 est constituée par deux portes ET 76,77, une porte OU 78, un circuit de calcul 79, une mémoire 80 avec son circuit d'adressage 81, une porte ET 82 dont une entrée est reliée à la sortie de la mémoire 80 et une autre entrée est reliée au fil 89, la sortie de la porte ET 82 étant reliée au bus 5Ü d'information multienregistreur LIMR; le circuit d'adressage 81 est reliée par le fil 108 au circuit d'adressage mémoire 59, figure 6b.

Les portes ET 69 et 76 ont chacune une entrée reliée à la sortie de l'interface de sortie 37 du bloc mémoire d'enregis- 55 treurs; une autre entrée de la porte ET 69 est reliée au fil 89, et une autre entrée de la porte ET 76 est reliée au fil 89 par un inverseur 83. Les portes ET 68 et 77 ont chacune une entrée au bus d'information multienregistreur LIMR; une autre entrée de la porte ET 68 est reliée au fil 89 par un inverseur 84, et une fin autre entrée de la porte ET 77 est reliée au fil 89.

Le circuit de lecture 40 permet la lecture des mots dans les mémoires tampons 20 et 21 afin d'écrire ces mots dans le bloc mémoire d'enregistreurs 19; le circuit de lecture comprend deux portes ET 85, 86 et une porte OU 87 dont la sortie est reliée par le fil 103 au circuit d'adressage spatial 39, figure 6b. La porte ET 85, a une entrée reliée à la sortie de la mémoire 72 et une autre entrée reliée au fil 89; la porte ET 86 a une entrée reliée à

la sortie de la mémoire 80 et une autre entrée reliée au fil 89 par un inverseur 88.

La sortie de la porte OU 87 est reliée à une entrée d'une porte ET 129 dont la sortie est reliée a l'interface d'entrée 36 du bloc mémoire d'enregistreurs 19 ; une autre entrée de la porte ET 129 est reliée à la sortie d'un inverseur 128 dont l'entrée est reliée à la sortie d'un circuit à retard 127 ayant une entrée reliée par le fil 125 à une sortie débordement du circuit de calcul 71 et une autre entrée reliée par le fil 126 â une sortie débordement du circuit de calcul 79 ; lorsqu'un enregistreur est occupé pendant un temps donné, un signal apparaît sur la sortie débordement du circuit de calcul de la mémoire tampon qui traite ledit enregistreur et ce signal interdit l'écriture du contenu dudit enregistreur dans le bloc mémoire d'enregistreurs 19.

Le circuit d'adressage temporel 38, figure 6b comprend deux portes ET 41 et 44 reliées au bus d'information multienregistreur LIMR, à une ligne de commande LCR, et à un bus points mémoire LMP venant de la logique de commande 17, la sortie de ladite porte ET 41 étant reliée à un compteur d'enre-gistreus 42 qui est remis à zéro par un signal de remise à zéro Z et délivre en sortie un numéro d'enregistreur à un circuit de calcul 46, à une porte Et 48 et à une porte ET 131, la sortie de ladite porte ET 44 étant reliée à un compteur de mots 45 qui recgit le signal d'horloge tu. La sortie du compteur de mots 45 est reliée à une autre entrée de la porte ET 48 et à une entrée du circuit de calcul 46 dont la sortie est reliée par le fil 97 au circuit d'adressage 47 de la mémoire 35 du bloc mémoire d'enregistreurs 19 représenté figure 6a. La sortie du compteur d'enregistreurs 42 est également reliée à un registre de visualisation 115 relié au pupitre par le fil 116 ; la porte ET 131a une entrée reliée au bus points mémoire LMP qui lui délivre l'élément binaire 36 des instructions de la logique de commande 17, et reçoit sur une autre entrée l'ordre ATE en provenance du bloc mémoire d'instructions 18. Une bascule 49 est remise à zéro par une porte ET 50 recevant en entrée le signal d'horloge h2. Une autre entrée de la porte ET 48 et l'entrée de la bascule 49 sont reliées par le fil 137 à la sortie faute d'imparité de l'interface de sortie 37 du bloc mémoire d'enregistreurs 19. La sortie de la bascule 49 est reliée à une entrée d'une porte ET 51 commandée parle signal d'horloge hl. Des entrées de commande d'ouverture des portes ET 50 et 51 sont reliées à la ligne de commande LCR et au bus points mémoire LMP; la porte ET 51 délivre en sortie un signal faute d'imparité, si la bascule 49 a été positionnée à «1».

La porte ET 48 a sa sortie reliée à un registre 52 ayant sa sortie reliée à une entrée d'une porte ET 53 dont des entrées sont reliées à la ligne de commande LCR et au bus points mémoire LMP ; la sortie de la porte ET 53 est reliée au bus d'informations mutienregistreur LIMR auquel elle délivre le mot en faute imparité dans la mémoire 35.

Le signal de remise à zéro Z applique au compteur d'enregistreur 42 est délivré par un comparateur 43 qui est relié d'une part à la sortie dudit compteur d'enregistreurs et d'autre part à un dispositif nombre d'enregistreurs NE qui est un dispositif préçablé donnant le nombre d'enregistreurs équipant la mémoire 35 du bloc mémoire d'enregistreurs.

Le circuit d'adressage spatial 39 comporte deux portes ET 54,55 dont les sorties sont reliées à une porte OU 56 ayant sa sortie reliée à un registre d'adressage 57. Une entrée de la porte ET 54 est reliée au bus d'informations multienregistreur LIMR et une autre entrée reçoit l'ordre ADM du bloc mémoire d'instruction 18 à travers l'inverseur 58; une entrée de la porte ET 55 reçoit l'ordre ADM et une autre entrée est reliée au circuit de lecture 40 par le fil 103. Le circuit d'adressage spatial 39 comporte également un diviseur par deux 117 et une bascule 118 qui sont reliés à la ligne de commande LCR; la sortie du diviseur par deux est reliée à une entrée d'une porte ET 119 et

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la sortie de la bascule est reliée à une entrée d'une porte ET 120 et à une autre entrée de la porte ET 119 ; la porte ET 120 reçoit également les signaux fxl6 à [x31 ; elle est enfin reliée par une entrée au bus points mémoire LMP. Une porte ET 121 a une entrée reliée à la sortie du registre d'adressage 57, une entrée ? reliée à la sortie de la porte ET 119, une entrée reliée à la sortie de la porte ET 120, une entrée reliée au bus points mémoire LMP qui lui délivre un signal correspondant à l'eb 20 des instructions du bloc mémoire d'instructions 18; une porte ET 122 a une entrée reliée au bus points mémoire LMP qui lui i o délivre des signaux correspondant aux eb 11 à 18 des instructions du bloc mémoire d'instructions 18 ; une autre entrée est reliée à un circuit logique 123 dont une entrée est reliée au bus points mémoire LMP qui lui délivre un signal correspondant à l'eb 20 des instructions, et recevant également sur une autre 15 entrée l'ordre AIM qui définit une instruction du bloc mémoire d'instructions 18; le circuit logique délivre à la porte ET 122 un signal AIM.eb 20. Les sorties des portes ET 121,122 sont reliées à une porte OU 124.

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Le circuit d'adressage mémoire 59 comprend un premier circuit constitué par deux portes ET 60,61 et une porte OU 62, et un deuxième circuit constitué par deux portes ET 63,64 et une porte OU 65. Les portes ET 60 et 63 ont une entrée reliée à la sorite du compteur de mots 45 du circuit d'adressage tempo- 2J rei 38 et une autre entrée reliée, à travers un inverseur 66 pour la porte ET 63, au fil 89 amenant le signal de commande d'adressage ayant la valeur « 1 » pour un adressage temporel et la valeur «0» pour un adressage spatial. Les portes ET 61,64 ont une entrée reliée à la sortie de la porte OU 124 du circuit d'adressage spatial 39, et une autre entrée reliée, à travers un inverseur 67 pour la porte ET 63 au fil 89.

La mémoire 35 du bloc mémoire d'enregistreurs 19, figure 6a, a une capacité maximum de 32 768 mots de 17 eb, dont 1 eb d'imparité ; un ensemble de 64 mots correspond à un enregis- 35 treur ce qui donne à ladite mémoire une capacité maximum de 512 enregistreurs. La mémoire 35 mémorise les informations nécessaires à l'établissement ou à la rupture des communications du central; les informations nécessaires pour l'établissement ou la rupture d'une communication sont rangées dans un <to mot de la mémoire. Pour des raisons technologiques la capacité de la mémoire est modulaire par modules de 16 enregistreurs, de sorte que la mémoire comporte au maximum 32 modules. Lorsqu'un central téléphonique, compte tenu du nombre d'abonnés qu'il dessert, n'a pas besoin de 512 enregistreurs la 45 mémoire est équipée du nombre de modules strictement nécessaire.

Le temps de cycle de base, c'est-à-dire le temps nécessaire pour traiter 512 enregistreurs est de 16 millisecondes, ce qui

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donne un temps de traitement de 31,25 microsecondes par enregistreur, ce temps de traitement étant découpé en 32 temps élémentaires de 980 nanosecondes définis par les signaux d'horloge jxO à [x31. Puisque le nombre d'enregistreurs est modulaire, le temps de cycle de base est variable par pas de 16X31,25=0,5 millisecondes. C'est pourquoi le nombre d'enregistreurs équipant la mémoire 35 est donné par le dispositif nombre d'enregistreurs NE du circuit d'adressage temporel 38, ledit dispositif permettant la remise à zéro du compteur d'enregistreurs 42 lorsque le dernier enregistreur de la mémoire 35 est traité.

Pour des raisons d'exploitation de central téléphonique on distingue, parmi les enregistreurs, les enregistreurs rapides ayant une capacité de 64 mots et les enregistreurs lents ayant une capacité de 16 mots ; il y a donc N enregistreurs rapides et n enregistreurs lents, pour un nombre donné de modules, ce qui ne change pas le temps de cycle nécessaire pour traiter les modules équipant la mémoire. Le traitement des enregistreurs lents sera explicité plus loin.

Le traitement des enregistreurs utilise donc les mémoires tampons 20 et 21 dont chacune a une capacité de 64 mots correspondant au contenu d'un enregistreur rapide, et chaque mémoire tampon travaille alternativement en adressage spatial ou en adressage temporel, toutes les 31,25 microsecondes, le changement d'adressage étant commandé par le signal de commande d'adressage appliqué au fil 89 ; l'une des mémoires tampon est en adressage spatial pendant que l'autre est en adressage temporel et inversement.

Soit un enregistreur rapide Ei; pendant 31,25 microsecondes la mémoire tampon 20, par exemple, est en adressage temporel et on écrit le contenu de l'enregistreur Ei du bloc mémoire d'enregistreurs 19 dans la mémoire tampon 20 ; pendant les 31,25 microsecondes suivantes la mémoire tampon 20 est en adressage spatial et le traitement de son contenu est effectué par l'ensemble logique de commande 15, figure 3 ; pendant les 31,25 microsecondes suivantes la mémoire tampon 20 est de nouveau en adressage temporel et on lit son contenu, qui représente le mot enregistreur après traitement, par l'intermédiaire du circuit de lecture 40 qui transfère ledit contenu dans l'enregistreur rapide Ei de la mémoire 35, et en même temps le contenu de l'enregistreur rapide Ei + 2 est écrit dans la mémoire tampon 20 ; l'adressage du bloc mémoire d'enregistreurs 19, pour l'écriture du contenu de l'enregistreur après traitement dans la mémoire tampon est effectué par le circuit d'adressage temporel 38. La mémoire tampon 21 fonctionne de la même manière que la mémoire tampon 20, mais son fontionnement est imbriqué avec celui de la mémoire tampon 20.

Le fonctionnement comparé des mémoires tampon 20 et 21 est le suivant:

Mémoire tampon 20

Adressage: Lecture Ei—2

temporel: Ecriture Ei

Adressage: Traitement Ei spatial:

Adressage: Lecture Ei temporel: Ecriture Ei+2

Adressage: Traitement Ei 4- 2 spatial:

Mémoire tampon 21

Adressage: Traitement Ei—1: 32 25 s spatial: '

Adressage: Lecture Ei—1:

temporel: Ecriture Ei+1: '

Adressage: Traitement Ei+1: ,1 9<-

spatial ' "s

Adressage: Lecture Ei+1:

T r- r-,, 31,25[is temporel: Ecriture Ei+3:

Ainsi, pendant un adressage temporel on lit les 64 mots d'un enregistreur rapide Ei et on écrit les 64 mots de l'enregistreur rapide Ei+2 dans une mémoire tampon ; les signaux d'horloge 1*0 à |.'-31 qui définissent le temps de traitement d'un enregistreur sont eux-même divisés en deux parties ; pour le signal jxO 6s la première partie correspond à la lecture, dans la mémoire tampon, du mot 0 de l'enregistreur Ei et l'écriture dans la mémoire tampon du mot 0 de l'enregistreur Ei+2, et la deuxième partie correspond à la lecture du mot 1 de l'enregistreur Ei dans la mémoire tampon et l'écriture dans la mémoire tampon du mot 1 de l'enregistreur Ei+2 ; et ainsi de suite pour les signaux d'horloge jx2, \i3 [J.31 ; bien entendu lorsqu'un mot est lu dans la mémoire tampon en adressage temporel, il est aussitôt écrit dans la bloc mémoire d'enregistreurs 19.

Un contrôle d'imparité est effectué sur chaque mot de 16 eb, à chaque écriture dans le bloc mémoire d'enregistreurs 19 d'un

7

mot provenant d'une mémoire tampon ; l'imparité est calculée dans l'interface d'entrée 36 et inscrite en même temps que les 16 eb contenant l'information du mot; ainsi dans la mémoire 35 du bloc mémoire d'enregistreurs 19 un mot est constitué de 16 eb d'information et d'un eb d'imparité. A la lecture, l'imparité du ? mot lu dans la mémoire 35 est calculée dans l'interface de sortie 37 et comparée avec celle contenue dans l'eb d'imparité du mot, mais seuls les 16 eb d'information sont envoyés sur une mémoire tampon. Pour chaque faute d'imparité détectée, le contenu du compteur d'enregistreur 42 et celui du compteur de mots i » 45, c'est-à-dire le numéro d'enregistreur et le numéro du mot en faute, est transféré dans le registre 52 ; dans le même temps la faute d'imparité détectée fait monter la bascule 49 dont l'état peut testé par programme ; cette bascule est remise à zéro par l'adresse qui permet de la lire ; le contenu du registre est envoyé î s sur le bus d'informations multienregistreur LIMR pour donner le numéro du mot en faute.

La figure 7 représente un bloc d'accès 16 d'un multienregistreur et la mémoire macroprogramme 13, avec son circuit ,0 d'adressage 90 ; la capacité d'adressage de la mémoire macroprogramme est de 32 000 mots de 48 eb chacun ; l'adressage de la mémoire macroprogramme est effectué par un circuit constitué de deux portes Ei 91,92 et d'une porte OU 93 dont la sortie est reliée à un registre 95 ; un signal de commande venant du 25 pupitre par la ligne pupitre LP1 est appliqué a une entrée de la porte ET 91, et à une entrée de la porte ET 92 à travers un inverseur 94 ; une autre entrée de la porte ET 92 est reliée au bus d'informations multienregistreur LIMR; une autre entrée de la porte ET 92 est reliée à la ligne de commande LCR et une 30 autre entrée est reliée au bus points mémoire LMP; une autre entrée de la porte ET 91 est reliée à la sortie d'un registre série/ parallèle 96 relié lui-même au pupitre par les lignes pupitre LP1 et LP2. La sortie du registre 95 est reliée au circuit d'adressage 90 de la mémoire macroprogramme 13. La sortie de la mémoire 35 macroprogramme est reliée d'une part a une entrée d'une porte ET 99 et d'autre part à une porte ET 114; une autre entrée des portes ET 99 et 114 est reliée à la sortie d'une porte OU 132 recevant en entrée les signaux d'horloge [il et (xl7. La sortie de la mémoire macroprogramme est aussi reliée à la logique de 40 commande 17 (figure 3) par la liaison 110 qui achemine les eb 1 à 8 des macroinstructions vers une mémoire de transcodage 142 comme représenté figure 9. La sortie de la porte ET 114 est reliée à l'entrée d'un registre d'interface 107 de type série/ parallèle d'une capacité d'un mot macroprogramme; la sortie du 45 registre d'interface est reliée au pupitre par la liaison pupitre LP1 qui permet de recevoir une commande dudit pupitre et d'émettre vers ledit pupitre. La sortie de la porte ET 99 est reliée à l'entrée d'un registre d'interface 98 d'une capacité d'un mot macroprogramme de 48 eb; la sortie du registre d'interface 50 98 est reliée à un circuit de décalage 100 et à un circuit de contrôle d'imparité 101 qui délivre un signal sur un fil 102 ; la sortie du circuit de décalage 100 est reliée au bus d'informations multienregistreur LIMR. Une entrée de commande du circuit de décalage est reliée au bus points mémoire LMP, une entrée de 5J commande est reliée à la ligne de commande LCR, et une entrée de commande reçoit l'ordre ATE: le bus points mémoire LMP délivre des signaux correspondant aux eb 8 et 21 à 27 des instructions du bloc mémoire d'instructions 18, et la ligne de commande LCR délivre un signa] AD 101, pour commander 60 des décalages sur le mot macroprogramme présent dans le registre interface 98 et transférer le contenu dudit circuit de décalage vers ladite logique de commande via les bus d'informations mutienregistreur LIMR. Le fil 102 du circuit de contrôle d'imparité 101 est relié à une entrée d'une porte ET 104 dont „5 une autre entrée est reliée à la sortie du registre 95 ; la sortie de la porte ET 104 est reliée à un registre 105 dont la sortie est reliée à une entrée d'une porte ET 106 ayant une autre entrée

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reliée à la ligne de commande LCR et une autre Aitrée reliée au bus points mémoire LMP; la sortie de la porte ET 106 est reliée au bus d'informations multienregistreur LIMR ; le registre 105 sert à mémoriser l'adresse du mot macroprogramme sur lequel une faute d'imparité a été trouvée.

La sortie du registre 95 est reliée à une entrée d'une porte ET 111 reliée à un registre 112, d'une capacité de 15 eb et de type parallèle/série qui délivre sur le fil 113 un numéro de phase au pupitre, une autre entrée de la porte ET 111 étant reliée à la sortie d'une porte OU 133 qui reçoit en entrée les signaux d'horloge [xl et [xl7.

Un mot macroprogramme que l'on désignera par macroinstruction est défini par 48 eb ; les eb 1 à 8 donnent l'ordre de la macroinstruction, les eb 9 à 44 contiennent des données et les eb 45 à 48 servent à indiquer le mode de programme. Le déroulement du macroprogramme permet le traitement du mot enregistreur rangé dans une mémoire tampon 20 ou 21, lorsque cell-ci est en adressage spatial; une séquence de traitement comporte 32 temps élémentaires définis par les signaux [x0 à jx31. La macroinstruction est adressée par le registre 95, l'adressage normal provenant du mot 0 du mot enregistreur de la mémoire tampon ; il est également possible d'adresser une macroinstruction par le pupitre à travers le registre série/parallèle 96. Le traitement d'un mot enregistreur s'effectue de la manière suivante, dans le cas d'un enregistreur rapide:

Signal (j.0.

le mot 0 de l'enregistreur rangé dans la mémoire tampon est lu ; ce mot 0 contient le numéro de la macroinstruction à traiter, et ce numéro est rangé dans le registre 95 ; ce numéro est imposé par le programme d'instruction contenu dans le bloc mémoire d'instruction 18, figure 3.

Signal [il le contenu de la macroinstruction adressée est transféré dans les registres d'interface 98 et 107 et un contrôle d'imparité est effectué par le circuit contrôle d'imparité 101, qui en cas de faute d'imparité délivre un signal au registre 105.

Les eb 1 à 8 de la macroinstruction qui définissent l'ordre sont aiguillés par la liaison 110 vers la logique de commande 17, figure 3, dans laquelle ils sont utilisés pour adresser une mémoire de transcodage, comme cela sera précisé plus loin, qui par décodage de ces huit eb fournit la phase de départ du programme d'instructions contenu dans le bloc mémoire d'instructions 18 de la figure 3.

Signaux \i2 à [il 3

Traitement de la macroinstruction par le programme d'instructions. Les différents eb 1 à 48 de la macroinstruction sont accessibles aux instructions du programme d'instructions par le bus d'informations multienregistreur LIMR à travers le circuit de décalage 100. La suite du traitement de la macroinstruction varie suivant la longueur de la macroinstruction à traiter, c'est-à-dire suivant l'ordre de la macroinstruction adressée; la suite du traitement est donnée par les deux dernières instructions du programme d'instructions ou au maximum par les instructions adressées par les signaux jxl4 et |J.15; on a donc:

— avant dernière instruction ou instruction adressée par le signal fil4: lecture du mot 0 de la mémoire tampon, ce mot contenant le numéro de la macroinstruction, et rangement de ce numero dans le registre d'adresses 57 du circuit d'adressage spatial 39.

- dernière instruction ou instruction adressée par le signal fil 5: calcul du numéro de la macroinstruction suivante, calcul effectué dans le circuit de calcul 71 ou 79, de la mémoire tampon, et rangement de ce numéro dans le mot 0 de la mémoire tampon.

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8

Trois modes de fonctionnement du macroprogramme sont possibles; ce sont:

programme lent PROLENT, simple programme SIMPRO et double programme BIPRO.

Les différents modes de fonctionnement sont imposés par la combinaison binaire des eb 45 et 46 de chaque macroinstruction, et sont définis par les combinaisons suivantes:

Mode de fonctionnement eb45 eb46 PROLENT 1 Ooul

SIMPRO 0 1

BIPRO 0 0

PROLENT—Seuls les signaux jaO à [il 5 servent au traitement, les signaux (il 6 à [i31 étant inactifs.

SIMPRO - Pour les signaux fiO à [il5 le programme est identique à celui de PROLENT ; les signaux |xl6 à |x31 servent au traitement d'une deuxième macroinstruction qui est en fait l'enchaînement de la précédente; cette deuxième macroinstruction est obtenue par lecture du mot 0 de la mémoire tampon sous l'action du signal (il 6; le fonctionnement avec l'avant dernière instruction ou avec le signal [i30, avec la dernière instruction ou le signal [i31, est identique à ce qui à été dit précédemment pour le fonctionnement avec les signaux |x0 à [il5.

BIPRO - Dans ce mode de fonctionnement il y a déroulement de deux programmes parallèles qui s'exécutent de façon asynchrone. Le premier programme est commandé par les signaux d'horloge u.0 à (il 5 et démarre par une lecture, dans le mot 0 de la mémoire tampon, du numéro de la macroinstruction à exécuter; il se termine par l'écriture, dans le même mot 0 de la mémoire tampon, du numéro de la macroinstruction à exécuter au cycle suivant. Le deuxième programme est commandé par les signaux d'horloge [il 6 à [i31 et démarre par une lecture dans le mot 32 de la mémoire tampon du numéro de la macroinstruction à exécuter; il se termine par l'écriture, dans le même mot 32, du numéro de la macroinstruction à exécuter au cycle suivant.

Le cas des enregistreurs lents est traité différemment, car on a dit que leur capacité n'était que de 16 mots au lieu de 64 mots pour les enregistreurs rapides. Lorsqu'une mémoire tampon est en adressage temporel il y a écriture dans ladite mémoire tampon de 64 mots de la mémoire 35, ce qui correspond au contenu de quatre enregistreurs lents. Lorsque la mémoire tampon passe ensuite en adressage spatial la bascule 118 du circuit d'adressage spatial 39 autorise le fonctionnement des portes ET 119,120 dudit circuit d'adressage spatial dont les signaux de sortie AEL2 et AEL1 respectivement, permettent l'adressage des enregistreurs lents de la mémoire tampon, les signaux [i0 à [il5 permettant de traiter le premier enregistreur lent contenu dans la mémoire tampon, les signaux |il6 à [*31 permettant de traiter le troisième enregistreur lent contenu dans la mémoire tampon. Chaque enregistreur lent occupe donc un secteur dans la mémoire tampon, et l'adresse de ce secteur est donnée par l'ordre ADM à la porte ET 55 du circuit d'adressage spatial 39.

Après un cycle de lecture de la mémoire 35, on retrouve dans une mémoire tampon les mêmes enregistreurs lents, mais c'est alors le deuxième enregistreur lent qui est traité par les signaux [i0 à [il 5 et le quatrième enregistreur lent qui est traité par les signaux [il 6 et [x31. Ainsi chaque enregistreur lent n'est traité qu'un cycle sur deux; bien entendu le contenu des quatre enregistreurs lents est réécrit dans la mémoire 35, qu'ils aient ou non été traités. Le temps de cycle d'un enregistreur lent est donc le double du temps de cycle d'un enregistreur rapide. Tous les enregistreurs, rapides et lents ont des mots réservés pour des temporisations.

Pour les enregistreurs rapides les mots 15,31,47 et 63 sont des mots de temporisation utilisés par la logique de commande

17 ; ce sont en fait des mots de temporisation de travail qui peuvent être réinitialisés en cours de traitement d'un enregistreur ; ces mots sont principalement utilisés pour les échanges, et sont incrémentés à chaque passage de l'enregistreur dans la mémoire tampon, c'est-à-dire à chaque cycle de la mémoire 35, un cycle durant 16 millisecondes pour 512 enregistreurs. Le mot 62 est le mot de temporisation de débordement de l'enregistreur; le débordement de ce mot au bout d'un temps donné, 4 heures 30 minutes par exemple, remet à zéro le mot enregistreur concerné, c'est-à-dire les 64 mots qui constituent un mot enregistreur, cette remise à zéro consistant, comme cela à été dit, à interdire l'écriture dans la mémoire 35 du mot enregistreur contenu dans une mémoire tampon; le mot 62 est incrémenté tous les 16 passages du mot enregistreur dans la mémoire tampon.

Pour les enregistreurs lents dont la capacité est de 16 mots, (mot 0, mot 1, ... mot 15) le mot 15 est un mot de temporisation de travail et le mot 14 est un mot de débordement.

On va décrire à présent l'ensemble constitué par le bloc mémoire d'instructions 18 et la logique de commande 17 qui lui est associée, cet ensemble étant représenté figure 9.

Le bloc mémoire d'instructions 18 comprend la mémoire d'instructions proprement dite 140 et son circuit d'adressage

139. La mémoire d'instructions a une capacité de 4096 mots de 48 eb.

La logique de commande 17 est constituée par un module d'adressage 141 et un module bloc opérateur 150. Le module d'adressage 141 comprend une mémoire de transcodage 142, une porte OU 143, un circuit logique de saut de phase 144, un registre d'adressage 145, un registre phase pupitre 146. La mémoire de transcodage 142 reçoit de la mémoire macroprogramme 13, par la liaison 110, les 8 premiers eb des macroinstructions qui définissent la macroinstruction à exécuter et qui adressent la mémoire de transcodage dont la capacité est de 256 mots de 12 eb. La mémoire de transcodage effectue une correspondance entre le numéro de l'ordre définissant une macroinstruction et le numéro de la phase initiale contenu dans le registre d'adressage 145 ; la phase initiale fournit le début d'un programme d'instructions contenu dans la mémoire d'instructions

140.

La sortie de la mémoire de transcodage est reliée au bus d'informations multienregistreur LIMR auquel une entrée de la porte OU 143 est reliés; une autre entrée de la porte OU 143 est reliée à la sortie du registre phase pupitre 146 lequel est relié au pupitre par la ligne pupitre LP2 ; une autre entrée de la porte OU 143 est reliée par la liaison 148 à une sortie du module bloc opérateur 150 ; la sortie de la porte OU 143 est reliée au circuit logique de saut de phase 144 dont la sortie est reliée au registre d'adressage 145 ; ime porte OU 149 reçoit en entrée les signaux d'horloge [il5 et [i31 et sa sortie est reliée au registre d'adressage 145 afin de le remettre à zéro en fin d'exécution d'une phase précédente, c'est-à-dire en fin d'exécution d'une macroinstruction. La sortie du registre d'adressage 145 est reliée au circuit d'adressage 139 de la mémoire d'instructions 140.

Le module bloc opérateur 140 comporte un circuit d'interface 162 ayant son entrée reliée à la sortie de la mémoire d'instructions 140; la sortie du circuit d'interface constitue un bus points mémoire LMP qui achemine les 48 eb de chaque mot instruction ; le circuit d'interface 162 contrôle dans un registre l'imparité du mot instruction qu'il reçoit, et une sortie faute d'imparité dudit circuit d'interface est reliée à une porte ET 164 dont une autre entrée est reliée à la sortie du registre d'adressage 145 ; la sortie de ladite porte ET 164 est reliée à un registre faute d'imparité 165 dont la sortie est reliée au pupitre par la ligne pupitre LP2. Un circuit de décodage 166 a son entrée reliée au bus points mémoire LMP et en reçoit les eb 1,2 et 3 des mots instructions, qui définissent l'ordre des instructions. Il y a cinq types d'instructions, qui seront décrites plus loins,

5

10

15

20

25

30

35

40

45

50

55

60

(>5

9

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chacune étant caractérisée par un ordre, les odres étant ANT, Un circuit logique 161a une entrée reliée à la sortie du

POP, ADM, AIM, ATE. Le circuit de décodage 166 comporte réseau de décalage 153, une autre entrée reliée à la sortie du cinq sorties, chacune délivrant un ordre. Un décodeur d'à- deuxième accumulateur 152, une autre entrée reliée au bus dresses 167 est relié à la sortie du circuit d'interface 162 dont il points mémoire LMP duquel elle reçoit l'eb 15 ; sa sortie est reçoit les eb 6,7,8 des mots instructions, et sa sortie constitue la 5 reliée au bus d'informations LIMR.

ligne de commande LCR qui délivre sept signaux AD101 à un registre 170 a une entrée reliée à la sortie du deuxième

AD107 définis par ces eb 6,7,8. Un registre d émission 168 est accumulateur 152 et une entrée reliée à la sortie du réseau de relié à la sortie de la mémoire d'instructions 140 et sa sortie est décolage 153 ; sa sortie est reliée à une entrée d'une porte OU

reliée au pupitre par la ligne pupitre LP2 et permet de visualiser \-j\ <j0nt la sortie est reliée au pupitre par la ligne pupitre LP2.

le mot instruction (48 eb.) ;o (jn registre d'informations 173 est relié en entrée au bus d'in-

Le module bloc opérateur comprend également un premier formations multienregistreur LIMR et en sortie à une entrée de accumulateur 151, un deuxième accumulateur 152, un réseau de ia porte OU 171. Un registre de sauts de phases 174 est relié en décalage 153 relié à la sortie du premier accumulateur, un entrée par ia ]iaison 148 au circuit logique 158, et à la porte OU

circuit de calcul 154 relié à la sortie du réseau de décalage et à la 143 et en sortie à une entrée de la porte OU 171.

sortie du deuxième accumulateur 152, un troisième accumula- is L'ensemble représenté figure 9 permet le déroulement teur 155 ayant son entrée reliée à la sortie du circuit de calcul d'instructions à partir du décodage d'une macroinstruction. A

154 et sa sortie reliée à une entrée d'une porte OU 156 dont la cet effet le registre d'adressage 145 est remis à zéro en fin de sortie est reliée au bus d'informations multienregistreur LIMR; phase précédente par un signal nl5 ou (x31, ceci permet une autre entrée de la porte OU 156 est reliée à la sortie d'une d'imposer les deux premières instructions autorisant la lecture porte ET 175 dont une entrée est reliée au bus points mémoire 20 de la macroinstruction et le transcodage du code d'ordre de la

LMP duquel elle reçoit les eb 21 à 36 des mots instructions, et macroinstruction à partir des eb 1 à 8 de la macroinstruction, qui dont une autre entrée est reliée à la ligne de commande LCR de permet d'initialiser le registre d'adressage 145 sur le début du laquelle elle reçoit une commande AD103. Les trois accumula- programme d'instructions. Le registre d'adressage 145 est teurs 151,152,155 ont chacun une capacité de 16 eb, et le bus chargé à partir du circuit logique de saut de phase 144 qui peut d informations multienregistreur LIMR qui est constitué par 16 25 recevoir des informations soit à travers le bus points mémoire fils, une information pouvant contenir au maximum 16 eb, LMP, soit du bus d'informations multienregistreur LIMR, soit distribue des informations constituées par 16 eb. Une entrée du de la sortie de la mémoire de transcodage 142, soit de la sortie premier accumulateur 151 est reliée au bus d'informations du module bloc opérateur 150, soit enfin du pupitre pour

LIMR, une autre entrée est reliée au bus points mémoire LMP permettre une visualisation d'une instruction adressée par pupi-

dont il reçoit l'eb 9, enfin une autre entrée est reliée à la sortie 30 tre. La durée d'exécution d'une instruction est de 980 nanose-

d un inverseur 177 dont 1 entrée est reliée à la sortie ANT du condes; les signaux d'horloge [i 15 et [x31 servent à remettre à

circuit de décodage 166. L'entrée du deuxième accumulateur zéro le registre d'adressage 145 du programme d'instructions au

152 est reliée à la sortie d'un circuit logique 163 dont une entrée début de chaque phase du macroprogramme, pour permettre la est reliée au bus points mémoire LMP et en reçoit les eb 5 à 20 lecture, dans une mémoire tampon, 20 ou 21, soit du mot 0 soit des mots instructions, et une entrée est reliée au bus d'informa- 35 du mot 32 qui contient la phase de départ du programme d'in-

tions multienregistreur LIMR. Une entrée de commande du structions. Le contenu dudit registre d'adressage 145 est ensuite réseau de décalage 153 est reliée à la sortie d'une porte ET 176 fonction du déroulement du programme d'instructions.

dont une entrée est reliée au bus points mémoire LMP duquel Le mot instruction est transféré dans le circuit d'interface elle reçoit les eb 17,18,19 d un mot instruction, et dont une 152 qui effectue un contrôle d'imparité; en cas de mauvaise autre entrée est reliée à la sortie POP du circuit de décodage 40 imparité l'adresse du mot en faute est transférée dans le registre

166- faute d'imparité 165 qui en assure l'émission vers le pupitre. Le

Le troisième accumulateur 155 a une entrée de commande premier accumulateur 151 est chargé par le bus d'information reliée à la sortie POP du circuit de décodage 166 et une autre multienregistreur LIMR lorsqu'il reçoit l'eb 9 d'un mot instruc-

entrée de commande reliée au bus points mémoire LMP duquel tion, sauf pour le mot instruction d'ordre ANT. Le deuxième elle reçoit les eb 16 et 20 des mots instructions. 45 accumulateur 152 est chargé soit par le bus d'informations

Un circuit comparateur 157 a une entrée reliée à la sortie du multienregistreur LIMR, soit par les eb 5 à 20 d'un mot instruc-

deuxième accumulateur 152 et une entrée reliée à la sortie du ti°n acheminés par le bus points mémoire LMP. Le réseau de circuit de calcul 154 ; le circuit comparateur est constitué de décalage 153 permet de décaler à droite ou à gauche les infor-

quatre comparateurs dont les sorties sont reliées respectivement mations reçues du premier accumulateur 151 et de les envoyer

à quatre entrées d'un circuit logique 158 relié également au bus 50 soit sur le bus d'informations multienregistreur LIMR via le points mémoire LMP duquel il reçoit les eb 33 à 36, dont la circuit logique 161, soit sur le circuit de calcul 154. Le circuit de sortie est reliée par la liaison 148 à une entrée de la porte OU calcul 154 permet d'effectuer des opérations logiques ou arith-

143 du module d'adressage 141. Le circuit de calcul 154, en plus métiques par secteurs de 4 eb d'une information; le résultat de de sa sortie reliée à l'entrée du troisième accumulateur 155, a ces opérations est rangé dans le troisième accumulateur 155 ; le une sortie «égalité» et une sortie «retenue» reliées chacune à 55 registre de commande 159 et le circuit logique 160 permettent une entrée distincte du circuit logique 158. La sortie égalité la commande du circuit de calcul 154. Le circuit comparateur délivre un signal lorsque le circuit de calcul effectue une compa- 157 détermine, en fonction des informations reçues du raison et qu'il détecte une égalité, la sortie retenue délivre un deuxième accumulateur 152 et du circuit de calcul 154, les sauts signal lorsque le résultat d'une opération autre que la comparai- de phase SPH1 à SPH8 qui permettent l'adressage de la nou-

son est positif. 60 velie phase du programme d'instructions. Le détail des instruc-

, , , , . . , , ,tions correspondant aux ordres ANT, POP, ADM, AIM, ATE

Une entree de commande du circuit de calcul 154 est reliee sem donné ,us ^ Qn trQuvera ch instruction la a la sortie d un circuit logique 160, dont une entree est rehee a la si ification des différente eb qui la constituent.

sortie POP du circuit de decodage 166, une autre entree est reliée au bus points mémoire LMP duquel elle reçoit les eb 21 à h5 On va décrire à présent la module récepteurs de signalisa-

26 et une autre entrée est reliée à la sortie d'un registre de tion 22 de la figure 3, représenté figure 11 ; son rôle est de commande 159 dont l'entrée est reliée au bus d'informations recevoir et de stocker les signalisations relatives aux lignes d'a-

multienregistreur LIMR duquel elle reçoit les eb 9 à 16. bonnés ou à des circuits, ces signalisations étant émises par les

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10

unités de sélection sur les lignes de test LT, et de confirmer ou non, le changement d'état des lignes d'abonnés ou des circuits. Un multiplexeur 180 reçoit les lignes de test LTO à LT63, chaque ligne de test venant d'une unité de sélection, en supposant qu'il y a 64 unités de sélection au maximum. La sortie du multiplexeur est reliée à un registre d'état de lignes de test 181 dont la sortie est reliée à un registre tampon 182 ; une logique de sortie 183 est reliée en entrée à la sortie du registre tampon 182, et en sortie à trois mémoires d'état précédent 184,185 et 186 et à une entrée d'un comparateur d'état 187 dont la sortie est reliée à trois mémoires d'état confirmé 188,189 et 190; une autre entrée du comparateur d'état 187 est reliée à chacune des sorties des mémoires d'état précédent 184,185,186, par la liaison 200; un compteur 191 commandé par le signal d'horloge ©5hl à sa sortie reliée à une entrée de commande du multiplexeur 180, à une entrée d'une porte OU 192 et à une entrée d'une porte ET 201 ayant une autre entrée reliée au module horloge et recevant le signal d'horloge 02 ; la sortie de la porte ET 201 est reliée à un registre 202 relié à la logique de sortie 183 par des fils LRT, LRF, LRPO, ledit registre 202 assurant la sélection des lignes de test dans la logique de sortie 183, le fil LRT permettant la sélection des lignes de test relatives à des abonnés et des circuits, le fil LRF permettant la sélection des lignes de test correspondant à des signalisations multifré-quences, le fil LRPO permettant la sélection des lignes de test correspondant à des postes d'opératrices; une porte ET 193 a une entrée reliée au bus d'informations multienregistreur LIMR, une entrée reliée à la ligne de commande LCR qui lui délivre le signal adresse AD 105, et une entrée reliée au bus points mémoire LMP qui lui délivre la valeur de l'élément binaire 21 des instructions.

La sortie de chaque mémoire d'état précédent et d'état confirmé est reliée à une entrée d'une porte ET, 194,195,196,197, 198,199, associée à chaque mémoire; une autre entrée de chaque porte ET est reliée à la ligne de commande LCR, et la sortie de chaque porte ET est reliée au bus d'inforamtions multienregistreur LIMR.

La signalisation relative à un abonné ou à un circuit connecté sur la voie temporelle ti d'un multiplex entrant LRE0 ou LRE1 d'une unité de sélection x, se présente sur la ligne de test LTx, associée à l'unité de sélection, dans la voie temporelle t(i+1). Ainsi pour un abonné, la signalisation de boucle d'abonné se présente en t(i+1) 02 pour le multiplex entrant LRE0 et ent(i+l) ©5 pour le multiplex entrant LEI, et pour un circuit en t(i+1)02 et t(i+1) 03 pour le multiplex entrant LRE0 et en t(i+1) 05 et t(i+2) 01 pour le multiplex entrant LRE1,

soit deux eb de signalisation pour un circuit, par multiplex entrant. Le module récepteurs de signalisation permet le raccordement de 64 unités de sélection, numérotées de 0 à 63 ; les unités de sélection sont divisées en quatre groupes de seize unités de sélection, soit un groupe GR0 pour les unités de sélection numérotées de 0 à 15, un groupe GR1 pour les unités de sélection numérotées de 16 à 31, un groupe GR2 pour les unités de sélection numérotées de 32 à 47 et un groupe GR3 pour les unités de sélection numérotées de 48 à 63.

Chaque ligne de test LT desservant une unité de sélection peut également être utilisée pour transmettre la signalisation de quatre postes d'opératrices ; la signalisation relative aux postes d'opératrices comporte 5 eb. Enfin les premières et dernière unités de sélection de chaque groupe, c'est-à-dire les unités de sélection numérotés, 0,15,16,31,32,47,48,63, sont réservées à la réception des signalisations multifréquences ; ces signalisations comportent également 5 eb. Le compteur 191 permet l'exploration des lignes de test LTO à LT63 et l'adressage temporel des mémoires d'état précédent et d'état confirmé ; la sortie de la porte ET 193 permet l'adressage spatial des mémoires d'état précédent et d'état confirmé.

Les mémoires d'état précédent et d'état confirmé sont groupées par deux et leur rôle est le suivant:

- Groupe mémoire d'état précédent 186 et mémoire e'état confirmé 190 ; chaque mémoire a une capacité de 512 mots de 5

5 eb, et dans chaque mémoire 256 mots sont réservés pour les signalisations multifréquences, et 256 mots sont réservés pour les signalisation provenant des postes d'opératrices.

- Groupe mémoire d'état précédent 185 et mémoire d'état confirmé 189 ; chaque mémoire a une capacité de 1024 mots de io 4 eb ; ce groupe est réservé à la signalisation des abonnés et des circuits des unités de sélection numérotées de 0 à 31.

- Groupe mémoire d'état précédent 184 et d'état confirmé 188 ; chaque mémoire a une capacité de 1024 mots de 4 eb ; ce groupe est réservé à la signalisation des abonnés et des circuits

15 des unités de sélection numérotées de 32 à 63. Le fonctionnement du module récepteurs de signalisation est le suivant: chaque ligne de test LT d'une unité de sélection ayant 32 voies temporelles, d'une durée de 3,9 microsecondes, et les lignes de test étant au nombre de 64, il y a 32 X 64 = 2048 voies à lire, ce 20 qui demande pratiquement 64 X 32 X 3,9 microsecondes soit 8 millisecondes. L'état actuel de chaque voie est lu sous commande du compteur 191, et le résultat de la lecture, c'est-à-dire l'état actuel, est mis en mémoire dans une mémoire d'état précédent; d'autre part l'état actuel de la signalisation est comparé, dans le comparateur d'état 187, à l'état précédent qui lui parvient par la liaison 200; cet état précédent s'il est identique à l'état actuel, est alors transféré dans une mémoire d'état confirmé; 8 millisecondes plus tard l'opération recommence. L'accès à ces données, c'est-à-dire la lecture des informations d'état précédent et d'état confirmé, par le bloc mémoire d'enregistreurs 19 est effectué en adressage spatial; cet adressage est réalisé par une instruction du programme d'isntructions. L'écriture des mémoires est effectuée en adressage temporel par le compteur 191. Les états de voies étant stockés en mémoire, le programme a la possibilité, à chaque instant, de venir consulter l'état d'une voie.

La figure 12 représente le module émetteurs de signalisation 23 de la figure 3. Le rôle de ce module est la préparation et l'émission de messages de commandes de tonalités et de signalisations vers le réseau de connexion. Ce module comprend deux mémoires 210 et 211 identique, adressées par une logique d'adressage 212 commandée par les signaux d'horloge cal à a>8 ; ladite logique d'adressage est également reliée au bus points mémoire LMP par lequel elle reçoit des eb des instructions permettant l'adressage des mémoires 210 et 211 à partir du bus points mémoire LMP. L'entrée de chaque mémoire est reliée au bus d'informations multienregistreur LIMR par l'intermédiaire d'une porte ET 213,214 respectivement, chaque porte ET a une entrée reliée au bus points mémoire LMP. La sortie de chaque mémoire est reliée à une entrée distincte d'une porte OU 215, dont la sortie est reliée d'une part à une entrée d'une porte ET 216 et d'autre part à une entrée d'une porte ET 217 ; une autre entrée de la porte ET 216 reçoit les signaux d'horloge to col et une autre entrée de la porte ET 217 reçoit les signaux d'horloge to col. La sortie de la porte ET 216 est reliée à un registre 218, qui est un registre parallèle/sèrie et dont la sortie est reliée à l'entrée d'une logique de sortie 220 ; la sortie de la porte ET 217 est reliée à un registre 219, qui est un registre parallèle/série et dont la sortie est reliée à l'entrée d'une logique de sortie 221 ; les logiques de sortie 220 et 221 ont leur sortie reliée à la ligne de connexion MLX qui est connectée au réseau de connexion 1 de la figure 1. La ligne de connexion MLS étant multifilaire, chaque logique de sortie est reliée au réseau de connexion par deux fils de la ligne de connexion.

Les mómoires 210 et 211 sont alternativement en écriture et lecture. Pendant que l'on écrit dans une mémoire, on lit dans l'autre mémoire pour émission vers le réseau de connexion, le

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11

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créneau de temps autorisant l'écriture en mémoire étant de 1 milliseconde. Chaque logique de sortie peut transmettre un message, c'est-à-dire un mot de 28 eb, toutes les 125 microsecondes, soit 8 messages dans une milliseconde, et par conséquent 16 messages pour les deux logiques de sortie ; l'utilisation 5 de deux registres 218,219 permet l'acheminement de 16 messages pendant l'écriture dans une mémoire, puisque les informations de l'autre mémoire, qui est en lecture, sont alternativement aiguillées sur les registres 218 et 219. L'écriture dans les registres se fait pendant la voie temporelle to de chaque trame j () de 125 microsecondes, mais à un instant différent dans chaque registre. Un compteur d'adressage de la logique d'adressage 212 est incrémenté après chaque lecture de la mémoire ; chaque mot est effacé, dans la mémoire, après lecture. Les mots rangés dans les registres sontémisdanslamême trame que celle ou il sont 15 inscrits ; ils sont émis depuis la voie temporelle tl5, instant 0 5 jusqu'à la voie temporelle t21 instant © 3.

Un message est émis si le registre où il se trouve contient au moins 1 eb indiquant la fonction ; dans le cas contraire on interdit la sortie du message par la logique de sortie correspondante. 20 Un contrôle d'imparité est effectué, dans la logique de sortie,

sur le contenu du message ; en cas de mauvaise imparité, il y a rétablissement de la bonne parité en ajoutant 1 eb sur le message en t21 © 3 ; lorsque la mémoire en lecture a été lue, le rôle des mémoires 210 et 211 est inversé. Il est possible d'effec- 25 tuer un contrôle de fonctionnement par un programme de test qui, d'une part permet de commander l'envoi d'une tonalité par le module émetteurs de signalisation à partir d'un mot enregistreur d'une mémoire tampon, 20 ou 21, et d'autre part demande à l'échangeur la lecture d'un mot de commande dans le réseau 30 de connexion ; la lecture correcte du mot permet ainsi de vérifier le bon fonctionnement de l'ensemble logique de commande 15, du bloc mémoire d'enregistreurs 19, du bloc mémoire tampon 14 et du module émetteurs de signalisation 23, ainsi que de la bonne transmission du message sut la ligne de connexion MLX. 35

La figure 13 représente un bloc entrée/sortie; le module entrée/sortie 24 de la figure 3 comporte au moins un bloc entrée/sortie, tel que représenté figure 13. Le module entrée/

sortie assure l'interface entre le multienregistreur et l'échangeur; chaque bloc entrée/sortie a donc un accès lecture/écriture 40 par l'échangeur et un accès lecture/écriture par le multienregistreur; chaque bloc entrée/sortie est donc relié au bus d'échanges LIE et au bus d'informations multienregistreur LIMR.

Un bloc entrée/sortie est essentiellement composé d'une mémoire 230, d'une capacité de 256 mots de 4 secteurs de 4 eb; 45 la mémoire est divisée par exemple en 32 zones mémoires de 8 mots, mais cette division est purement logicielle, chaque zone mémoire étant spécialisée; il y a des zones mémoire pour l'entrée, c'est-à-dire qui reçoivent des informations par le bus d'échanges LIE à destinations du multienregistreur ; il y a des 50 zones mémoires pour la sortie, c'est-à-dire qui reçoivent des informations par le bus d'informations multienregistreur LIMR à destination de l'échangeur, il y a des zones mémoire réservées à des tâches d'observation et des zones mémoires réservées au comptage ; il y a enfin des zones mémoires réservées à des 55 messages de type donné, tels que: message entre les échangeurs des unités de commande 4 et 5 par les lignes d'échanges ELM, message entre l'organe de contrôle 7 et un échangeur par les lignes de contrôle LC, message entre une unité de sélection et un échangeur par les lignes de marquage LU. 60

Une porte OU 231 est reliée en entrée au bus d'information multienregistreur LIMR et au bus d'échanges LIE. La sortie de la porte OU 231 est reliée à une entrée de chacune des portes ET 232,233,234 235 ; la sortie de chaque porte ET est reliée à 65 une entrée différente de la mémoire 230 ; chaque porte ET permettant l'écriture, dans un secteur de 4 eb, d'un secteur de chacun des 256 mots de la mémoire. La mémoire 230 a quatre sorties, une par secteur, qui sont reliées respectivement d'une part à une entrée des portes ET 236,237,238,239, dont les sorties sont reliées au bus d'échanges LIE, et d'autre part à une entrée des portes ET 240,241,242,243 dont les sorties sont reliées au bus d'informations multienregistreur LIMR ; une autre entrée des portes ET 240,241,242,243 est reliée à la sortie du circuit de décodage 166 délivrant l'ordre ATE, figure 9.

La mémoire 230 peut être adressée soit par le multienregistreur, soit par l'échangeur. Pour le multienregistreur l'adressage est fourni soit par le bus d'information multienregistreur LIMR par l'intermédiaire d'un registre d'adressage 244 soit directement par le bus points mémoire LMP. Pour l'échangeur, l'adressage est uniquement fourni par le bus d'échanges LIE.

Le registre d'adressage 244 a son entrée reliée à la sortie d'une porte ET 245 dont une entrée est reliée à la sortie du circuit de décodage 166 délivrant l'ordre ATE et une autre entrée est reliée à la sortie de la porte oU 231 ; la sortie du registre d'adressage 244 est reliée à une entrée d'une porte ET 249 ; un registre d'adressage 246, qui sert à l'adressage par l'échangeur, a son entrée reliée à la sortie d'une porte ET 247 dont une entrée est reliée à la sortie de la porte OU 231 et dont une autre entrée est reliée à la linge de commande LCE de l'échangeur (voir figures 14 et 17) ; la sortie du registre d'adressage 246 est reliée à une entrée d'une porte ET 248. Une autre porte ET 250 a une entrée reliée au bus points mémoire LMP qui achemine les eb 21 à 28 des mots instructions. Une autre entrée de la porte ET 248 reçoit le signal d'horloge £21, et une autre entrée des portes ET 249,250 reçoit le signal d'horloge £21 ; le signal £21 est le signal complémentaire du signal d'horloge £21. La sortie de chacune des portes ET 248, 249,250 est reliée respectivement à une entrée d'une porte OU 252 dont la sortie est reliée au circuit d'adressage 253 de la mémoire 230 par la liaison 254 qui achemine les eb 9 à 16 des bus d'informations multienregistreur LIMR et d'échanges LIE, ou les eb 21 à 28 du bus points mémoire LMP; la sortie de la porte OU 252 est également reliée à une entrée d'une porte ET 256 par une liaison 255 qui achemine les eb 1 à 8 des bus d'informations multienregistreur LIMR et d'échanges LIE. La porte ET 256 a deux autres entrées reliées respectivement au bus d'adresse LAE et à la ligne de commande LCE de l'échangeur qui définissent des adresses de secteurs à lire dans la mémoire 230, la sortie de ladite porte ET 256 étant reliée à une entrée des portes ET 236,237,238,239 et délivrant, selon les informations reçues par la liaison 255, un signal à une ou plusieurs des portes ET 236,237,238,239.

Enfin une entrée d'une porte OU 258 est reliée à la sortie d'une porte ET 257 ayant une entrée reliée à la sortie du circuit de décodage 166 délivrant l'ordre ATE et une autre entrée reliée au bus points mémoire LMP et qui en reçoit l'eb 32 de l'instruction d'ordre ATE; une autre entrée de la porte ET 258 est reliée au bus d'adresses LAE de l'échangeur; la sortie W de ladite porte OU 258 étant reliée à une entrée des portes ET 232,233,234,235, ces portes permettant l'écriture dans la mémoire 230 des informations provenant soit du bus d'informations multienregistreurs LIMR, soit du bus d'échanges LIE.

On va décrire à présent les macroinstructions utilisées; on trouvera figures 8a, 8b, 8c le format de ces macroinstructions qui comportent chacune 48 éléments binaires, désignés par l'abréviation eb; les macroinstructions utilisent une écriture symbolique; les ordres qui définissent les fonctions sont données par les eb 1 à 8.

1) EMO - Cet ordre permet l'écriture dans une mémoire tampon d'un paramètre P de 8 eb ou de 16 eb. L'adresse Ad, du mot dans la mémoire tampon et la valeur du paramètre sont donnés par la macroinstruction. Le paramètre ayant une valeur de 8 ou 16 eb, il peut être écrit dans un mot complet (16 eb) de la mémoire tampon ou dans un octet d'un mot (8 eb). Le saut de

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12

phase, SPH, de 12 eb permet d'écrire un saut de phase de 0 à ± le premier enregistreur est utilisé pour l'observation du trafic,

2047, qui, ajouté à la phase actuelle, donnera la phase suivante comme par exemple le nombre de nouveuax appels parvenus au de programme. multienregistreur pendant un temps donnée, et le dernier enre-

2) EMAS - Cet ordre permet l'écriture en mémoire tampon, Sistf f Permet k traitement des fautes et leur transfert vers le dans un secteur de 4 eb d'un mot, d'un paramètre P de 1,2,3, s module d entree/sortie 24, figure 3.

ou 4 eb. L'adresse, Ad, du mot dans la mémoire tampon et du . b> ^ue le nombre d enregistreurs rapides libres soit supe-

secteur du mot est codée dans la macroinstruction. La valeur du *eur a" nombre indique, dans la macromstruction soit par Enr.

paramètre, P, est donnée sur 4 eb, et un masque, M, à 4 eb RaP' MR1 Pour le multienregistreur lO soit par Enr Rap. MR2

indique pour chaque eb ayant la valeur «1», qu'il faut inscrire la Pour Ie multienregistreur 11, figure 2. S il y a prise d un enregis-valeur correspondante du paramètre ; et pour chaque eb ayant la 10 rapide la suite du programme permet une analyse de la valeur «0» que la valeur correspondante du paramètre ne doit fonctl°n ayant F°voque la prise (nouvel appel, raccrochage,

pas être inscrite. Le saut de phase, SPH, de 16 eb, permet nouvel aPPel ,SU1V1 d un message) ; le branchement du pro-

d'écrire un saut de phase compris entre 0 et ± 32 000, qui, gramme est alors fonction de cette analyse.

ajouté à la phase actuelle donnera la phase suivante du pro- . * ^ OBTRA. - Cet ordre permet de faire une mcrémenta-

gramme 15 41011 sur une va*eur ranêee dans un mot du module d entrée/

3) EMASI - Cet ordre est identique à l'ordre EMAS, sauf sortie dont radresse Ad Ta" 0t* est données Par Ia macroins-en ce qui concerne l'adressage. Il s'agit ici d'un adressage tructlon-11 Permet Par exemPle d mcrementer une mémoire ou indirect, l'adresse dans la mémoire tampon étant donnée par un seront ranëés tous les nouveaux appels; cette mémoire contien-mot de la mémoire tampon dont l'adresse, Ad, est donnée dans dra-au b9ut d'un temPs terminé, tous les nouveaux appels la macroinstruction 20 Parvenus au multienregistreur. Le saut de phase, SPH, est

4) TEDEUM - Cet ordre permet deux opérations succès- d°nné par la macromstruction, et est compris entre 0 et ± 127 ; sives de lecture/écriture sur une mémoire tampon. II y a d'abord 11 contl,ent la yale,ur a aJ0Uter a la Phase actueIle du Programme lecture, en mémoire tampon, d'un premier mot dont l'adresse pour obtenir la phase suivante.

est donnée par la première adresse source, 1ère Ad. So. de la 12) ÇONSIL1 - Cet ordre permet un double test. Il y a macroinstructions et écriture de l'information lue dans un mot 25 d abord lecture d une valeur de signalisation a 1 adresse, Ad de ladite mémoire tampon dont l'adresse est donnée par la S«n>donnee Par la macromstruction, et comparaison avec un première adresse destination, 1ère Ad. D. Une deuxième opéra- Piètre, P, dont la valeur est également donnée par la tion similaire est exécutée avec la deuxieme adresse source, 2e macroinstruction. Si la comparaison est mauvaise, le saut de

Ad. So, et la deuxieme adresse destination, 2e Ad. D. Le saut de Phase est donné Par SPH1 ; 81 Ia comparaison est bonne il y a un phase, SPH est compris entre 0 et ± 7. 30 deuxieme test sur une temporisation dont 1 adresse Ad Te est

5) TFT- Cet ordre permet de lire dans une mémoire donnée Par la macroinstruction avec un paramètre de tempori-tampon un mot dont l'adresse est donnée par l'adresse source, satlon>P Te' également donné par la macromstruction. Si la Ad. So. L'information lue est réécrite dans la mémoire tampon comparaison est bonne le saut de phase est de +1. ; si la dans un mot dont l'adresse est donnée par l'adresse destination, comparaison est mauvaise, le saut de phase est donné par SPH2. Ad. D. La valeur du code, D, indique s'il s'agit d'un mot 35 Les valeur^des sauts de phase sont:

complet, d'un octet, ou d'un secteur de ce mot. Le saut de phase, de ^ f ~

SPH, est compris entre 0 ± 32 000. ^ , .

.m ^ , i , , . ,. 13) CONSIL 2 - Cet ordre est indique a CONSIL1 ; seule

6) ERAN - Cet ordre permet un branchement, PH, mcondi- ,, , . , , . , ,.rr, n ^

'. , , , j , , 1 adresse de la temporisation est differente.

tionnel, dans n importe quel endroite du programme ; le bran- CONFES - Cet ordre est identiaue aux orécédents ■

, . , . « , -a nrT , 4(J It/ CO U1U1C Col lUCllllUlXC aUA UlC^CUClllS •

chement autorise est compris entre 0 et 32 000. PH est un . , s,,,.

, . , , \ « mais le paramétré de temporisation PTe est donne sur 4 eb.

numero de phase de branchement octal. 1cvrArrrrp ^ A f . , c. , .

-v. att . j A , ot^tt • »., • 15) ATTES-Cet ordre permet de confirmer que le temps

7) SAU - Cet ordre est un saut de phase, SPH, incondition- ,, _ ' ,, . v A r r

, ^ ., , . ,« /, , d attente d une signalisation est conforme a un paramétré. La nel ; il permet d ajouter a la phase actuelle un saut de phase . .. A. ° , , , t . . / . «. •

- . n 1 , no nnrT u u i j signalisation est lue dans le module recepteur de signalisation compris entre 0 et ± 32 000, pour brancher le programme dans ® £. 0 v „ , A , T _

« « +. • ,• r r ° 45 22, figure 3, al adresse Ad. Sign donnee par la macroinstruc-

une phase determinee. *• T * j» ~ r i

J,nrno j ^ • , ,• . j tion; le temps dattente est compare a un paramétré, P, dans la

8) REPO-Cet ordre est une macroinstruction d'attente de , t A .. \ ,

' t « % , ^ , macroinstruction. Si le temps d attente est bon il y a saut de programme. Le saut de phase est nul et le programme est en , ^ ^ . .. J

attente phase SPH2 ; si le temps d attente est mauvais il y a comparaison

3 e9) EFF - Cet ordre est le dernier après utilisation d'un mot d'une adresse de temporisation, Ad. Te, donnée par la ma-

TI „ , cc , 5 . ^ .... so croinstruction, avec un paramétré de temporisation, PTe. enregistreur. II permet e effacer le mot enregistreur qui vient de r r dérouler le programme. Si la comparaison est bonne il y a saut de phase +1 ; dans le

10) PRISE - Cet ordre intitialise un mot enregistreur. Cette cas contraire le saut de phase est SPH1.

initialisation peut s'effectuer sur un enregistreur rapide pour le Les valeurs respectives des sauts de phase sont:

déroulement d'un programme pour traiter une communication, SPH2: de 0 à ± 127

ou sur un enregistreur lent pour les fonctions de taxation. " SPH 1 : de 0 à ± 7

Cependant cette initialisation n'a lieu que sous certains condi- 16) RMF_ n s>agit d>un ordre de test sur la signalisation tions. Pour la prise d un enregistreur lent il suffit que la bascule multifréquences reçue par le module récepteurs de signalisation

118, figure 6b, soit à la valeur «1», il y a alors prise du premier 22. La valeur de la signalisation est lue à l'adresse Ad. Sign enregistreur lent libre, dans une mémoire tampon, qui sera ft(| donnée par la macroinstruction ; cette valeur est comparée à un utilisé pour la taxation de la communication. Pour la prise d un paramètre codé, C, dans la macromstruction. Il y a trois codages enregistreur rapide il faut d'abord que la bascule 118 soit à la possibles: 0001 numérotation, 0010 signalisation, 0100 fré-

valeur «0», ensuite la prise s effectue sous les conditions sui- quence de contrôle; dans les deux premiers cas la valeur de vantes: signalisation est inscrite en mémoire à l'adresse inscription, Ad a) que le numéro de l'enregistreur en cours de traitement (,5 Ins, donnée par la macroinstruction; dans le troisième cas, il y a

(numéro donné par le compteur d'enregistreurs 42 figure 6b) ne seulement reconnaissance de la fréquence de contrôle. Pour ces soit ni le premier ni le dernier du nombre maximum d'enregis- trois cas le saut de phase est SPH1 ; dans le cas de non recon-

treurs. En effet chacun de ces enregistreurs a un rôle bien défini ; naissance de code, le saut de phase est SPH2.

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Les valeurs respectives des sauts de phase sont:

SPH2: de 0 à ± 127 SPH1: Oà ± 7

17) RSI - Cet ordre permet de tester la signalisation abonné, ou circuit, reçue par impulsion. L'adresse de la signalisation reçue, Ad. Sign, est donnée dans la macroinstruction ; la valeur de cette signalisation est comparée à un paramètre, P, attendu, donné par la macroinstruction. Si la comparaison est positive le saut de phase est SPH2 ; il est de SPH1 dans le cas contraire.

Les valeurs respectives des sauts de phase sont:

SPH2:de0à ± 127 SPH1: de 0 à ± 127

18) SIPO - Cet ordre permet la lecture, à l'adresse poste d'opératrice, Ad. Po, donnée par la macroinstruction, de la signalisation poste d'opératrice reçue. Cette signalisation est analysée et oriente le programme vers divers sauts de phase, SPH1, SPH3, SPH4, SPH5, suivant la valeur de la signalisation. En cas de non réception de la signalisation, le saut de phase est SPH2 dont la valeur est comprise entre 0 et ± 127.

19) TONAL - Cet ordre permet l'envoi de la tonalité vers un abonné ou un circuit. La macroinstruction donne l'adresse, Ad, la fonction, F, la tonalité, Ton, et le saut de phase SPH. Les ordres d'envoi de tonalité remplissent une mémoire de trois mots dans le module émetteurs de signalisation 23, figure 3, qui contient 16 mémoires; si toutes les mémoires sont pleines, l'ordre est représenté au cycle suivant de traitement de l'enregistreur correspondant.

Le saut de phase SPH est compris entre 0 et ± 32 000.

20) TOTSI - Cet ordre est identique à l'ordre TONAL mais précédé d'un test sur le module récepteur de signalisation 22, avec l'indication du paramètre de test, PT.

Si le test est négativ il y a saut de phase, SOH2, compris entre 0 et ± 127, et pas d'envoi de tonalité ; si le test est positif, il y a envoi de la tonalité, Ton, et le saut de phase SPH1 imposé est de ± 1.

21) TETON - Cet ordre est identique au précédent, mais l'envoi de tonalité, Ton, est conditionné par un test sur le contenu d'un mot dans la mémoire tampon, dont l'adresse est Ad. M ; ce contenu est comparé à un paramètre P. Si le test est négatif il y a saut de phase; SPH2, compris entre 0 et ± 7 et pas d'envoi de tonalité; dans le cas contraire il y a envoi de la tonalité et saut de phase imposé, de valeur + 1.

22) TORAZ - Cet ordre permet l'envoi d'une tonalité comme indiqué à l'ordre 19 TONAL, et la remise à zéro d'une ou plusieurs temporisations. La ou les temporisations à remettre à zéro sont données par le code temporisation, C Te, de la macroinstruction.

A l'issue de la temporisation il y a saut de phase SPH compris entre 0 et ± 2047.

23) TOTEM - Cet ordre permet un envoi de tonalité comme il a été défini pour l'ordre TONAL, mais cet envoi est conditionné par un test sur un mot temporisation contenu dans la mémoire tampon. L'adresse temporisation, Ad, Te, de la macroinstruction donne l'adresse du mot temporisation à lire dans la mémoire tampon ; le contenu de ce mot temporisation est comparé à un paramètre de temporisation, P Te. Si le contenu du mot temporisation est supérieur au paramètre de temporisation, la temporisation est dépassée et il y a saut de phase SPH2 ; dans le cas contraire il y a envoi de tonalité et saut de phase + 1. Le saut de phase SPH2 est compris entre 0 et

± 7.

24) TERNUC - Cet ordre effectue deux tests successifs ; on lit un secteur de la mémoire tampon dont l'adresse, Ad Sec, est donnée dans la macroinstruction ; la valeur du masque, M,

donne 1 eb sur 4 à tester. Si le test est négatif il y a saut de phase SPH2 ; si le test est positif il y a un deuxième test sur le contenu d'un registre de numérotation clavier dont l'adresse, Ad RNC, est donnée par la macroinstruction afin de vérifier si ce contenu est nul. Si ce deuxième test est positif, c'est-à-dire si le registre de numérotation clavier est à zéro, il y a saut de phase SPH1 ; dans le cas contraire le saut de phase est nul.

Les valeurs des sauts de phase SPH1 et SPH2 sont de 0 à ± 127.

25) COSPA - Cet ordre permet de comparer le contenu d'un secteur de la mémoire tampon dont l'adresse, Ad, Sec, est donnée par la macroinstruction, à deux paramètres, PI, P2, dont les valeurs sont également données par la macroinstruction. Si le contenu du secteur est égal à PI il y a saut de phase SPH1. Dans le cas contraire il y a comparaison avec le deuxième paramètre P2 ; en cas d'égalité il y a saut de phase SPH2, et dans le cas contraire saut de phase SPH3.

Les sauts de phase SPH2 et SPH3 sont compris entre 0 et ± 127 ; le saut de phase SPH1 est compris entre 0 et ± 7.

26) ANAS - Cet ordre permet la comparaison successive d'un paramètre avec le contenu d'un secteur de la mémoire tampon, dont l'adresse Ad Sec est donnée par la macroinstruction. Les paramètres PI, P2, P3, P4 sont également donnés par la macroinstruction. Le contenu du secteur est comparé d'abord à PI ; s'il y a égalité le saut de phase est de + 1 ; dans le cas contraire il y a comparaison avec P2, et s'il y a égalité le saut de phase est + 2 ; dans le cas contraire il y a comparaison avec P3, et s'il y a égalité le saut de phase, est de + 3 ; dans le cas contraire il y a comparaison avec P4, et s'il y a égalité le saut de phase est de + 4 ; dans le cas contraire le saut de phase, SPH5 est indiqué par la macroinstruction, et sa valeur est compris entre 0 et ± 2047.

27) ASMA - Cet ordre est identique au précédent, ANAS, mais au lieu de comparer un secteur à 4 paramètres, on compare ce secteur à 4 masques, Ml, M2, M3, M4, successifs. On compare donc la présence d'eb à «1» dans le secteur, cette présence étant donnée par la valeur des masques contenus dans la macroinstruction. Les sauts de phases sont identiques à ceux de ANAS.

28) RAZ - Cet ordre consiste à remettre à zéro, dans la mémoire tampon, un ou plusieurs mots, ou 2,4,6 eb d'un mot de la mémoire tampon. Cet ordre débute par un test définissant à partir du contenu de la macroinstruction les adresses ou les eb à remettre à zéro; toutes les informations nécessaires sont contenues dans la macroinstruction. Le code, C, indique, selon sa valeur, ce qu'il y a lieu de remettre à zéro: mot, octet, secteur, eb.

RAZ 1 concerne la remise à zéro de 4 mots, ou de 4 octets, ou 4 secteurs dont les adresses respectives sont 1° Ad, 2° Ad, 3° Ad, 4° Ad.

RAZ 2 concerne la remise à zéro de 2 fois 1,2 ou 3 eb, et Ml, M2 sont des masques; les adresses de remise à zéro sont données par 1° Ad, 2° Ad.

29) TUTUS — Cet ordre permet un premier test sur un eb en mémoire tampon, puis éventuellement un second test soit sur un eb soit sur un secteur, selon l'indication contenue dans le code, C, de la macroinstruction. Le premier test, qui concerne un eb dont l'adresse Ad 1 est donnée par la macroinstruction, se fait par comparaison avec la valeur donnée par le masque M; si le deuxième test concerne un eb, l'adresse de cet eb est donnée par la macroinstruction en Ad 'A et ce test s'effectue par comparaison avec la valeur donnée par le masque Ml. Si les deux tests sont positifs le saut de phase est + 1 ; si le premier test est négatif le saut de phase est SPH3 ; si le deuxième test est négatif le saut de phase est SPH2.

Si le deuxième test concerne un secteur de 4 eb, l'adresse de ce secteur est donnée par la macroinstruction en Ad 'A, et ce test s'effectue par comparaison avec le paramètre P4. Les sauts de phase sont les mêmes que précédemment.

5

10

15

20

25

30

35

40

45

50

55

h()

(i 5

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14

Les valeurs des sauts de phase sont:

SPH2: de 0 à ± 7 SPH3: de 0 à ± 7

30) TESTUS - Cet ordre permet un premier test sur un secteur en mémoire tampon, puis éventuellement un second test soit sur un autre secteur, soit sur un eb, selon l'indication contenue dans le code, C, de la macroinstruction. Le premier test qui concerne un secteur dont l'adresse Ad 4 est donnée par la macroinstruction se fait par comparaison avec la valeur du paramètre P; si le deuxième test concerne un autre secteur, l'adresse de ce secteur est donnée par la macroinstruction en Ad V4 et ce test s'effectue par comparaison avec la valeur donnée par le paramètre P4. Si les duex tests sont positifs le saut de phase est + 1 ; si le premier test est négatif le saut de phase est SPH3 ; si le deuxième test est négatif le saut de phase est SPH2. Si le deuxième test concerne un eb, l'adresse de cet eb est donnée par la macromstruction en Ad '/t et ce test s'effectue par comparaison avec la valeur donnée par le masque Ml. Les sauts de phase sont les mêmes que précédemment.

Les valeurs des sauts de phase sont:

SPH2: de 0 à ± 7 SPH3: deO à ± 7

31) CHIPO - Cet ordre permet la réception d'un chiffre du poste d'opératrices. L'adresse du chiffre reçu est donnée en Ad per la macroinstruction, ce chiffre est rangé dans un mot de la mémoire tampon à l'adresse Ad CH donnée par la macroinstruction, et le saut de phase, SPH1 est compris entre 0 et ± 127. En cas de non réception du chiffre, le saut de phase, SPH2 est compris entre 0 et ± 2047.

32) TES — Cet ordre permet d'effectuer un test entre le contenu d'un secteur de la mémoire tampon, dont l'adresse, Ad Sec, est donnée par la macroinstruction, et la valeur donnée par le masque M. Si le test est positif le saut de phase est SPH1 ;

dans le cas contraire il est de SPH2.

Les valeurs des sauts de phase sont:

SPH1 : de 0 à ± 2047 SPH2: de 0 à ±2047

33) ANS — Cet ordre permet une analyse du contenu d'un secteur de la mémoire tampon, dont l'adresse, Ad Sec, est donnée par la macroinstruction, par rapport à un paramètre, P.' Si l'analyse est bonne le saut de phase est SPH1 ; dans le cas contraire le saut de phase est SPH2.

Les valeurs des sauts de phase sont:

SPH1: de 0 à ± 2047 SPH2: de 0 à ± 2047

34) COMPS - Cet ordre permet une comparaison entre le contenu d'un secteur de la mémoire tampon dont l'adresse, Ad Sec, est donnée par la macroinstruction, et un paramètre P. Si le contenu est supérieur au paramètre le saut de phase est SPH3. Si le contenu est égal au paramètre le saut de phase est SPH2. Si le contenu est inférieur au paramètre le saut de phase est SPH1. Les valeurs des sauts de phase SPH1, SPH2, SPH3 sont comprises entre 0 et ± 127.

35) OMP - Cet ordre permet de réaliser une opération logique ou une opération arithmétique sur un mot de la mémoire tampon dont l'adresse Ad M est donnée par la macroinstruction, avec un paramètre P. Le type d'opération est codé dans COP de la macroinstruction; ce code est envoyé au circuit logique 160 commandant le circuit de calcul 154 de la figure 9.

Le saut de phase SPH est compris entre 0 et ± 7.

36) OMM — Cet ordre permet de réaliser des opérations logiques ou arithmétiques entre deux mots de la mémoire tampon. Les adresses des mots sont données par Ad Ml et Ad M2 le type d'opération étant donné par COP. Des sauts de phases peuvent être différents suivant le résultat de l'opération. Les sauts de phase SPH1, SPH2, SPH3 sont compris entre 0 et ± 7. Le saut de phase SPH est compris entre 0 et ± 2047.

37) OMO - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un mot et le contenu d'un octet de la mémoire tampon ; l'adresse du mot est donnée par Ad M et celle de l'octet par Ad O. Les sauts de s phase SPH1, SPH2, SPH3, différents selon la résultat de l'opération sont compris entre 0 et ± 7. Le saut de phase SPH est compris entre 0 et ± 2047.

38) OMS — Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un mot et le io contenu d'un secteur d'un mot de la mémoire tampon. L'adresse du mot est donnée par Ad M et celle du secteur par Ad Sec. Les sauts de phase SPH1, SPH2, SPH3 différents selon le résultat de l'opération sont compris entre 0 et ± 7, SPH est compris entre 0 et ± 2047.

i5 39) OMSI - Cet ordre est identique au précédent, OMS, mais l'adressage du secteur Ad Sec I est indirect.

40) OPAO — Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre un octet d'adresse Ad 0 et un paramètre, P. Le type d'opération est donné par COP. Les sauts m de phase SPH1, SPH2, SPH3, différents selon le résultat de l'opération, sont compris entre 0 et ± 7 ; SPH est compris entre 0 et ± 2047.

41) OPOCO - Cet ordre permet d'effectuer des opérations logiues ou arithmétiques entre le contenu de deux octets d'a-

25 dresses Ad 01 et Ad 02. Le type d'opération est donné par COP. Les sauts de phase SPH1, SPH2, SPH3 différents selon le résultat de l'opération, sont compris entre 0 et ± 7 ; SPH est compris ente 0 et ± 2047.

42) OSO - Cet ordre permet d'effectuer des opérations logi-

30 qUes ou arithmétiques entre le contenu d'un octet d'un mot et le contenu d'un secteur d'un mot de la mémoire tampon, d'adresse Ad O et Ad Sec. Le type d'opération est donné par le code d'opération COP. Les sauts de phase SPH1, SPH2, SPH3, différents selon le résultat de l'opération, sont compris entre 0 et ±

35 7 ; SPH est compris entre 0 et ± 2047.

43) OSPA - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon, d'adresse Ad Sec et un paramètre P. Le type d'opération est donné par COP. Les sauts de phase, SPH1,

40 SPH2, SPH3, SPH4 différents selon le résultat de l'opération sont compris entre 0 et ± 7 ; SPH5 est compris entre 0 et ± 127 ; SPH est compris entre 0 et ± 2047.

44) OSS — Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu de deux secteurs de deux

45 mots de la mémoire tampon ; leurs adresses sont Ad Sec 1 ed Ad Sec 2. Le type d'opération est donné par COP. Les sauts de phase SPH1, SPH2, SPH3, SPH4 différents selon le résultat de l'opération, sont compris entre 0 et ± 7 ; SPH5 est compris entre 0 et ± 127 ; SPH est compris entre 0 et ± 2047.

50 45) OSSI - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon d'adresse Ad Sec et un autre secteur d'un mot de la mémoire tampon dont l'adresse indirecte est Ad Sec I. Le type d'opération est donné par COP. Les sauts de phase

55 SPH1, SPH2, SPH3, SPH4 différents selon le résultat de l'opération sont compris entre 0 et ± 7 ; SPH5 est compris entre 0 et ± 127 ; SPH est compris entre 0 et ± 2047.

46) OSIP - Cet ordre permet d'effectuer des opérations lo-

60 giques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon, d'adressage indirect Ad Sec I et un paramètre P. Le type d'opération est donné par COP. Les sauts de phase SPH1, SPH2, SPH3, SPH4 différents selon le résultat de l'opération, sont compris entre 0 et ± 7 ; SPH5 est compris

65 entre 0 et ± 127 ; SPH est compris entre 0 et ± 2047.

47) OSIS - Cet ordre permet d'effectuer des opérations logiques ou arithmétiques entre le contenu d'un secteur d'un mot de la mémoire tampon, d'adressage indirect Ad Sec I, et un

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autre secteur d'un mot, dont l'adresse est Ad Sec. Le type d'o- 52) MLD - Message long, début.

pération est donné par COP. Les sauts de phase SPH1, SPH2, 53) MLF - Message long, fin.

SPH3, SPH4 différents selon le résultat de l'opération sont L'ordre MLD permet l'envoi de la première partie (4 mots)

compris entre 0 et ± 7; SPH5 est compris entre 0 et ± 127 ; d'un message long ( 8 mots) depuis la mémoire tampon vers une SPH est compris entre 0 et ± 2047. 5 zone tampon ; cet ordre est obligatoirement suivi d'un ordre

Tous les ordres depuis l'ordre 35 OMP jusqu'à l'ordre 47 MLF permettant l'envoi de la deuxième partie (4 mots) du mes-OSIS peuvent effectuer les opérations logiques ou arithmétiques sage long. Ces ordres sont identiques à l'ordre précédent, MEC, suivantes: Test, analyse, comparaison, addition, soustraction, mais le test d'occupation du mot 0 de la zone tampon n'est union (fonction logique OU), intersection (fonction logique ET), effectué que sur l'ordre MLD qui contient le paramètre de Le type d'opération, COP est codé sur 8 eb 9 qui sont les eb temporisation P Te.

17 à 24 de la macroinstruction; leseb 17 à 20 donnent le code L'ordre MLD permet de charger les mots 1,2,3,4 de la du réseau de décalage 153 ; l'eb 23 définit d'opération (logique zone tampon respectivement à partir du mot 3 de la mémoire ou arithmétique), l'eb 21 indique s'il faut imposer un « 1 » sur tampon et des mots d'adresse Ad 1, Ad 2, Ad 3 de ladite mé-l'entrée retenue du circuit de calcul 154 de la logique de com- moire tampon.

mande 17. L'eb 22 sert à valider les sorties «retenue» et «égale» 15 L'ordre MLF permet de charger les mots 5,6,7,0 de la zone du circuit de calcul 154 qui définissent le résultat d'une compa- tampon à partir des mots d'adresse Ad 4, Ad 5, Ad 6, Ad, de la raison supérieur, égal ou inférieur; l'eb 24 donne un saut de mémoire tampon, le mot d'adresse Ad contenant le numéro phase imposé, lorsque celui-ci est différent des sauts de phase d'enregistreur en cours de traitement. Le saut de phase est de SPH, SPH1, SPH2, SPH3. +1 à l'issue de l'envoi du message.

48) ASPRO - Cet ordre permet d'initialiser un sous 20 54) TRENO - Cet ordre permet de vérifier si le numéro de programme. Il permet à partir d'un code C, contenu dans la ma- l'enregistreur en cours de traitement correspond au numéro croinstruction, de calculer une phase retour et de l'inscrire dans d'enregistreur rangé dans le mot 0 d'une zone tampon d'adresse le deuxième mot de la mémoire tampon avant de prendre en Ad TEI. Si le test est positif l'adresse de la zone tampon est compte et d'inscrire dans le premier mot de la mémoire tampon rangée dans le mot 4 ou 44 de la mémoire tampon, et c'est dans la phase départ dus sous programme, PH-DEP-SP, donnée par 25 ce mot que l'on ira chercher l'adresse de la zone tampon lors du la macroinstruction. traitement de l'enregistreur correspondant (voir ordres MEC,

En fin de macroinstruction il y a-remise à zéro d'une tempo- MLD et MLF). Si le test est négatif on effectue un deuxième test risation de contrôle dont l'adresse en mémoire tampon est sur la zone tampon d'adresse Ad TE2, et si ce deuxième test est donnée par Ad Te. positif l'adresse de la zone tampon est rangée dans le mot 5 ou

49) RETAN - Cet ordre permet un retour de sous program- 30 37 de la mémoire tampon. Si ce deuxième test est négatif on me pour initialiser un traitement de faute. Il permet l'inscription effectue un troisième test sur la zone tampon d'adresse Ad TE3. en mémoire tampon à l'adresse donnée par Ad Ins d'un paramè- si ce troisième test est positif l'adresse de la zone tampon est tre dont la valeur est donnée par la macroinstruction en P Ins, rangée dans le mot 5 ou 37 de la mémoire tampon. Si l'un des puis de soustraire 1 à la phase de retour et de l'inscrire dans la tests est positif le saut de phase est + 2. Si les trois tests sont deuxième ou le troisième mot de la mémoire tampon, suivant la 35 négatifs il y a test de débordement de temporisation à 256 valeur du code, C. millisecondes, et le saut de phase est + 1 en cas de déborde-

50) ASPEC - Cet ordre permet d'initialiser un sous pro- ment ; en cas de non débordement, le saut de phase SPH est gramme d'échanges à partir des données contenues dans la compris entre 0 et ± 7.

macroinstruction. Les données concernant le traitement, le type 55) mETI _ Cet ordre est sensiblement identique à l'ordre et la fonction sont donnees par F dans la macroinstruction qui 40 écédent mais ,a comparaison s'effectue entre une valeur donne également 1 adresse Ad Te d une zone tampon du module e dans un ^ de ,a mémoire n dont radresse ^

d entree/sortie 24 du multienregistreur, et la phase départ du Ad> et le œntenu du ier mot d,une zone t d<adresse sous programme d échangés, PH-DEB-SPE. L ordre remet ega- Ad ^ g. œ ^ ^ une deuxième comparaison a lieu lement a zero un mot temponsation de la memoire tampon, ayec du ier mQt de Ia zone n d,adresse Ad utilise pour 1 échangé. Il y a également rangement de la phase 45 ^ Si le deuxième test est négatif on effectue un troisième test retour du sous programme d échangés (phase retour égalé phase awc le contenu du er ^ de ,a zQne n d,adresse Ad actuelle +2) a laquelle reviendra le sous programme a 1 issue de Tg3 Les sauts de phases sont les mêmes que ceux de rordre

C ,a,n^e,V,^ ^ , TRENO, mais le durée de la temporisation est dans le cas

51) MEC - Cet ordre permet I envoi d un message.court de- t de 5U milHsecondes.

puis le multienregistreur vers le module d entree/sortie. L ordre 50 F 56) TRADIM _ Cet ordre permet d'effectuer l'addition débuté par un test sur le mot 0 d une zone tampon d entree/ d,un ètre dont la vaIeur p est donnée rinstruction)

sortie; si le mot est occupe, on reste en attente, il n y a donc pas avec du ^ d,adresse Ad x de ,a mémoire ta saut de Phase tant que le temps n excede pas la valeur de tempo- Le résul{at de raddition est rangée dans le mot d>adresse Ad 2, risation P Te donnee par 1 instniction ; si le mot est libre le de ^ mémoire n Le saut de phase SPH est compris entre message est envoye de la maniere suivante. 55 0 et + 7

La fonction contenue dans le mot 3 ou 43 delà mémoire —

tampon est rangée dans le mot 1 de zone tampon. L'information 57) RARE — Cet ordre permet le rangement, dans cinq mots contenue dans le mot de la mémoire tampon, d'adresse Ad 1, est de la mémoire tampon, d'information contenue dans une zone rangée dans le mot 2 de la zone tampon. L'information conte- tampon du module d'entrée/sortie.

nue dans le mot de la mémoire tampon, d'adresse Ad 2, est ran- 60 L'adresse de la zone tampon est donnée par le contenu du gée dans le mot 3 de la zone tampon. Le contenu du mot de la mot 4 de la mémoire tampon ; le contenu du mot 1 de la zone mémoire tampon, d'adresse Ad, donnant le numéro d'enregis- tampon est alors rangé dans le mot 3 ou 43 de la mémoire treur en cours de traitement est rangé dans le mot 0 de la zone tampon; les contenus des mots 2,3,4, 5 de la zone tampon sont tampon. Le saut de phase est + 1 après envoi du message court. rangés respectivement dans les mots d'adresse Ad 1, Ad 2, Ad Dans le cas où il y a débordement de la temporisation, il y a hs 3, Ad 4 de la mémoire tampon. En fin de rangement il y a écriture de faute et rangement d'une phase retour. L'adresse de remise à zéro du mot 0 de la zone tampon afin de libérer la zone la zone tampon sur laquelle on travaille est rangée dans le mot 4 tampon dont le contenu vient d'être transféré en mémoire de la mémoire tampon. tampon. La fin de l'ordre s'effectue sur la phase de retour au

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sous programme, rangée dans la mémoire tampon au mot 2 ou 64) INDER - Cet ordre permet le rangement dans le mot 0

42. On remarquera que cet ordre effectue le transfers inverse de ou 40 de la mémoire tampon de la phase de début de table per-l'ordre 51 MEC. mettant une analyse de la numérotation. Avant ce rangement, la

58) RADER - phase précédente rangée dans le mot 0 ou 40 de la mémoire

59) RAFIR — Ces deux ordres permettent le transfert d'une 5 tampon est transférée dans le mot 1 ou 41 de la mémoire réponse longue, du module d'entrée/sortie vers la mémoire tampon. La phase d'analyse de la numérotation est obtenue par tampon. L'ordre RADER permet le transfert de la première l'intersection (fonction ET logique) de la phase de début de partie, (quatre mots) d'une réponse longue ; il est obligatoire- table, PH-DEB-Ta, et l'addition du contenu des mots de la ment suivi d'un ordre RAFIR permettant l'envoi de la deuxième mémoire tampon d'adresse Ad G (adresse groupe) et Ad Ind partie (trois mots) de la réponse. L'ordre RADER se termine 10 (adresse index).

par une remise à zéro du mot 0 de la zone tampon adressée dans 65) INDEX - Cet ordre est identique au précédent, IN-le module d'entrée/sortie, et sa lecture se fait comme dans DER, mais il n'y a pas de transfert préalable du contenu du mot l'ordre 57 RARE. L'adresse de la zone tampon est donnée par 2, ou 40 de la mémoire tampon dans le mot 1 ou 41 de la le contenu du mot 4 de la mémoire tampon, et les mots de la mémoire tampon.

mémoire tampon sont chargés de la manière suivante: le mot 3 • 15 66) ETROS — Cet ordre permet l'écriture de trois paramè-est chargé par le contenu du mot 1 de la zone tampon, les mots très PI, P2, P3 dans des secteurs de mots de la mémoire tampon d'adresse Ad 1, Ad 2, Ad 3, Ad 4, Ad 5, Ad 6 sont chargés par dont les adresses sont respectivement Ad 1, Ad 2, Ad 3 ; ces les contenus des mots 2,3,4,5,6,7 de la zone tampon. On adresses donnent chacune l'adresse du mot et du secteur dans ce remarquera que les ordres RADER et RAFIR effectuent le mot. Le saut de phase imposé est de +1.

transfert inverse de celui effectué par les ordres MLD et MLF. 20 67) PÎRSI - Cet ordre permet d'effectuer une comparaison

60) TINTER - Cet ordre permet d'effectuer un test d'inter- entre le contenu d'une adresse de signalisation rangée dans la section (fonction logique ET) entre une information contenue mémoire tampon et un paramètre contenu dans un mot d'adres-dans le premier secteur du mot 6 de la mémoire tampon et des se Ad de la mémoire tampon.

masques Ml, M2, M3 rangés dans la macroinstruction. Une pre- L'adresse de signalisation est donnée par le mot de la mière intersection est effectuée avec le masque Ml ; si cette 25 mémoire tampon dont l'adresse Ad est donnée par la macroins-intersection est réalisée, une deuxième intersection est effectuée traction, et le contenu du module récepteurs de signalisation est avec le masque M3 et le résultat est rangé dans le premier rangé dans le mot 4, ou 44 de la mémoire tampon. L'adresse de secteur du mot 6 de la mémoire tampon ; le saut de phase SPH2 signalisation contient donc le numéro d'une unité de sélection, est compris entre 0 et ± 2047. Si 1 intersection avec Ml n est je numéro d'une voie temporelle, le numéro d'un multiplex pas réalisée, une deuxième intersection est faite avec M2 ; le 30 entrant.

résultat est rangé dans le premier secteur du mot 6 de la La valeur du paramétre est donnée par le mot d'adresse Ad mémoire tampon et le saut de phase SPH1 est compris entre 0 et p de la mémoire tampon. Une coparaison est effectuée entre la ± 2047. valeur du paramètre et le contenu du module récepteurs de

61) AFICH - Cet ordre permet le transfert d'un chiffre d'un signalisation ; en cas d'égalité le saut de phase est SPH1 dont la numéro demandé à partir d'un poste d'opération, rangé dans la 35 vaieur est comprise entre 0 et ± 2047 ; s'il n'y a pas égalité le mémoire tampon, dans une zone tampon libre du module d en- saut de phase est SPH2 dont la valeur est comprise entre 0 et ± trée/sortie dont l'adresse est donnée par Ad TS. Un test est \11.

effectué sur le mot 0 de la zone tampon adressée pour savoir si 68) SIRAZ — Cet ordre permet d'effectuer une comparaison cette zone tampon est libre ; dans 1 affirmative on y range: entre le contenu du module récepteurs de signalisation à une

— dans le mot 11 adresse du poste d opératrice qui est 40 adresse de signalisation et un paramètre. L'adresse de signalisa-contenue dans le mot de la mémoire tampon dont l'adresse est tion, numéro d'unité de sélection, numéro de voie temporelle, donnée par Ad P0 numéro d'un multiplex entrant, est donnée par le mot de la

— dans le mot 3, le rang du chiffre qui est rangé dans le mot mémoire tampon dont l'adresse Ad Cor est donnée par la de la mémoire tampon d'adresse Ad Info macroinstruction ; la valeur CS du paramètre est donnée par la

— dans le mot 2,1a valeur du chiffre qui est rangé dans le mot 45 macromstruction. Si le test est positif il y a remise à zéro d'une 4 ou 44 de la mémoire tampon temporisation dans le mot de la mémoire tampon dont l'adresse

— dans le mot 0, le contenu du mot 3 ou 43 de la mémoire Ad Te est donnée par la macroinstruction, puis saut de phase tampon, où ont été rangées les informations mode de traitement SPHI dont la valeur est comprise entre 0 et ± 127. En cas de MT, fonction F, type T, données par la macroinstruction. Le test négatif il n'y a pas de remise à zéro de la temporisation et le saut de phase est de +1. 50 saut phase est SPH2 dont la valeur est comprise entre 0 et ±

Ces informations ayant été rangées dans le module d'entrée/ ^7 sortie, seront accessibles par l'échangeur pour affichage du chiffre sur le poste d'opératrice dont l'adresse est rangée dans le 69) CHIMF — Cet ordre permet l'émission d'un chiffre en module d'entrée/sortie ; cet affichage permettra à l'opératrice de mutlifréquences par l'envoi d'une commande au module émet-contrôler que chaque chiffre demandé a bien été pris en compte 55 teurs de signalisation. Les informations suivantes sont rangées par le central. dans le module émetteurs de signalisation:

62) AFORS - Cet ordre est identique au précédent AFICH, - dans le mot 1, le code fonction F

mais il permet d'envoyer par l'intermédiaire du module d'en- — dans le mot 2, le contenu du mot de la mémoire tampon trée/sortie, au poste d'opératrice désigné par la macroinstruc- dont l'adresse Ad Cor est donnée par la macroinstruction ; le tion, soit un ordre que l'opératrice devra exécuter, soit une wi de la mémoire tampon contient donc le numéro d'une unité

supervision c'est-à-dire l'allumage de voyants permettant de de sélection, le numéro d'une voie temporelle, le numéro d'un renseigner l'opératrice. multiplex sortant

63) AFINU - Cet ordre est identique aux ordres précédents, - dans le mot 3, le chiffre en code multifréquences qui est AFICH, AFORS, mais il permet d'envoyer par l'intermédiaire rangé dans le mot de la mémoire tampon d'adresse Ad CH.

du module d'entrée/sortie, vers le poste d'opératrice désigné par h? Le saut de phase est SPH dont la valeur est comprise entre 0 la macroinstruction, un numéro complet rangé dans la mémoire et ± 16 000.

tampon; ce numéro peut être demandé à l'opératrice par un 70) TRESI - Cet ordre permet de comparer le contenu du abonné. module récepteurs de signalisation à l'adresse de signalisation

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donnée par le mot de la mémoire tampon d'adresse Ad Cor, eb 5 - Repère C. Il commande l'adressage des mots enregis-

avec un paramètre P S dont la valeur est donnée par la ma- treurs des mémoires tampon. Si sa valeur est 1 il valide la porte croinstruction. Si la comparaison est positive, le saut de phase ET 120 du circuit d'adressage spatial 39, figure 6a, permettant imposé est de + 1 ; si la comparaison est négative, une deuxième l'adressage des mots enregistreurs 32 à 63 de la mémoire tam-

comparaison est effectué entre le contenu du mot d'adresse Ad 5 pon 20 ou 21 travaillant en adressage spatial.

E de la mémoire tampon et le mot 0 d'une zone tampon du Si sa valeur est 0, la porte ET 120 n'est pas validée et il y a module d'entrée/sortie, dont l'adresse Ad TE est donnée par la adressage des mots 0 à 31 de la mémoire tampon 20 ou 21 macroinstruction. Si cette deuxième comparaison est positive, le travaillant en adressage spatial.

saut de phase est SPH2 dont la valeur est comprise entre 0 et ± eb 6 à 8 — Repère ADI. Ils définissent une adresse; celle-ci 7 ; si elle est négative le saut de phase est SPH3 dont la valeur est 10 est délivrée par le décodeur d'adresses 167 sur la ligne de comprise entre 0 et ± 7. commande LCR.

71) RETNOR - Cet ordre permet d'imposer un retour vers eb 9 - II est repéré A et autorise, si sa valeur est 1, le transie programme après exécution d'un sous programme. Le code C fert dans le premier accumulateur 151 des informations achemi-

donné par la macroinstruction indique si ce retour doit s'effec- nées par le bus d'informations multienregistreur LIMR.

tuer vers le programme de niveau 1 ou de niveau 2. 15 eb 10 - Repère T. II permet, si sa valeur est 1, de transférer

- Les numéros des mots des mémoires tampon indiqués quatre fois, sur le bus d'informations multienregistreur LIMR, dans les ordres précédents sont données en code octal. un secteur de 4 eb de ce bus d'informations multienregistreur.

On va décrire à présent les cinq types d'instructions repré- eb 11 à 14 — non utilisés.

sentées figure 10, caractérisées par les ordres ANT, POP, eb 15 — Repère A —» B ; si sa valeur est 1 il autorise le trans-ADM, AIM, ATE; chaque instruction constitue un mot instruc- 20 fert du contenu du premier accumulateur 151 dans le deuxième tion de 48 eb; les eb 1,2,3 définissent l'ordre de l'instruction. accumulateur 152 via le bus d'informations multienregistreur

1 - ANT. Cet ordre permet d'effectuer soit une analyse soit LIMR et le circuit logique 161.

un test, selon la valaeur du masque M de l'eb 4 de l'instruction ; eb 16 - Repère C. Si sa valeur est 1 il autorise le transfert, si cette valeur est 0 il s'agit d'une analyse et si cette valeur est 1 il dans le troisième accumulateur 155, du résultat du calcul dans le s'agit d'un test. 25 circuit de calcul 154.

L'analyse permet d'effectuer une comparaison sur 16 eb, eb 17 à 19 - Repère DEC. Ces éléments binaires indiquent par groupe de 4 eb avec un ordre de priorité ; le premier accu- le type de décalage, gauche ou droite, à effectuer dans le réseau mulateur 151 est chargé par l'instruction précédente, le de décalage 153, sur le contenu du premier accumulateur 151 ;

deuxième accumulateur 152 est chargé par les paramètre PI, ils indiquent également la valeur de ce décalage: 1,4,8,12 pour P2, P3, P4 du mot instruction d'ordre ANT ; chaque groupe de 4 30 un décalage à droite, 1,4,8 pour un décalage à gauche.

eb sortant du réseau de décalage 153 est comparé respective- eb 20 - Repère BUS. Si sa valeur est 1, il autorise le ment dans le circuit de calcul 154 aux paramètres PI, P2, P3, transfert du contenu du troisième accumulateur 155 sur le bus

P4 ; une égalité provoque en sortie du comparateur 157 le saut d'informations multienregistreur LIMR.

de phase correspondant, SPHl, SPH2, SPH3, SPH4 donné par eb 21 à 24 - Repère CAL. Le codage de ces éléments bi-l'instruction, avec une priorité allant de SPHl à SPH4; en cas de 35 naires indique au circuit de calcul 154 le type d'opération à

quadruple inégalité il y a saut de phase SPH0 donné par effectuer sur le contenu des premier et second accumulateurs l'instruction. Les sauts de phase SPHl à SPH4 ont une valeur 151,152. Ces opérations sont les opérations logiques ou arith-

comprise entre 0 et ± 7 ; le saut de phase SPH0 a une valeur métiques courantes: comparaison, addition, soustraction, incré-

comprise entre 0 et ± 127. mentation (+1) ou décrémentation (— 1) sur le contenu du

- Le test est effectué sur 1,2, 3 ou 4 eb. Le premier accumu- 40 premier accumulateur, union, intersection, exclusion, transfert lateur 151 a été chargé via le bus d'informations multienregis- du contenu de l'un des accumulateurs 151 ou 152 dans le troi-treur LIMR par l'instruction précédente, mais dans ce cas on sième accumulateur 155. La commande du circuit de calcul est retrouve quatre fois le même groupe de 4 eb ; le deuxième faite via le circuit logique 160.

accumulateur 152 reçoit les paramètres PI à P4 qui ont diffé- eb 25 - Repère CE. Si sa valeur est 1, il impose un « 1 » à

rentes formes selon qu'il s'agit de tester 1,2,3 ou 4 eb ; chaque 45 l'entrée retenue du circuit de calcul 154.

groupe de 4 eb sortant du réseau de décalage 153 est testé eb 26 - Repère CS. Si sa valeur est 1, il valide la sortie rete-

respectivement dans le circuit de calcul 154 par rapport aux nue du circuit de calcul 154 ; cette sortie retenue est utilisée pour paramètres PI à P4. La sortie du circuit de calcul 154 étant permettre le choix du saut de phase.

reliée au circuit comparateur 157, le test dans le circuit compa- eb 27 _ Inutilisé

rateur 157, entre les contenus des deux accumulateurs 151 et so eb 28 _ Repère SPffl si sa valeur est lilya imposition du

152 provoque le saut de phase correspondant à SPHl, SPH2, saut pjjase rangé dans SPHO (eb 37 à 44); ce saut de phase

SPH3 ou SPH4 donné par l'instruction le premier test correct est compris entre 0 et ± 127

détermine le saut de phase dans l'ordre de SPHl à SPH4 ; en cas eb 29 à 32 - Repère SPH2. Ces éléments binaires définis-

de test non correct le saut de phase est SPHO. sent un saut phase dont la valeur est comprise entre 0 et ± 7.

Les valeurs des sauts de phase SPHl, SPH2, SPH3, SPH4 55 Ce saut de phase a lieu lorsque le résultat de la comparaison sont comprises entre 0 et ± 7, la valeur du saut de phase SPHÓ effectuée par le circuit de calcul 154 entre les contenus des accu-

est comprise entre 0 et ± 127. mulateurs 151 et 152 indique que le contenu du premier eb 45 — Repère MI. Cet élément binaire de l'instruction, s'il accumulateur 151 est supérieur au contenu de deuxième accu-

a la valeur 1, interdit le chargement du deuxième accumulateur mulateur 152.

par les éléments binaires (eb) 5 à 20 de Instruction, ledit 60 eb 33 à 3f> _ e spm Ces binaires définis_

deuxieme accumulateur ayant ete charge par 1 instruction prece- ^ un sau{ de phase dont ,a valeur egt comprise entre 0et±7

e" Ce saut de phase a lieu lorsque le résultat de la comparaison

2 - POP. Cet ordre permet d'effectuer des opérations Jogi- effectuée par le circuit de calcul 154 entre les contenus des accu-ques et arithmétiques ; le mode d'opération MO est fonction de 65 mulateurs 151 et 152 indique l'égalité de ces contenus.

la valeur de l'eb 4 ; si cette valeur et 0 il s'agit d'une opération eb 37 à 44 - Repère SPHO. Ces éléments binaires définis-

logique, si cette valeur est 1 il s'agit d'une opération arithmé- sent un saut de phase compris entre 0 et ± 127. Ce saut de tique. phase peut être imposé par l'élément binaire eb 28 ; il peut égale

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ment avoir lieu lorsque le résultat de la comparsion dans le treur complet, ou de 1 à 4 secteurs de ce mot; mais avec l'ordre circuit de calcul 154 entre les contenus des accumulateurs 151 et AIM 1 écriture, ou la lecture, se fait par adressage indirect, c'est-152 indique que le contenu du premier accumulateur 151 est à-dire que 1 adresse du mot enregistreur est contenue dans le inférieur au contenu du deuxième accumulateur 152. registre d adresse 57 figure 6b, chargé soit par le bus d'informa-

eb 45 - Repère MI. Cet élément binaire s'il a la valeur 1 5 tions multienregistreur LIMR, soit par le contenu d'un mot indique que le codage des éléments binaires eb 21 à 24 qui enregistreur, soit lors de la phase précédent la présente instruc-

définissent le type d'opération à effectuer par le circuit de calcul ^on d ordre AIM. Les fonctions des éléments binaires eb 4 à 10 154 n'est pas issu du mot instruction d'ordre POP, mais de la 19 à 44 ont la même signification que celles des eb 4 à 10 et macroinstruction en cours d'exécution qui a chargé le registre de 19 à 44 de l'instruction d'ordre ADM.

commande 159 par le bus d'informations multienregistreur 10 eb 11 - Repère BUS. Si sa valeur est 1, il permet d'envoyer LIMR; le contenu du registre de commande est envoyé à l'en- Ie contenu du premier accumulateur 151 sur le bus d'informa-trée de commande du circuit de calcul 154 via le circuit logique ü°ns multienregistreur LIMR. 160. eb 12,13-Non utilisés.

3 — ADM. Cet ordre permet l'écriture ou la lecture dans une eb ^ ~~ Repère BUS. Si sa valeur est 1, il permet d envoyer mémoire tampon d'un mot enregistreur complet, ou de 1 à 4 15 lf contenu du deuxième accumulateur 152 sur le bus d'informa-secteurs de ce mot; l'écriture ou la lecture, se fait par adressage tions multienregistreur LIMR.

direct de la mémoire tampon, l'adresse étant donnée par les eb ^ — Repère ACB. Si sa valeur est 1 il autorise le charge-

éléments binaires 11 à 18, repère ADME, de l'instruction. ment du deuxième accumulateur 152 par le bus d informations eb — L'élément binaire 4, repère E/L indique l'écriture si sa multienregistreur LIMR.

valeur est 1, et la lecture si sa valeur est 0. 20 eb 16—Repère TO. Si sa valeur est 1 il permet le regroupe-

eb 5 - Repère C. Cet élément binaire commande, comme ment. Par 8 des seize ms <iui constituent le bus d'informations pour l'instruction d'ordre POP, l'adressage des mots enregis- multienregistreur LIMR, chaque groupement par 8 constituant treurs de la mémoire tampon 20 ou 21 travaillant en adressage une information-spatial. Si sa valeur est 1 il permet l'adressage des mots enregis- eb 17,18,45 - Non utilisés.

treurs 32 à 63, si sa valeur est 0 il y a adressage des mots enregi- 25 — *-"et ordre permet des transferts entre les mots de streurs 0 à 31 l'enregistreur présent dans une mémoire tampon et le module eb 6 à 8 - Repère AD 1. Ces éléments binaires définissent d'entrée/sortie 24 du multienregistreur; comme il a été indiqué une adresse ; celle-ci est délivrée par le décodeur d'adresses 167 'ors de description du module entrée/sortie celui-ci comporte sur la ligne de commande LCR. un ou deux bIocs entrée/sortie (TESO et TESI). Le module eb 9 - Repère A. Cet élément binaire, s'il a la valeur 1, 30 d'entrée/sortie permet de mémoriser les informations échangées autorise le transfert dans le premier accumulateur 151 des infor- entre un multienregistreur 10 ou 11, et 1 échangeur 12 qui leur mations venant d'une mémoire tampon par le bus d'informa- est assoc^ comme indiqué figures 2 et 3. Une instruction d or-tions multienregistreur LIMR. dre ATE comporte deux parties symétriques; la partie adressage eb 10 - Repère T. Comme pour l'instruction d'ordre POP, mémoire tampon et la partie adressage module d'entrée/aortie. cet élément binaire permet, si sa valeur est 1, de transférer 35 Partie adressage mémoire tampon.

quatre fois sur le bus d'informations multienregistreur LIMR un eb 4 - Repère E/L. Si sa valeur est 1, il indique une écriture secteur d'un mot enregistreur en mémoire tampon ; si sa valeur est 0 il indique une lecture de eb 11 à 16 - Repère ADME. Ces éléments binaires définis- 'a memoire tampon.

sent une adresse d'un mot d'une mémoire tampon. eb 5 - Repère C. Cet élément binaire commande, comme eb 17 et 18 - Repère SEC. Ces éléments binaires donnent le 40 Pour Instruction d'ordre POP, l'adressage des mots enregis-numéro du ou des secteurs du mot de la mémoire tampon dont treurs de la mémoire tampon 20 ou 21 travaillant en adressage l'adresse est donnée par ADME. Le secteur 1 est codé 00, le spatial.

secteur 4 est codé 11 eb 6 - Repère TESO. Cet élément binaire permet de valider,

eb 19 - Repère V. Cet élément binaire, s'il a la valeur 1, va- si sa valeur est l'adressage du premier bloc entrée/sortie du lide l'adressage d'un secteur ; s'il a la valeur 0 il valide l'adres- 45 module entrée/sortie 24.

sage d'un mot (4 secteurs) ou d'un octet (2 secteurs). eb7" RePère TES1- Cet élément binaire Permet de valider>

eb 20 - Repère AC. Cet élément binaire autorise un si sa valeur x> l'adressage du deuxième bloc entrée/sortie du adressage complémentaire à partir du registre d'adresses 57 du module entrée/sortie 24.

circuit d'adressage spatial 39 de la figure 6b. eb 8 — Repère VMI. Cet élément binaire permet de valider,

eb 21 à 36 - Repère P. Ces 16 eb définissent un paramètre so si sa valeur est la Partie de la macromstruction à envoyer sur qui a deux utilisations différents. Ie bus d informations multienregistreur LIMR.

Si le signal adresse AD 103 codé sur les eb 6 à 8 délivré par eb 9 à 20 - Ces éléments binaires ont la même utilisation,

le décodeur d'adresse 167 sur la ligne de commande LCR est adressage direct de la mémoire tampon, que les eb 9 à 20 de validé, le contenu des 16 eb du paramètre est envoyé sur le bus l'instruction d'ordre ADM.

d'informations multienregistreur LIMR pour être inscrit dans la 55 Partie adressage module d'entrée/sortie.

mémoire tampon; si le signal adresse AD 103 n'est pas validé, eb 21 à 28 —Repère ADTES. Ces éléments binaires don-

certains eb du paramètre sont combinés avec les eb 6 à 8 de nent l'adresse d'un mot dans un bloc tampon.

l'adresse AD 1. eb 29 et 30 - Repère Sec. Ce éléments binaires donnent le eb 37 à 44 - Repère SPHL Ces éléments binaires définissent numéro d'un ou des secteurs du mot désigné par ADTES. un saut de phase imposé par l'instruction; la valeur de ce saut de 60 eb 31—Repère V. Cet élément binaire, s'il a la valeur 1, phase est compris entre 0 et ± 127. valide l'adressage d'un secteur; sii a la valeur 0 il valide l'adres-

eb 45 - Repère PH. Cet élément binaire permet l'inscription sage d'un mot (4 secteurs) ou d'un octet (2 secteurs), en mémoire tampon de la prochaine phase du macroprogram- eb 32 — Repère E. Cet élément binaire, s'il a la valeur 1,

me, en fin de traitement de l'instruction ; dans ce cas l'eb 4 a la autorise une écriture dans un bloc tampon TESO et TESI.

valeur 1 (inscription). s? eb 33 - Repère CHI. Cet élément binaire, s'il a la valeur 1,

autorise le chargement du registre d'adressage du bloc tampon

4 — AIM - Cet ordre permet, comme l'ordre ADM, l'écri- TESO ou TESI, par le bus d'informations multienregistreur ture ou la lecture, dans une mémoi re tampon, d'un mot enregis- LIMR.

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eb 34 - Repère Ad. Cet élément binaire, s'il a la valeur 1 autorise l'adressage du mot du bloc tampon à partir du registre d'adressage chargé précédemment par l'eb 33.

eb 35 - Repère CH2. Cet élément binaire, s'il a la valeur 1, autorise le chargement du deuxième accumulateur 152 par le s bus d'informations multienregistreur LIMR.

eb 36 - Repère T. Cet élément binaire, s'il a la valeur 1, autorise le transfert du numéro d'enregistreur, sur le bus d'informations multienregistreur LIMR.

eb 37 à 44 - Repère SPHL Ces éléments binaires définissent m un saut de phase imposé ; sa valeur est comprise entre 0 et ±

127.

eb 45 - Repère L. Cet élément binaire, s'il a la valeur 1, indique la lecture du bloc tampon désigné par l'un des éléments binaires 6 ou 7, repères TESO ou TESI. 15

Pour toutes les instructions précédemment décrites les élément éléments binaires 46 et 48 ont la même signification ; l'élément binaire 47 est inutilisé.

eb 46 - Repère RSI. Cet élément binaire sert à valider le sens des échanges avec le module récepteurs de signalisation 22, 20 figure 3. Si sa vleur est 1 le module récepteur de signalisation envoie ses informations sur le bus d'informations multienregis-teurs LIMR; si sa vlaeur est 0 le module récepteurs di signalisation reçoit des informations par le bus d'informations multienregistreur LIMR. 25

eb 48 - Repère IMP. C'est l'élément binaire d'imparité du mot instruction.

Si le nombre de 1 du mot instruction est impair, sa valeur est 0 ; si le nombre de 1 du mot instruction est pair sa valeur est 1 afin de rétablir l'imparité du mot instruction. 30

Pour les ordres POP, ADM, AIM, les eb 6 à 8 définissent une adresse repérée AD 1 dans le mot instruction de la figure 10 ; l'adresse repère AD 1, est délivrée par le décodeur d'adresses 167, figure 9 sur la ligne de commande LCR, qui délivre des signaux d'adresses AD 101 à AD 107, comme cela a été indiqué lors de la description de la figure 9.

On va décrire à présent l'échangeur 9 de la figur 2, représenté schématiquement figure 4.

La figure 14 représente schématiquement le dispositif logi- 40 que de commande 26 de la figure 4 ; dans la figure 14, le bloc logique de commande 27 de la figure 4 est constitué par un module d'adressage direct et indirect 270, un module mémoire centrale 271, un module bloc opérateur 272, un module de traitement des phases 273, un module de regroupement des in- 45 formations 274, un module mémoire de temporisation et logique d'appels prioritaires 275, deux portes ET 281,282, un inverseur 283 ; on trouve également, dans la figure 14 le bloc mémoire d'instruction 28 de la figure 4, le module 276 représente l'ensemble des modules 29 à 34 de la figure 4 ; ces modules 50 seront décrits plus loin. Les modules 270,271,272,273,274, 275, et le bloc mémoire d'instructions 28 sont reliés à un bus d'inforamtions échangeur LIME; ces modules et le module 276 sont reliés à une ligne de commande LCE et à un bus d'adresses LAE. Les modules 272,274,275,276 sont reliés à un bus de 55 test d'informations LTI. Le module d'adressage direct et indirect 270 est relié au module mémoire centrale 271 par la liaison 277 ; le module bloc opérateur 272 est relié au module de traitement des phases 273 par la liaison 278 ; le module de traitement des phases 273 est relié au bloc mémoire d'instruc- 60 tions 28 par la liaison 279 ; le module d'adressage direct et indirect 270 est relié au module 276 par la ligne d'adressage LAD. Le bus d'informations échangeur LIME est relié à une entrée d'une porte ET 281 dont la sortie est reliée au bus d'échanges LIE relié au module 276, ledit bus d'échanges LIE étant relié à 65 une entrée de la porte ET 282 qui peut recevoir ainsi des informations en provenance du module 276. La liaison 280 relie la ligne de commande LCE à une autre entrée de la porte ET

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282 et à l'entrée d'un inverseur 283 dont la sortie est reliée à une autre entrée de la porte ET 281, ladite liaison 280 reliée à la ligne de commande LCE acheminant l'élément binaire eb 46 des instructions d'ordres OPE, AMT, AES qui seront décrites plus loin, et qui sont émises par le bloc mémoire d'instructions 28 ; la sortie de l'inverseur 283 est reliée à l'entrée de la porte ET 281 ; la sortie de la porte ET 282 est reliée au bus d'informations échangeur LIME. En l'absence de l'élément binaire 46 la porte ET 281 est validée et les informations présentes sur le bus d'informations échangeur LIME sont tranmises au bus d'echan-ges LIE; lorsque l'élément binaire 46 à la valeur 1, la porte ET 282 est validée et les informations présentes sur le bus d'échanges LIE sont transmises au bus d'informations échangeur LIME.

La figure 15 représente le module d'adressage direct et indirect 270 et le module mémoire centrale 271.

Dans le module d'adressage direct et indirect 270, une porte ET 290 a une entrée reliée au bus d'information échangeur LIME et une entrée reçoit, par la ligne 291 reliée au bus d'adresses LAE, une adresse ADI ; la sortie de la porte ET 290 est reliée à l'entrée d'un registre d'adressage mémoire 292, dont la sortie est reliée à une entrée d'une porte ET 293 ; une autre entrée de la porte ET 293, reliée à la ligne de commande LCE en reçoit l'élément binaire 10 de l'instruction d'ordre AMT. Une porte ET 294 reçoit sur une entrée l'ordre AMT du décodeur d'ordres 343 du bloc mémoire d'instructions 28 représenté figure 17; une autre entrée reliée à la ligne de commande LCE en reçoit les éléments binaires 11 à 16 et 17 à 20. Les sorties des portes ET 293,294 sont reliées respectivement à une entrée d'une porte OU 295 dont la sortie est reliée par la liaison 277 au circuit d'adressage 297 de la mémoire 298 ; la sortie de la porte OU 295 est également reliée à une ligne d'adressage LAD à laquelle elle délivre des adresses définies par 6 éléments binaires. Le module d'adressage direct et indirect 270 permet l'écriture ou la lecture de la mémoire centrale 298 soit par adressage direct, soit par adressage indirect. Dans l'adressage direct l'adresse est donnée par l'instruction d'ordre AMT ; ce mode d'adressage ne permet d'explorer que les 64 premiers mots de la mémoire 298. Dans l'adressage indirect la mémoire 298 est adressée par le registre d'adressage mémoire 292 préalablement chargé par le bus d'informations échangeur LIME; l'utilisation de ce mode d'adressage permet d'adresser la totalité de la mémoire 298, puisque la porte ET 293 reçoit l'élément binaire 10 de pagination de l'instruction d'ordre AMT (voir plus loin la description des instructions).

Le module mémoire centrale 271 est représenté figure 15 ; il comprend une mémoire 298 avec son circuit d'adressage 297, un registre de sortie parallèle 299 et deux portes ET 300,301. La mémoire 298 a une capacité de 256 mots de 16 éléments binaires et son entrée et sa sortie sont reliées au bus d'informations échangeur LIME; chaque mot est sectionné en quatre secteurs de quatre éléments binaires, chaque secteur étant à accès indépendant. L'écriture ou la lecture en mémoire se fait en parallèle. La porte ET 300 à une entrée reliée au bus d'informations échangeur LIME, une autre entrée reliée au bus d'adresses LAE reçoit l'adresse ADI, et une autre entrée reliée à la ligne de commande LCE reçoit l'élément binaire 29 ; la porte ET 301 a une entrée reliée à la sortie du registre de sortie parallèle 299, une autre entrée reliée au bus d'adresses LAE reçoit l'adresse ADI, et une autre entrée reliée à la ligne de commande LCE reçoit l'élément binaire 22 ; la sortie de la porte ET 301 est reliée au bus d'informations échangeur LIME.

Le module mémoire centrale assure le rôle de tampon entre le module bloc opérateur 272, les mémoires des modules périphériques et les modules d'échange entre les unités de commande 29, d'échange réseau de connexion 30, d'échange unités de sélection 31 ; dans la mémoire 298, différentes sortes d'informations sont mémoirées; les résultats intermédiaires, les mes-

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sages d'exploitation en cours de traitement, les phases de retour, 21 à 24 et 37 à 44, déterminant les sauts de phases SPHl, SPH2, des index d'aiguillage du programme, des index de comptage de SPH3, SPH4, SPHO. Lors d'une instruction d'ordre OPE seuls boucle de programme, divers paramètres. Les informations lues trois sauts de phase au maximum sont utilisés ; lors d'une dans la mémoire 298 sont envoyées sur le registre de sortie instruction d'ordre TAN, les cinq sauts de phase sont possibles,

parallèle 299 via le bus d'informations échangeur LIME. 5 le cinquième SPHO étant la négation des quatres autres. Les

La figure 16 représente le module bloc opérateur 272 de la sorties des portes ET 320,321,322,323,324 sont reliées figure 14. Le bloc opérateur permet de tester des informations, respectivement à une entrée d'une porte OU 325 dont la sortie de faire des décalages sur des informations, de faire des opéra- est reliée par la liaison 278 au module de traitement des phases tions logiques et arithmétiques et d'obtenir, en fonction du 273.

résultat des ces opérations, différents sauts de phase. Une porte 10 La figure 17 représente le module de traitement des phases ET 306 a une entrée reliée au bus d'information échangeur 273, le bloc mémoire d'instructions 28, et le module de regrou-

LIME, et une autre entrée reliée à un inverseur 305 qui reçoit pement des informations 274. Le modlule de traitement des l'ordre TAN; une autre entrée reliée à la ligne de commande phases 273, comprend un circuit de calcul 330, deux portes ET LCE reçoit l'eb 9, de sorte que ladite porte n'est pas active lors 331,333, un inverseur 332, une porte OU 334, un registre de d'une instruction d'ordre TAN. La sortie de la porte ET 306 est 15 préparation de pahses 335, un registre de phases 336, et un reliée à une entrée d'une porte OU 307 dont une autre entrée décodeur de phases 337. Une entrée du circuit de calcul 330 est est reliée au bus de test des informations LU. La sortie de la reliée par la liaison 278 à la sortie de la porte OU 325 de la porte OU 307 est reliée à l'entrée d'un premier accumulateur A figure 16 ; une autre entrée est reliée à la sortie du registre de dont la sortie est reliée à l'entrée d'un réseau de décalage 308 phases 336, et une autre entrée est reliée par la liaison 338 au ayant son circuit de commande de décalage 309 reliée d'une 20 pupitre qui permet d'imposer un programme d'instructions. La part à la ligne de commande LCE dont il reçoit les éléments sortie du circuit de calcul 330 est reliée à une entrée de la porte binaires 17 à 20 des instructions, et d'autre part au décodeur ET 331. La porte ET 333 a une entrée reliée au bus d'adresses d'ordres 343 du bloc mémoire d'instructions 28 (figure 17) dont LAE et en reçoit une adresse AD3 lors d'une instruction d'or-il reçoit l'ordre OPE. Le réseau de décalage 308 permet d'effec- dre AES ; ladite entrée est reliée à travers un inverseur 332 à tuer des décalages à droite ou à gauche, sur le contenu du pre- 25 une autre entrée de la porte ET 331. Une autre entrée de la mier accumulateur A; la valeur du décalage est donnée par les porte ET 333 est reliée au bus d'informations échangeur LIME, éléments binaires 17 à 20 de l'instruction d'ordre OPE; le Les sorties des portes ET 331,333 sont reliées respectivement à

contenu du premier accumulateur A, décalé ou non, peut être une entrée d'une porte OU 334 dont la sortie est reliée à envoyé directement, en sortie du réseau de décalage, sur le bus l'entrée du registre de préparation de phases 335 ayant sa sortie d'informations échangeur LIME par l'intermédiaire d'une porte 30 reliée du registre de phases 336. La sortie du registre de phases ET 311, la sortie du réseau de décalage étant reliée à une entrée 336 est reliée à 1 entrée du décodeur de phase 337 dont la sortie de ladite porte ET 311, et à une entrée d'un circuit de calcul est reliée par la liaison 279 au circuit d adressage 341 de la

310. Une autre entrée de la porte ET 311 est reliée au bus mémoire d'instructions 342 du bloc mémoire d'instructions 28.

d'adresses LAE et reçoit l'adresse ADI ; une porte ET 313 a Le bloc mémoire d'instruction 28 comprend une mémoire une entrée reliée au bus d'informations échangeur LIME et une 35 d'instructions 342 avec son circuit d'adressage 341, un décodeur autre entrée reliée à la ligne de commande LCE dont elle reçoit d'ordres 343, un décodeur d'adresses 344, une porte ET 345, un l'élément binaire 15 des instructions ; une porte ET 314 a un en- circuit de contrôle d'imparité 346. La sortie de la mémoire trée reliée à la ligne de commande LCE dont elle reçoit les d'instructions constituée par les 48 eb des instructions est reliée

éléments binaires 5 à 20, et une autre entrée qui reçoit l'ordre d une part à la ligne de commande LCE et d'autre part à l'entrée TAN du décodeur d'ordres 343 du bloc mémoire d'instructions 40 du décodeur d ordres 343 et à l'entrée du décodeur d'adresses 28. Les portes ET 313 et 314 ont leurs sorties reliées respective- 344- Le décodeur d'ordres 343 a quatre sorties qui correspon-ment à une entrée d'une porte OU 315 dont la sortie est reliée à dent chacune à un ordre: TAN, OPE, AMT, AES caractérisant l'entrée d'un second accumulateur B ayant sa sortie reliée à une UIle instruction. Le décodeur d adresses 344 délivre en sortie les entrée du circuit de calcul 310, à une porte ET 312 et à un adressses ADI, AD2, AD3 contenues dans les instructions d'or-

comparateur 318. La porte ET 312 a une entrée reliée à la sortie45 dres OPE, AMT et AES; la sortie du décodeur d adresses 344 du second accumulateur B, et une autre entrée reliée au bus d'à- constitue le bus d adresses LAE. Le circuit de contrôle d'impari-dresses LAE et en reçoit une adresse ADI. Le circuit de calcul ® 346 a son entrée reliée à la ligne de commande LCE et sa 310 est commandé par un circuit de commande 316 ayant une sortie est reliée au pupitre par la liaison 347. La porte ET 345 a entrée reliée à la ligne de commande LCE dont elle reçoit les UI*e entrée reliée à la sortie de la mémoire d instructions 342 et éléments binaires 4 et 21 à 24, et une autre entrée qui reçoit so en reçoit les éléments binaires 21 à 36, et une autre entrée reliée l'ordre OPE. à la sortie de la mémoire d'instructions 342 en reçoit l'élément binaire 45 qui peut prendre la valeur 1 uniquement pour les Le circuit de calcul 310 peut effectuer seize opérations logi- instructions d'ordre AMT et AES ; la sortie de la porte ET 345 ques ou arithmétiques sur deux mots contenus dans les premier est reliée au bus d'informations échangeur LIME.

et second accumulateurs A et B ; ces opérations peuvent être 55 Le module de regroupement des informations 274 est effectuées sur un des mots de 16 éléments binaires, sur des constituée de quatre portes ET 351, 352,353, 354 et d'une groupes de 4 eb, ou encore élément binaire par élément binaire. porte OU 355 ; une entrée de chacune desdites portes ET est La sortie du circuit de calcul 310 est reliée à l'entrée d'un reliée au bus d'adresses LAE et en reçoit une adresse ADI ; une troisième accumulateur C dont la sortie est reliée à une entrée autre entrée de chacune des portes ET est reliée au bus d'infor-d'une porte ET 317 ayant une autre entrée reliée au bus d'à- 6n mations échangeur LIME, et une troisième entrée de ces mêmes dresses LAE et recevant une adresse AD 1. La sortie du circuit portes ET est reliée à la ligne de commande LCE qui délivre un de calcul 310 est également reliée à une entrée du comparateur élément binaire 23 à 26 respectivement auxdites portes ET. La 318 ayant quatre sorties reliées à un circuit de priorité 319 qui sortie de chacune des portes ET est reliée respectivement à une permet de sélectionner un saut de phase et un seul ; le circuit de entrée de la porte OU 355 dont la sortie est reliée au bus de test priorité 319 a cinq sorties reliées respectivement à une entrée «s d'informations LTI. Le module de regroupement des informa-des portes ET 320,321,322,323, 324, ayant chacune une autre tions 274 assure la sélection d'un secteur de 4 eb parmi quatre entrée reliée à la ligne de commande LCE dont elles reçoivent secteurs du bus d'informations échangeur LIME, pour aiguiller respectivement les éléments binaires 33 à 36, 29 à 32, 25 à 28, ce secteur sur le bus de test d'informations LTI à des fins de test,

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d'analyse ou de comparaison dans le module bloc opérateur 272. Ceci est particulièrement intéressant dans la mesure où le contenu d'un mot de la mémoire 298 du module mémoire centrale 271 peut également être envoyé sur le bus d'informations échangeur LIME par secteurs de 4 eb. s

La figure 18 représente le module mémoire de temporisation et logique d'appels prioritaires 275, qui comprend une porte ET 360 ayant une entrée reliée au bus d'informations échangeur LIME, et une autre entrée reliée au bus d'adresses LAE qui lui délivre une adresse AD3 ; une autre entrée est reliée à la io sortie du décodeur d'ordres 343 (figure 17) qui délivre l'ordre AES. La sortie de la porte ET 360 est reliée à l'entrée d'un registre d'adressage 361 dont la sortie est reliée à une entrée d'une porte OU 362. Une porte ET 363 a une entrée reliée au bus d'informations échangeur LIME, et une autre entrée reliée 15 au bus d'adresses LAE et en reçoit une adresse AD3 ; la sortie de la porte ET 363 est reliée à une entrée d'une porte OU 364 dont la sortie est reliée à l'entrée d'une mémoire de temporisation 365. La porte OU 362 reçoit sur une autre entrée les signaux d'horloge ti (figure 8) qui sont liés aux voies temporelles 20 des multiplex du central téléphonique ; la sortie de la porte OU 362 est reliée au circuit d'adressage de la mémoire de temporisation 365. La mémoire de temporisation 365 a une capacité de trente deux mots de 12 eb, chaque mot comportant en plus un élément binaire dit de débordement. La sortie m de la mémoire 25 de temporisation est reliée à l'entrée d'un décompteur 366 dont la sortie est reliée à une autre entrée de la porte OU 364; la sortie m est également reliée à une entrée d'une porte ET 367 dont une autre entrée est reliée au bus d'adresses LAE et en reçoit une adresses AD 1. La sortie débordement d de la mé- 30 moire de temporisation est reliée à une entrée d'une porte ET 368 qui reçoit sur une autre entrée les signaux d'horloge ti des voies temporelles; la sortie de la porte ET 368 est reliée à l'entrée d'un premier registre d'appels prioritaires 369 dont la sortie est reliée à une entrée d'un porte OU 370; un deuxième registre 35 d'appels prioritaire 371 a son entrée reliée à la sortie d'une porte OU 373 dont les entrées sont reliées respectivement par les liaisons 374,375,376, au module d'échanges unités de sélection 31 de la figure 19, au module d'échange entre les deux unités de commande 29 de la figure 20, et au module d'échange 40 réseau de connexion 30 de la figure 21 ; le deuxième registre d'appels prioritaires 271 reçoit donc, par l'intermédiaire de la porte OU 373, les appels prioritaires issus des modules 29,30 et 31 ; si d'autres modules d'échanges ou des modules périphériques devaient être à l'origine d'appels prioritaires, ils seraient 45 également reliés à ladite porte OU 373. La sortie du deuxième registre d'appels prioritaires 271 est reliée à une autre entrée de la porte OU 370 dont la sortie est reliée à une entrée d'une porte ET 372 ayant une autre entrée reliée au bus d'adresses LAE dont elle reçoit une adresse AD 1. L'inscription de la va- 50 leur de la temporisation en mémoire se fait à partir du bus d'informations échangeur LIME par la porte ET 363, la mémoire de temporisation 365 étant alors en adressage spatial à partir du registre d'adressage 361 et via la porte OU 362. L'exploration cyclique de la mémoire s'effectue ensuite en 55 adressage temporel à partir des signaux d'horloge ti. Le mot adressé est rangé dans le décompteur 366 où il est décrémenté puis réinscrit dans la mémoire de temporisation 365, via la porte OU 364, à la même adresse. La valeur du mot adressé peut être lue sur le bus d'informations échangeur LIME à partir de la m porte ET 367. Lorsque le décomptage d'un mot est terminé, un signal de débordement est généré, permettant le rangement dans le premier registre d'appels prioritaires 369, de l'adresse temporelle du mot ayant déborde. Cette adresse pourra être lue sur le bus d'informations échangeur LIME via la porte OU 370 <>5 et la porte ET 372.

Le deuxième registre d'appels prioritaires 371, peut mémoriser huit appels prioritaires, par exemple, et sa lecture permet de connaître l'origine de l'appel. Un programme de gestion des appels prioritaires instaure une hiérarchie dans l'urgence des tâches que le programme de l'échangeur va prendre en charge ; ceci est indispensable, car plusieurs appels prioritaires peuvent être émis simultanément par plusieurs modules périphériques ou modules d'échanges.

On va décrire à présent les instructions utilisées dans l'échangeur, ces instructions étant, comme cela été indiqué lors de la description de la figure 14, au nombre de quatre et caractérisées chacune par un ordre: TAN, OPE, AMT, AES ; les instructions sont définies par 48 eb (éléments binaires) les ordres étant définis par les eb 1,2,3 de chaque instruction. La figure 26 donne le format des instructions de l'échangeur.

1) TAN - Cet ordre permet d'effectuer soit une analyse, soit un test, selon la valeur du masque M de l'eb 4 de l'instruction; si cette valeur est «0» il s'agit d'une analyse, et si cette valeur est «1» il s'agit d'un test.

L'analyse qui correspond au cas ou la valeur de l'eb 4 est «0», permet d'effectuer une comparaison sur 16 eb, par groupe de 4 eb, avec un ordre de priorité. L'accumulateur A est chargé lors de l'instruction précédente, par le bus d'informations échangeur LIME, ou par le bus de test d'informations LU, l'accumulatuer B est chargé par les paramètres PI, P2, P3, P4 de l'instruction d'ordre TAN. Chaque groupe de 4 eb est comparé respectivement à PI, P2, P3, P4; en cas d'égalité il y a saut de phase correspondant, SPHl, SPH2, SPH3, SPH4, avec une priorité allant de SPHl à SPH4. En cas de quadruple inégalité le saut de phase est SPHO. Les sauts de phase SPHl, SPH2, SPH3, SPH4 ont une valeur comprise entre 0 et ± 7 ; le saut de phase SPHO a une valeur comprise entre 0 et ± 127.

Le test qui correspond au cas ou la valeur de l'eb 4 est «1» est effectué sur 1,2,3, ou 4 eb. L'accumulateur A est chargé lors de l'instruction précédente par le bus d'informations échangeur LIME ou par le bus de test d'informations LTI, mais dans ce cas on retrouve quatre fois le même groupe de 4 eb. L'accumulateur B reçoit directement les paramètres PI à P4 qui ont différentes formes selon qu'il s'agit de tester 1,2,3, ou 4 eb. Comme pour l'analyse, la comparaison entre le contenu des deux accumulateurs A et B provoque le saut de phase correspondant SPHl, SPH2, SPH3 ou SPH4 donné par l'instruction; la première comparaison correcte détermine le saut de phase dans l'ordre de SPHl à SPH4 ; en cas de comparaison non correcte le saut de phase est SPHO.

eb 45,46,47 - Ces eb ne sont pas utilisés.

eb 48 - Élément binaire d'imparité.

2) OPE: Cet ordre permet soit d'effectuer des opérations arithmétiques ou logiques sur des opérandes déjà présents dans les accumulateurs, soit d'appeler et de tester, ou d'analyser, en une seule phase une information présente sur le bus de test d'informations LU. Le mode d'opération, MO, est fonction de l'eb 4; si sa valeur est «0» il s'agit d'une opération logique, si sa valeur est «1» il s'agit d'une opération arithmétique.

eb 5 à 8 - Repère AD 1. Il s'agit d'une microinstruction de 4 eb qui permet de transférer des informations à tester du bus de test d'informations LTI dans l'accumulateur A.

eb - 9 - Repère A. - Si sa valeur est « 1 » il autorise le transfert, dans l'accumulateur A des informations présentes sur le bus d'informations échangeur LIME.

eb 10 à 14 - Repère AD 2. Il s'agit d'une microinstruction de 4 eb qui fournit l'adresse source des données à tester qui sont alors délivrées sur le bus de test d'informations LTI.

eb 15 - Repère B. Si sa valeur est «1» il autorise le transfert du contenu de l'accumulateur A dans l'accumulateur B par l'intermédiaire du bus d'informations échangeur LIME.

eb 16 - Repère C. Si sa valeur est « 1 » il autorise le transfert du résultat du circuit de calcul 310 (figure 16) dans l'accumulateur C.

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eb 17 à 20 - Repère DEC. Le codage de ces 4 eb indique le type de décalage, gauche ou droite, à effectuer sur le contenu de l'accumulateur A; ils indiquent également la valeur de ce décalage; 1,4, 8,12 pour un décalage à droite, 1,4, 8 pour un décalage à gauche. 5

eb 21 à 24 - Repère CAL. Le codage de ces éléments binaires indique au circuit de calcul 310 le tape d'opération à effectuer sur le contenu des accumulateurs A et B. Ces opérations sont des opérations logiques ou arithmétiques courantes; comparaison, addition, soustraction, incrémentation ( +1) ou i0 décrémentation (—1) sur le contenu de l'accumulateur A,

union, intersection, exclusion, transfert du contenu de l'un des accumulateurs dans un autre: A dans B, et A ou B dans l'accumulateur C.

eb 25 - Repère CE. Si sa valeur est «1» il impose un «1» à 15 l'entrée du circuit de calcul 310.

eb 26 — Repère CS. Si sa valeur est « 1 » il valide la sortie retenue du circuit de calcul 310 ; cette sortie retenue est utilisée pour permettre le choix du saut de phase.

eb 27 - Repère CH. Si sa valeur est « 1 » cet élément binaire 20 autorise soit un test, si l'élément binaire 22 a la valeur «1», entre le contenu de l'accumulateur A chargé par le bus de test d'informations LTI et la valeur du paramètre P défini par les éléments binaires eb 29 à 32, soit une analyse, si eb 22 a la valeur «0», entre le contenu de l'accumulateur A et la valeur du 25 paramètre P. Si l'eb 27 a la valeur «0», il s'agit d'une comparaison entre le contenu des accumulateurs A et B, et dans ce cas les éléments binaires (eb) 29 à 32 ne représentent plus un paramètre, mais un saut de phase.

eb 28 - Repère SPI. Cet élément binaire, si sa valeur est 30 « 1 », impose un saut de phase inconditionnel donné par les eb 37 à 44. Cet eb 28 aura donc la valeur «1» pour tous les types d'opérations d'ordre OPE, à l'exclusion de test, analyse et comparaison, pour lesquels le saut de phase est fonction du résultat de l'opération. 35

eb 29 à 32 - Repère P/SPH2. Ces éléments binaires donnent soit la valeur d'un paramètre P, si l'élément binaire 27 a la valeur «1», soit la valeur d'un saut de phase SPH2 si l'élément binaire 27 a la valeur «0», il s'agit alors d'une comparaison entre les contenus des accumulateurs A et B ; dans ce cas SPH2 donne 40 la valeur du saut de phase correspondant si la comparaison indique que le contenu de l'accumulateur sur A est supérieur au contenu de l'accumulateur B. La valeur du saut de phase SPH2 est comprise entre 0 et ± 7.

eb 33 à 36 - Repère SPHl. Ces éléments binaires définis- 45 sent un saut de phase correspondant soit à une égalité entre les contenus des accumulateurs A et B lors d'une comparaison, soit à un test positiv ou une analyse positive dans le cas ou l'élément binaire 27 a la valeur «1». La valeur du saut de phase SPHl est comprise entre 0 et ± 7.

eb 37 à 44 - Repère SPHO. Ces éléments binaires définissent un saut de phase dont la valeur est comprise entre 0 et ± 127. Ce saut de phase a lieu dans le cas où il n'y a pas eu de saut de phase SPHl ou SPH2, c'est-à-dire en cas de test négatif ou 5S dans le cas d'une comparaison indiquant que le contenu de l'accumulateur A est plus petit que le contenu de l'accumulateur B. C'est également la valeur du saut de phase imposé (eb 28 égal à «1» ) pour toute opération arithmétique ou logique courante, eb 45 - Inutilisé. 60

eb 46 — Repère CB. Cet élément binaire permet d'échanger des informations par l'intermédiaire du bus d'échanges LIE,

entre des modules périphériques, ou des modules d'échanges, et le dispositif logique de commande 26 (figure 14) de l'échangeur. Les informations acheminées par le bus d'échanges LIE sont 6S validées dans le sens périphériques/dispositif logique de commande si la valeur de cet élément binaire est «1», et elles sont validées dans le sens dispositif logique de commande/périphéri50

ques si la valeur de cet élément binaire est «0».

eb 47-Inutilisé.

3) AMT. Cet ordre permet d'écrire ou de lire une information (paramètre ou variable) dans le module mémoire centrale 271, et d'adresser simultanément par la ligne d'adressage LAD ou par une adresse AD 1 délivrée par le bus d'adresses LAE, une adresse source pour écriture en mémoire, ou une adresse destination pour lecture en mémoire, d'un module d'échanges ou d'un module périphérique.

eb 4—Repère EL. Si sa valeur est « 1 » il permet l'écriture d'un mot dans la mémoire adressée; si sa valeur est «0» il permet la lecture d'un mot dans la mémoire adressée.

eb 5 à 8 — Repère AD 1. Ces éléments binaires définissent une adresse dans un module périphérique ou dans un module d'échanges, ou encore dans le dispositif logique de commande; combinés avec les éléments binaires 21 à 36 du paramètre P, ils permettent de valider une adresse source pour écrire dans une mémoire, ou une adresse destination lorsqu'il s'agit de lire dans une mémoire.

eb 9 — Repère A. Si sa valeur est «1», cet élément binaire autorise le transfert, dans l'accumulateur A, des informations acheminées par le bus d'informations échangeur LIME.

eb 10 — Repère PAG. Cet élément binaire permet la pagination de la mémoire 298 du module mémoire centrale 271 ; si sa valeur est «1» il permet d'adresser la mémoire au-delà des 64 mots adressables par l'instruction d'ordre AMT. Si cet élement binaire est validé, c'est-à-dire s'il a la valeur «1», l'adresse delà mémoire est une combinaison du contenu du registre d'adressage mémoire 292, chargé par une instruction pécédente, et des éléments binaires 11 à 16, repère ADMT, qui définissent une adresse d'un mot dans une page de la mémoire.

eb 11 à 16 — Repère ADMT. Ces éléments binaires donnent l'adresse d'un mot de la mémoire 298 ; l'adresse est codée sur 6 éléments binaires ce qui permet d'adresser un mot parmi 64 ; si l'élément binaire 10 à la valeur «0» il s'agit d'un mot dont l'adresse, c'est-à-dire le numéro, est compris entre 0 et 63 ; si l'élément binaire 10 à la valeur «1» il s'agit d'un mot dont l'adresse est donnée par les éléments binaires 11 à 16 combinés avec le contenu du registre d'adressage mémoire 292 chargé par une instruction précédente.

eb 17 à 20 - Repère S CT. Ces éléments binaires permettent de valider de 1 à 4 secteurs du mot d'adresse ADMT.

eb 21 à 36 - Repère P. Il s'agit d'un paramètre. Si l'élément binaire 45 à la valeur «1» le paramètre P est transféré sur le bus d'informations échangeur LIME pour être écrit en mémoire si l'élément binaire 4 à la valeur «1». Si l'élément binaire 45 à la valeur «0», les éléments binaires du paramètre sont combinés avec ceux de l'adresse AD 1 pour valider une adresse source si eb 4 à la valeur « 1 », ou une adresse destination si eb 4 a la valeur «0».

eb 37 à 44—Repère SPH. Ces éléments binaires définissent un saut de phase à effectuer à la fin de l'instruction d'ordre AMT; la valeur du saut de phase est comprise entre 0 et ± 127.

eb 45 - Repère BUS. Si sa valeur est «1» cet élément binaire autorise le transfert, sur le bus d'informations échangeur LIME, du paramètre P.

eb 46 — Repère CB. Si sa valeur est « 1 » cet élément binaire permet de valider le bus d'échange LEE dans le sens module périphérique ou module d'échanges vers le dispositif logique de commande 26 ; ceci se justifie en particulier dans le cas où l'élément binaire 4 à la valeur « 1 », ce qui correspond à l'écriture dans la mémoire 298 d'une information issue d'un module périphérique ou d'un module d'échanges. Si sa valeur est «0» cet élément binaire 46 permet de valider le bus d'échanges LIE dans le sens dispositif logique de commande vers un module périphérique ou un module d'échanges ; ceci se justifie en particulier si l'élément binaire 4 a la valeur «0» ce qui correspond à

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lire une information dans la mémoire 298 du module mémoire centrale 271 à destination d'un module périphérique ou d'un module d'échanges.

eb 47 - Inutilisé.

4) AES. Cet ordre permet de transférer des informations s d'une adresse source, repère AD 1, vers une adresse destination, repère AD 3.

eb 4 - Inutilisé.

eb 5 à 8 - Repère AD 1. Ces éléments binaires, définissent une adresse ; combinés avec les éléments binaires du paramètre ] o P, ils permettent de valider une adresse source pour le transfert des informations.

eb 9 - Repère A. II autorise, si sa valeur est « 1 », le transfert dans l'accumulateur A des informations présentes sur les bus d'informations échangeur LIME. 15

eb 10 à 14 - Repère AD 2. Ces éléments binaires définissent une adresse qui délivre une validation d'adresse source de données à tester.

eb 15 - Repère B. Il autorise, si sa valeur est « 1 », le transfert dans l'accumulateur B des informations présentes sur 20 le bus d'informations échangeur LIME.

eb 16 à 20 - Repère AD 3. Ces éléments binaires définissent une adresse ; combinés avec les éléments binaires du paramètre P, ils permettent de valider une adresse destination pour le transfert des informations. 25

eb 21 à 36 - Repère P. II s'agit d'un paramètre qui a deux utilisations. Si l'élement binaire 45 a la valeur «1» le paramètre est transféré sur le bus d'informations échangeur LIME pour être écrit à une adresse distination validée par AD 3 ; les éléments binaires présents sur les bus d'informations échangeur 30 LIME peuvent être combinés avec ceux de AD 3 pour effectuer des remises à «0», pour des mises à « 1» de bascules ou pour une initialisation complète du dispositif logique de commande. Si l'élement binaire 45 a la valeur «O», les éléments binaires du paramètre sont combinés avec ceux de AD 1 pour valider des 35 adresses sources qui sont les origines des informations à transférer.

eb 37 à 44 - Repère SPH. Ces éléments binaires définissent un saut de phase à effectuer à la fin de l'instruction d'ordre AES ; la valeur du saut de phase est comprise entre 0 et ± 127. 40

eb 45 - Repère BUS. Si sa valeur est «1» cet élément binaire autorise le transfert, sur le bus d'informations échangeur LIME, du paramètre P.

eb 46 - Repère CB. Si sa valeur est « 1 » cet élément binaire 4S permet de valider le bus d'échanges LIE dans le sens module périphérique ou module d'échanges vers le dispositif logique de commande; si sa valeur est 0, le bus d'échanges LIE est validé dans le sens contraire. Ceci est particulièrement intéressant pour rapatrier dans le dispositif logique de commande, pouf les tester 50 par exemple, des informations issues des modules d'échanges. De même il est possible d'écrire dans des modules d'échanges des informations provenant d'opérations logiques ou arithmétiques effectuées par le dispositif logique de commande.

eb 47 - Inutilisé. 55

eb 48 - Pour toutes les instructions d'ordre TAN, OPE, AMT, AES décrites ci-dessus l'élément 48, repère IMP à la même signification; c'est l'élément binaire d'imparité. Si le nombre de «1» du mot instruction est impair sa valeur est «0» ;

si le nombre de « 1 » du mot instruction est pair sa valeur est « 1 » 60 afin de rétablir l'imparité du mot instruction.

La figure 19 représente le module d'échanges unités de sélection 31 de la figure 4. Ce module assure l'émission et la réception des messages entre les unités de sélection et la partie échangeur d'une unité de commande. Un registre 381 a son entrée reliée à la sortie d'une porte ET 384 ayant une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE duquel il reçoit une adresse AD 1 et une autre entrée reliée à la ligne de commande LCE ; la sortie du registre

381 est reliée à l'entrée d'une porte ET 385 dont une autre entrée est reliée au bus d'adresses LAE duquel il recçit une adresse AD 1 et une autre entrée reliée à la ligne de commande LCE; la sortie de la porte ET 385 est reliée au bus d'échanges LIE. La sortie de registre 381 est également reliée à l'entrée d'adressage du multiplexeur 382 et du démultiplexeur 383. Le multiplexeur 382 a ses entrées reliées aux unités de sélection par des lignes de marquages LUI, LU3, LU5, LU7 qui sont des lignes doubles. Comme il a été dit précédemment, le central comporte soixante quatre unités de sélection divisées en quatre groupes; les lignes de marquage LUI, LU3, LU5, LU7 sont reliées respectivement aux unitées de sélection 0àl5,16à31, 32 à 47,48 à 63 ; la sortie du multiplexeur 382 est reliée par une liaison entrée à un dispositif de détection des appels 386 et àtin dispositif de détection des fautes 387. Le démultiplexeur 383 a ses sorties reliées à des lignes de marquages LU2, LU4, LU6, LU8 qui sont des lignes doubles; ces lignes de marquage sont reliées respectivement aux unités de sélection 0 à 15,16 à 31, 32 à 47,48 à 63 ; l'entrée du démultiplexeur 383 est reliée à une liaison sortie LS. L'émission d'informations à destination des unités de sélection d'un groupe se fait par une ligne de marquage, LU2 par exemple, qui est une ligne double, les informations étant envoyées simultanément sur les deux lignes de la ligne de marquage, et c'est le récepteur de l'unité de sélection concernée qui choisit une ligne. Les informations provenant d'une unité de sélection arrivent par une ligne de marquage, LUI par exemple, qui est une ligne double, et c'est le module d'échanges unité de sélection qui choisit une ligne de la ligne de marquage.

Le registre 381, d'une capacité de deux éléments binaires, est chargé par le bus d'échanges LIE et adresse le multiplexeur

382 et le démultiplexeur 383 ; le multiplexeur sélectionne une ligne de marquage pour l'aiguiller sur la liaison entrée LE; le démultiplexeur sélectionne une ligne de marquage vers laquelle il aiguille la liaison sortie LS. Après chargement initial le registre 381 est un compteur permettant de réaliser une exploration temporelle du multiplexeur pour la détection des appels. Le dispositif de détection des fautes 387 traite les fautes apparaissant sur la liaison entrée LE et alerte, suivant le type de faute, le programme d'instruction de l'échangeur, sa sortie étant reliée au bus de test d'informations LU.

La liaison entrée LE est également reliée à un registre de mauvaise imparité 402, à un registre de non confirmation d'appel 403 et à une entrée d'une porte ET 405 ; la sortie de la porte ET 405 est reliée à un registre non bien reçu 404 ; le sortie du registre de mauvaise imparité à la réception 402 est reliée à une entrée d'une porte OU 407 et à une entrée d'une porte ET 408 ; la sortie du registre de non conformation d'appel est reliée à une autre entrée de la porte OU 407 et à une entrée d'une porte ET 409 ; la sortie de registre non bien reçu 404 est reliée à une autre entrée de la porte OU 407 et à une entrée d'une porte ET 410. La sortie de la porte OU 407 est reliée par la liaison 374 à une entrée de la porte OU 373, figure 18. Une autre entrée des portes ET 408,409,410, est reliée au bus d'adresses LAE duquel lesdites portes ET reçoivent une adresse AD 2 ; la sortie de chacune des portes ET 408,409,410, est reliée au bus de test d'informations LTI.

La liaison entrée LE est aussi reliée à une entrée d'une porte ET 412 dont la sortie est reliée à une entrée d'une porte OU 414; deux autres portes ET 411^413 ont également leur sortie reliée à une entrée de ladite porte OU 414 dont la sortie est reliée par un fil 415 à une entrée d'un registre compteur 389.

Une mémoire microprogramme 388, qui est une mémoire vive, a une capacité de 16 mots de 16 éléments binaires, chaque mots contenant un ordre et son temps d'exécution ti 0j ; la sortie de la mémoire microprogramme est reliée à une liaison

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ordres ORD à laquelle elle délivre l'ordre correspondant au mot lu. Le registre compteur 389 a sa sortie reliée au circuit d'adressage de la mémoire microprogramme; ce registre compteur progresse d'une unité après exécution de chaque ordre; l'entrée du registre compteur est reliée à la sortie d'une porte ET 389 5 ayant une entreiile reliée au bus d'échanges LIE, et une autre entrée reliée au bus d'adresses LAE qui lui délivre une adresse AD 3.

Le registre compteur 389 a une entrée de remise à zéro Z reliée à la liaison ordres ORD duquel elle reçoit un ordre de io remise à zéro, ordre qui correspond au mot 13 de la mémoire microprogramme ; les ordres de la mémoire microprogramme seront donnés plus loin.

Un premier comparateur 391 et un deuxième comparateur 392 recgivent chacun sur une entrée les signaux de temps Tl à is T5 et 01 à ©5.

Le premier comparateur 391a une autre entrée reliée à la sortie de la mémoire microprogramme, et délivre en sortie, sur une ligne 394 et à partir des signaux de temps Tl à T5 et ©1 à ©5, des signaux de temps microprogramme TMI en fonction 20 des temps programmés dans la mémoire microprogramme 388.

Le deuxième comparateur 392 a une autre entrée reliée à la sortie d'un registre temps d'appel 390, et délivre en sortie, sur une ligne 395 et à partir des signaux de temps Tl à T5 et ©1 à ©5, des signaux de temps programme TPR en fonction de 25 temps chargés dans le registre temps d'appel. L'entrée du registre temps d'appel 390 est reliée à la sortie d'une porte OU 396 ayant une entrée reliée à la sortie d'une porte ET 397 et une autre entrée reliée à la sortie d'une porte ET 398. La porte ET 397 reçoit sur une entrée les signaux de temps Tl à T5 et ©1 à 30 ©5 et a une entrée reliée par la ligne 399 à la sortie du dispositif de détection des appels 386. La porte ET 398 a une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE duquel elle reçoit une adresse AD 1. La sortie du registre temps d'appel 390 est reliée à une entrée d'une porte 35 ET 400 ayant une autre entrée reliée au bus d'adresses LAE duquel elle reçoit une adresse AD 1 et une autre entrée reliée à la ligne de commande LCE; la sortie de la porte ET 400 est reliée au bus d'échanges LIE. La porte ET 405 a une autre entrée reliée à la liaison ordre ORD dont elle reçoit l'ordre 40 correspondant au mot 12 de la mémoire microprogramme. La porte ET 411a une entrée reliée à la ligne 399 sortant du dispositif de détection des appels 386, et une autre entrée reliée à la liaison ordre ORD de laquelle elle reçoit les ordres correspondants aux mots 9,10,11 de la mémoire microprogramme 45 388. La porte ET 412 a une entrée reliée à liaison entrée LE, comme cela a été déjà dit, une autre entrée reliée à la liaison ordres ORD de laquelle elle reçoit l'ordre correspondant au mot 4 de la mémoire microprogramme, et une autre entrée reliée par la ligne 394 à la sortie du premier comparateur 391 ; la porte ET 50 413 a une entrée reliée à liaison ordres ORD de laquelle elle reçoit l'ordre correspondant au mot 5 de la mémoire microprogramme et une autre entrée reliée par la ligne 394 à la sortie du premier comparateur 391. Un registre tampon d'échanges 420 est un registre à 37 éléments binaires ; il a une entrée parallèle 55 reliée à la sortie d'une porte ET 421 ayant une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE duquel elle reçoit une adresse AD 1 et une autre entrée reliée à la ligne de commande LCE ; une sortie parallèle du registre tampon d'échanges 420 est reliée à une 6n entrée d'une porte ET 422 ayant une autre entrée reliée au bus d'adresses LAE duquel elle reçoit une adresse AD 1 et une autre entrée reliée à la ligne de commande LCE; une entrée série du registre tampon d'échanges est reliée à la sortie d'une porte ET 423 ayant une entrée reliée à la liaison entrée LE et '>5 une autre entrée reliée à la liaison ordres ORD de laquelle elle reçoit des ordres correspondants aux mots 5 et 6 de la mémoire microprogramme 388 ; une sortie série du registre tampon d'échanges est reliée à une entrée d'une porte ET 424 ayant une autre entrée reliée à la liaison ordres ORD de laquelle elle reçoit des ordres correspondants aux mots 7 et 8 de la mémoire microprogramme ; une porte ET 425 a une entrée reliée par la ligne 395 à la sortie du deuxième comparateur 392 et une autre entrée reliée à la liaison ordres ORD de laquelle elle reçoit des ordres correspondants aux mots 3 et 10 de la mémoire microprogramme ; une porte ET 426 a une entrée reliée par la ligne 394 à la sortie du premier comparateur 391 et une autre entrée reliée à la liaison ordres ORD de laquelle elle reçoit des ordres correspondants aux mots 1 et 2 de la mémoire microprogramme. La sortie de chacune des portes Et 424,425,426 est reliée à une entrée respective d'une porte OU 427 dont la sortie est reliée par la liaison sortie LS au démultiplexeur 383.

Le registre tampon d'échanges 420 a un circuit d'adressage écriture 428 tant pour l'écriture parallèle que l'écriture série, et un circuit d'adressage lecture 429 tant pour la lecture parrallèle que la lecture série; les deux circuits d'adressage sont reliée à la ligne d'acjressage LAD qui délivre les adresses issues du module d'adressage direct et indirect 270 de la figure 15. Ces deux circuits d'adressage 428 et 429 permettent l'adressage par secteur du registre tampon d'échanges.

Chaque mot de la mémoire microprogramme 388 comporte 16 éléments binaires ; chaque mot est constituée comme indiqué ci-après: éléments binaires 1 à 4: ils définissent un ordre eb - repère FPE; il valide la fin de la procédure d'échange eb - repère ATR; il valide l'attente de réception eb 7 à 16 - repère TMI ; ces éléments binaire définissent le temps concerné par l'ordre contenu dans le mot correspondant. Les éléments binaires 7 à 11 indiquent des signaux de temps 05 à ©1, les éléments binaires 12 à 16 indiquent des signaux de temps T5 àTl.

Les différents ordres, codés sur les éléments binaires 1 à 4 sont les suivants:

1) EPER 1 - cet ordre impose l'envoi sur la liaison LS d'un signal d'imparité au temps défini par les éléments binaires 7 à 16 (repère TMI). Le premier comparateur 391 effectue la comparaison de ce temps avec le temps correspondant aux signaux de temps Ti, ©j et délivre en sortie, sur la ligne 394 un signal qui est appliqué sur la porte ET 426 qui reçoit d'autre part l'ordre EPER 1 ; la porte ET 426 délivre un signal qui est appliqué sur la liaison sortie LS via la porte OU 427.

2) EPER 2 — cet ordre indique «bien reçu» et impose l'envoi sur la liaison LS d'un signal de parité bonne. Après réception d'un message par la liaison entrée LE donc la parité est vérifiée à la réception, le premier comparateur 391 effectue la comparaison entre le temps donné par le mot d'ordre EPER 2 et le temps correspondant aux signaux de temps Ti, ©j et délivre en sortie sur la ligne 394, un signal qui est appliqué sur la porte ET 426 qui est conditonnée par l'ordre EPER 2, et délivre un signal qui est appliqué sur la liaison sortie LS via la porte OU 427.

3) EPER 3 — cet ordre correspond à l'envoi d'un appel. Le registre temps d'appel 390 est chargé par le bus d'échanges LIE via la porte ET 398 et la porte OU-396. Le deuxième comparateur 392 effectue la comparaison entre le temps donné par les éléments binaires 7 à 16 du mot d'ordre EPER 3 et le temps d'appel chargé dans le registre temps d'appel 390, le temps d'appel correspondant bien entendu au numéro de l'unité de sélection que l'on désire appeler. Le deuxième comparateur délivre sur la ligne 395, un signal qui est appliqué à la porte ET 425 qui est conditionnée par l'ordre EPER 3 ; la porte ET 425 délivre un signal qui est appliqué sur la liaison sortie LS via la porte OU 427.

4) SYN - cet ordre permet l'attente de la coïncidence entre le temps donné par les éléments binaires 7 à 16 et le temp donné par les signaux Ti et ©j ; lorsque le premier comparateur 391 détecte la coïncidence il délivre un signal qui est appliqué à la

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porte ET 412 conditionnée par l'ordre SYN et le signal transmis par la liaison entrée LE. La porte ET 412 délivre, via la porte OU 414, un signal sur le fil 415 qui est relié à l'entrée avance du registre compteur 389 ; ce signal provoque une avance dudit registre compteur pour adresser la séquence suivante dans la 5 mémoire microprogramme 388.

5) MAC 1 - cet ordre permet de ranger dans le registre tampon d'échanges 420 une information appliquée au multiplexeur 382, à cet effet l'ordre MAC 1 conditionne la porte ET 423 pendant un temps défini par les éléments binaires 7 à 16 de 10 cet ordre. En effet le premier comparateur 391 délivre un signal qui conditionne la porte ET 413 qui reçoit également l'ordre MAC 1, et le signal délivré par ledit premier comparateur par les éléments binaires 7 à 16 du mot d'ordre MAC 1 ; la porte ET 413 délivre un signal qui est appliqué via la porte OU 414 à 15 l'entrée avance du registre compteur 389, et fait avancer ledit registre compteur.

6) MAC 2 - cet ordre permet de ranger dans le registre tampon d'échanges 420 une information appliquée au multiplexeur 382. L'ordre MAC 2 conditionne la porte ET 423, mais 20 contrairement à l'ordre MAC 1 il ne provoque pas l'avance du registre compteur 389.

7) MAC 3 - cet ordre permet d'envoyer la contenu du registre tampon d'échanges 420 sur la liaison sortante LS, via la porte ET 424 et la porte OU 427, la porte ET 424 étant 25 conditionnée par l'ordre MAC 3.

8) MAC 4 — cet ordre permet d'envoyer le contenu du registre tampon d'échanges 420 sur la liaison sortante LS, via la porte ET 424 et la porte OU 427, la porte ET 424 étant conditionnée par l'ordre MAC 4.

9) FIP 1 - cet ordre permet, s'il y a confirmation d'appel par le dispositif de détection des appels 386 de faire avancer la registre compteur 389. A cet effet la porte ET 411 est conditionnée par l'ordre FIP 1 et le signal délivré par le dispositif de détection des appels ; le signal sortant de la porte ET 411 est 35 appliqué, via la porte OU 414, à l'entrée avance du registre compteur 389.

10) FIP 2 - cet ordre permet s'il y a confirmation d'appel par le dispositif de détection des appels 386 de faire avancer le registre compteur 389, comme indiqué pour l'ordre FIP 1, la 40 porte ET 411 étant alors conditionnée par l'ordre FIP 2. De plus cet ordre provoque l'envoi d'un signal sur la liaison sortie LS pour émission immédiate en ligne; à cet effet la porte ET 425

est conditionnée par l'ordre FIP 2 et par le signal sortant du deuxième comparateur 392 qui compare les signaux de temps Ti45 et 0j au contenu du registre temps d'appel 390 chargé par le dispositif de détection des appels 386 via la porte ET 397 et la porte OU 396.

11) FIP 3 - cet ordre correspond à une fin d'appel en cas de réponse. Cet ordre fait avancer le registre compteur 389 s'il y a 50 réponse à un appel. A cet effet l'ordre FIP 3 conditionne la porte ET 411 qui est également conditionnée en cas de réponse, par un signal émis par le dispositif de détection des appels 386,

12) FIP 4 - cet ordre sert à contrôler que le signal bien reçu est parvenu au module d'échange en réponse à l'émission d'un 55 message. Si ce signal n'est pas reçu la porte ET 405 reçoit l'ordre 12 et positionne à «1» le registre 404.

13) PEB - cet ordre permet une remise à zéro du registre compteur 389 ; il est appliqué à l'entrée remise à zéro Z dudit

• ä. J.

registre compteur.

Le registre tampon d'échanges 420 est divisé en quatre secteurs: SCO de huit éléments binaires, SCI de huit éléments binaires, SC2 de seize éléments binaires, SC3 de cinq éléments binaires, chaque secteur ayant une attribution déterminée ; le fi5 secteur SCO indique le type et la fonction à remplir, le secteur SCI indique une voie temporelle et un multiplex sortant LRS, ou entrant LRE, des unités de sélection, le secteur SC2 désigne une unité de sélection et un équipement dans ladite unité de sélection, le secteur SC3 contient un message qui concerne les postes d'opératrices.

Les temps d'appel et de réponse sont différents selon qu'il s'agit de l'échangeur de l'unité de commande 4 ou de l'unité de commande 5. On désignera l'échangeur de l'unité de commande 4 par ECH 1 et l'échangeur de l'unité de commande 5 par ECH 2. Un temps d'appel tn correspond à l'unité de sélection n, que l'on désignera par USn, des groupes d'unités de sélection. Dans chaque temps d'appel tn est divisé en cinq temps 01, ... 05, qui correspondent à:

01 - Appel d'une unité de sélection vers l'échangeur ECH 1 (lignes de marquage LU 2,4,6,8).

02 - Appel de l'échangeur ECH 1 vers une unité de sélection (lignes de marquage LU 1,3,5,7) ou Appel d'une unité de sélection vers les deux échangeurs ECH 1 et ECH 2 (lignes de marquage LU 2,4,6,8 dans chaque module d'échanges).

03 - Réponse de l'échangeur ECH 1 à l'unité de sélection (lignes de marquage LU 1,3,5,7) ou Réponse de l'unité de sélection à l'échangeur ECH 1 (lignes de marquage LU 2,4,6, 8).

04 - Appel de l'échangeur ECH 2 vers une unité de sélection (lignes de marquage LU 1,3,5,7) ou Appel d'une unité de sélection vers l'échangeur ECH 2 (lignes de marquage LU 2,4,6,8).

05 - Réponse de l'échangeur ECH 2 à l'unité de sélection (lignes de marquage LU 1,3,5,7) ou Réponse de l'unité de sélection à l'échangeur ECH 2 (lignes de marquage LU 2,4,6, B).

L'échangeur d'information entre un échangeur et les unités de sélection se fait de tl6 01 à t23 05 pour ECH 1, de t24 01 à t31 05 pour ECH 2 ;

-l'élément binaire d'imparité est délivré en t23 03 pour ECH 1 et en t31 03 pour ECH 2.

On va indiquer maintenant le déroulement d'un échange. A l'émission le dispositif logique de commande 26 de l'échangeur ECH 1 par exemple, vérifie la disponibilité du module d'échange unités de sélection, et effectue alors les opérations suivantes: chargement de la mémoire microprogramme 388 qui contient alors sous forme d'ordre la procédure désirée à l'émission, chargement du registre tampon d'échanges 420 par le message à émettre, initialisation du numéro du groupe d'unités de sélection concerné par le message en chargeant le registre 381 par ce numéro de groupe, initialisation du numéro d'unité de sélection à appeler par chargement du registre temps d'appel, initialisation du registre compteur 389 pour le déclenchement de la procédure d'échange.

A la réception le module d'échanges est alors en position attente de réception message ; à cet effet la mémoire microprogramme 388 est chargée par une première microinstruction d'ordre FIP 2 (attente de réception). Dès réception de l'appel d'une unité de sélection le module d'échange se positionne an réception message.

La figure 20 représente le module d'échange entre les deux unités de commande 29 de la figure 4. Ce module assure l'échange des informations entre une unité de commande dite «maître» et une unité de commande dite «esclave», il y a donc un module d'échanges dans chaque unité de commande 4 et 5, puisque ces unités de commande sont identiques et que chacune d'elles peut être «maître», l'autre étant «esclave». Ces informations concernent essentiellement la partie multienregistreur, et le module traducteur 32 figure 4. De plus ledit module d'échange entre les deux unités de commandes 29 assure également l'échange d'informations entre l'unité de commande à laquelle il appartient et l'organe de contrôle 7 du central (figure 1). Dans ce module on retrouve, comme dans le module d'échanges

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unités de sélection représenté à la figure 19, tout un ensemble d'organes destinés à la commande de procédure du module ; ces organes sont donc désignés par les mêmes repères que ceux utilisés à la figure 19, puisqu'ils ont même fonction. On trouve donc: une mémoire microprogramme 388, le registre compteur 5 389, la porte ET 393 ayant une entrée reliée au bus d'information échangeur LIME et une entrée reliée au bus d'adresses LAE; un premier comparateur 391, un deuxième comprateur 392, un registre temps d'appel 390, une porte OU 396, deux portes ET 397,398, une porte ET 400, un dispositif de détec- m tion des appels 386, un dispositif de détection des fautes 387,

trois portes ET 411,412,413, une porte OU 414, un registre de mauvaise imparité à la réception 402, un registre de non confirmation d'appel 403, un registre non bien reçu 404, trois portes ET 408,409,410, une porte OU 407 dont la sortie est reliée à la 15 porte OU 373, figure 18, par la liaison 375, deux portes ET 405, 410. Les ordres de la mémoire microprogramme 388 sont les mêmes que ceux décrits précédemment. Un premier aiguilleur 440 reçoit des informations soit d'une autre unité de commande par les lignes d'échanges ELM 1 et ELM 3, soit de l'organe de 20 contrôle 7 par les lignes de contrôle LC 1 et LC 3, la sortie du premier aiguilleur se faisant sur la liaison entrante LE; un deuxième aiguilleur 441 envoie des informations soit à une autre unité de commande par les lignes d'échanges ELM 2 et ELM 4, soit à l'organe de contrôle par les lignes de contrôle 25 LC 2 et LC 4; les informations sont appliquées à l'entrée du deuxième aiguilleur par la liaison sortie LS. Chaque aiguilleur est relié au bus d'adresses LAE dont il reçoit une adresse AD 3 ; chaque aiguilleur est de plus commandé par les ordres 6,1 ou 8 issus de la mémoire microprogramme 388, la liaison ordres 30 ORD délivrant respectivement un ordre 6,1,8 à une entrée d'une porte OU 442 dont la sortie est reliée à une entrée de commande de chaque aiguilleur. Un registre 443 à huite éléments binaires a une ligne de sortie AME sur laquelle on trouve des signaux AME 9 à AME 16 ; l'entrée du registre 443 est 35 reliée à la sortie d'une porte ET 444 ayant une entrée reliée au bus d'échanges LIE et une entrée reliée au bus d'adresses LAE dont elle reçoit une adresse AD 3. Les signaux de sortie AME 9 et AME 16 servent à commander l'écriture ou la lecture du registre d'entrée 445, de la mémoire d'échanges 446, du registre 40 de sortie 447.

Le registre d'entrée 445 a son entrée reliée à la sortie d'une porte OU 448 dont une entrée est reliée à la sortie d'une porte ET 449 et une autre entrée est reliée à la sortie d'une porte ET 450. Une entrée de la porte ET 449 est reliée à la liaison entrée 45 LE et une autre entrée est reliée à la liaison ordres ORD dont elle reçoit les ordres 5 et 6 ; une entrée de la porte ET 450 est reliée par un inverseur 451 à la ligne d'ordres ORD. La sortie du registre d'entrée 445 est reliée à une entrée d'une porte ET 452 ayant une autre entrée reliée à la ligne de sortie AME dont 50 elle reçoit un signal AME 9. La sortie de la porte ET 452 et la sortie d'une porte ET 453 sont reliées respectivement à une entrée d'une porte OU 454, une entrée de la porte ET 453 est reliée au bus d'échanges LIE, une autre entrée est reliée au bus d'adresses LAE dont elle reçoit une adresse AD 1, et une autre 55 entrée est reliée à la ligne de commande LCE; enfin une dernière entrés est reliée à la ligne de sortie AME dont elle reçoit un signal AME 15. La sortie de la porte OU 454 est reliée à l'entrée de la mémoire d'échanges 446 d'une capacité de seize mots de seize éléments binaires. L'adressage de la mémoire «o d'échanges 446 est effectué par un circuit comprenant une porte ET 456, un registre compteur 457, une porte ET 458, une autre porte ET 459, une porte OU 460. Une entrée de la porte ET 456 est reliée au bus d'échanges LIE et une autre entrée est reliée au bus d'adresses LAE par lequel elle reçoit une adresse fi5 AD 3 ; une entrée avance du registre compteur 457 est reliée par le fil 415 à la sortie de la porte OU 414. Une entrée de la porte ET 458 est reliée par un inverseur logique 461 à une entrée de la porte ET 459 est à la ligne de sortie AME qui délivre le signal AME 14; une autre entrée de la porte ET 459 est reliée à la ligne d'adressage LAD issue du module d'adressage direct et indirect 270 de la figure 15. La sortie de la mémoire d'échanges 446 est reliée d'une parte à une porte ET 462 et d'autre part à une porte ET 463. Une entrée de la porte ET 462 est reliée à la ligne de sortie AME dont elle reçoit un signal AME 16 et une autre entrée est reliée au bus d'adresses LAE dont ella reçoit une adresse AD 1 ; une troisième entrée est reliée à la ligne de commande LCE ; la sortie de la porte ET 462 est reliée au bus d'échanges LIE. Une entrée de la porte ET 463 est reliée à la ligne de sortie AME dont elle reçoit un signal AME 10 ; la sortie de la porte ET 463 est reliée à l'entrée du registre 447 dont la sortie est reliée à une entrée d'une porte ET 464 ayant une autre entrée reliée à la ligne de sortie AME dont elle reçoit un signal AME 11 ; la sortie de la porte ET 464 est reliée par le fil 465 à une entrée de la porte ET 450, ce qui permet d'écrire dans le registre d'entrée 445 l'information sortant du registre de sortie 447.

Comme dans le module d'échanges unités de sélection de la figure 19 on retrouve un circuit comprenant trois portes ET 424, 425,426, une porte OU 427 dont la sortie est reliée par la liaison sortie LS au deuxième aiguilleur 441 ; une entrée de la porte ET 424 est reliée à la sortie de la porte ET 464; les autres entrées des portes ET sont reliées de la même manière que dans le figure 19.

Comme il a été indiqué les unités de commande 4 et 5 dialoguent entre elles par l'intermédiaire des lignes d'échanges ELM; ce dialogue s'effectue dans le temps à des instants précis d'une trame. Ainsi l'unité de commande 4 appelle l'unité de commande 5 à l'instant défini par to 02 et l'unité de commande 5 répond à l'instant to ©3. L'unité de commande 5 appelle l'unité de commande 4 à l'instant tl6 ©2 et l'unité de commande 4 répond en tl6 @3. Les informations sont échangées dans la trame qui suit l'appel, de to ©1 à t31 ©2. L'unité de commande ayant émis un appel et reçu une réponse se positionne en émission, ce qui signifie que le module d'échange entre les deux unités de commande 29 émet dès qu'il y a déroulement du microprogramme contenu dans la mémoire microprogramme 388 dudit module. De même le module de l'unité de commande ayant reçu et pris en compte un appel, se met en position réception et sa mémoire microprogramme 388 délivre le microprogramme de réception. A l'émission le contenu de la mémoire 446 est émis sur la liaison sortie LS puis sur la liaison d'échanges ELM 2; à la réception les informations arrivent par la liaison d'échanges ELM 1 et sont envoyées dans la mémoire d'échanges 446 par la liaison entrée LE via le registre d'entrée 445.

Les échanges avec l'organe de contrôle 7 par les lignes de contrôle LC se font de la même manière, mais les instants d'appel et de réponse sont différents.

La figure 21 représente le module d'échange réseau de connexion 30 de la figure 4. Ce module assure la transmission des échanges entre le réseau de connexion 1 (figure 1) et la partie échangeur 9 d'une unité de commande. Le module d'échange réseau de connexion comprend un registre 470 d'une capacité de trente deux éléments binaires ; le registre est divisé en quatre secteurs ; l'écriture dans chaque secteur se fait par l'intermédiaire d'une porte ET 471,472,473,474 et la lecture de chaque secteur se fait par l'intermédiaire d'une porte ET 475,476, 477,478.

Les portes ET 471,472,473,474 ont toutes une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE et qui en reçoit une adresse AD 1, une autre entrée reliée à la ligne de commande LCE et qui en reçoit l'élément binaire 27, et une autre entrée reliée à la ligne d'adressage LAD qui délivre à chaque porte ET un signal

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correspondant au secteur du registre relié à la sortie de la porte ET correspondante.

De même les portes ET 475,476,477,478 ont chacune une entrée reliée à un secteur déterminé du registre 470; elles ont toutes une entrée reliée à la ligne de commande LCE et qui en 5 reçoit l'élément binaire 21, une entrée reliée au bus d'adresses LAE et qui en reçoit une adresse AD 1, une entrée reliée à la ligne d'adressage LAD qui délivre à chaque porte ET un signal correspondant au secteur auquel elle est reliée. La sortie de chaque porte ET-457,476,477,478 est reliée au bus d'é- 1» changes LIE. Le registre 470 a une entrée série reliée à la sortie d'une porte ET 479 ayant une entrée reliée à la ligne d'ordre OLX 2 ; la sortie série du registre 470 est reliée à une entrée d'une porte ET 480 dont la sortie est reliée à la ligne d'ordre OLX 1. Les deux lignes d'ordres OLX 1 et OLX 2 constituent la 15 ligne d'ordre OLX de la figure 1 ; la ligne d'ordre OLX 1 délivre des informations au réseau de connexion 1 et la ligne d'ordre OLX 2 achemine vers le module d'échange réseau de connexion les informations émises par le réseau de connexion. Un dispositif de positionnement 482, qui commande l'émission ou la 20 réception du registre 470, a une sortie émission reliée par le fil 483 à une entrée de la porte ET 480, et une sortie réception reliée par le fil 484 à une entrée de la porte ET 479 ; le dispositif de positionnement 482 a une entrée reliée au bus d'adresses LAE et une autre entrée reliée à la base de temps 6 dont elle 25 reçoit les signaux ti et ©j.

Un registre fin d'échanges 487 a sa sortie reliée à l'entrée d'une porte ET 490 et son entrée est reliée à la ligne d'ordre OLX 2 ; un registre d'imparité 488 a sa sortie reliée à l'entrée d'une porte ET 491, et son entrée est reliée à la ligne d'ordre 30 OLX 2 ; un registre non bien reçu 489 a sa sortie reliée à l'entrée d'une porte ET 492, et son entrée est reliée à la ligne d'ordre OLX 2. Une autre entrée de chacune des portes ET 490,491, 492 est reliée au bus d'adresses LAE duquel elles reçoivent une adresse AD 2 ; la sortie de chacune des portes ET 490,491,492 35 est reliée au bus de test d'informations LTI. La sortie de chacun des registres 487,488,489 est reliée respectivement à une entrée d'une porte OU 493 dont la sortie est reliée, par la liaison 376, à une entrée de la porte OU 373 de la figure 18.

Le registre 470 est donc accessible en parallèle tant en 40 entrée qu'en sortie par le bus d'échanges LIE; chaque secteur correspond à une fonction bien déterminée en ce qui concerne les échanges avec le réseau de connexion.

Un secteur SC 0 de 4 eb accessible par les portes ET 471,

475 est réservé au type de fonction. 45

Un secteur SC 1 de 12 eb accessible par les portes ET 472,

476 est réservé pour le demandeur au numéro d'unité de sélection, au numéro de voie temporelle et aux numéros des multiplex entrant et sortant qui relient l'unité de sélection au réseau de connexion. 50

Un secteur SC 2 de 12 eb accessible par les portes ET 473,

477 est réservé, pour le demandé, au numéro d'unité de sélection, au numéro de voie temporelle et aux numéros des multiplex entrant et sortant qui relient l'unité de sélection au réseau de connexion. 55

Un secteur SC 3 de 4 eb accessible par les portes ET 474, 478, réservé aux fautes de connexion sur réponse du réseau de connexion.

L'émission d'un message vers le réseau de connexion com- 60 porte tout d'abord le chargement en parallèle du registre 470, les informations composant le message étant acheminées par le bus d'échanges LIE, puis la porte ET 480 est commandée à l'émission par le dispositif de positionnement 482, l'émission étant commandée au temps définie par tl 5 ©5 ; le contenu du 65 registre 470 est transmis en série sur la ligne d'ordre OLX 1 ; l'émission a lieu de tl5 ©5 à t22 02, un élément binaire du registre 470 étant émis à chaque temps 01,02 .. .05. Une bascule d'imparité permet de contrôler l'imparité du message émis sur la ligne d'ordre OLX 1 ; si l'imparité est mauvaise il y a émission d'un élément binaire supplémentaire en fin de message pour rétablir la bonne parité. Le réseau de connexion contrôle également la bonne parité du message à l'arrivée; si cette parité est correcte, le réseau de connexion renvoie par la ligne d'ordre OLX 2 un élément binaire de bonne réception qui vient positionner à «0» le registre non bien reçu 489 ; si la parité n'est pas correcte le registre non bien reçu est positionné à 1 et cette indication est envoyée sur le bus de test d'information LTI via la porte ET 492 ; le bloc opérateur représenté figure 16, prend cette indication en considération, indication qui signifie que le message a été mal reçu par le réseau de connexion, et qu'il faut donc le renvoyer. Le fonctionnement en réception d'un message venant du réseau de connexion est le suivant: dans une première phase le module d'échange réseau de connexion est automatiquement positionné en réception dès le début de la trame qui suit celle pendant laquelle un message a été émis vers le réseau de connexion; pour cela le dispositif de positionnement 482 commande la porte ET 479 dès le début de la trame. Lorsque le message arrive, en provenance du réseau de connexion, par la ligne d'ordre OLX 2, il est rangé dans le registre 470 pendant la durée de réception, c'est-à-dire du temps tl5 ©5 au temps t22 ©2. Un contrôle d'imparité est effectué à la réception du message ; si l'imparité est correcte le registre fin d'échange 487 délivre en fin de réception un signal de fin d'échange de valeur « 1 » et le registre d'imparité 488 délivre un signal de valeur «0», si l'imparité est mauvaise le registre fin d'échange 487 délivre un signal de valeur «0», et le registre d'imparité 488 délivre un signal de valeur «1», et ces signaux sont transmis au bloc opérateur, via le bus de test d'informations LIT, qui commandera le renouvellement de l'opération d'échange, c'est-à-dire l'émission du message vers le réseau de connexion. Lorsque la réception du message venant du réseau de connexion est correcte, le contenu du registre 470 est, dans une deuxième phase, transféré sur le bus d'échanges LIE et les informations sont rangées dans le module mémoire centrale 271 de la figure 15.

La figure 22 représente le module traducteur 32 de la figure 4. Ce module assure le stockage des informations nécessaires à la partie multienregistreur pour l'établissement et la rupture des différents types de communications acheminées par le central téléphonique. A cet effet, le module est essentiellement composé de mémoires de traduction où sont enregistrées les données, c'est-à-dire les informations concernant le réseau téléphonique et les abonnés du central. Pour un abonné ces données sont: son adresse de raccordement, c'est-à-dire le numéro de l'unité de sélection auquel il est raccordé est le numéro d'équipement dans cette unité de sélection, et les différentes discriminations pouvant le concerner, telles que: transféré, non équipé, etc. De même pour un multiplex ces données sont: le numéro de l'unité de sélection et le numéro de l'équipement, dans ladite unité de sélection, auquel le multiplex est relié. Autour des mémoires de traduction on trouve une logique d'accès permettant d'accéder aux informations rangées dans lesdites mémoires de traduction, ladite logique d'accès étant elle-même accessible par le dispositif logique de commande représenté figure 14. Les mémoires de traduction doivent être accessibles en lecture afin que les informations qui y sont rangées puissent être utilisées par la partie multienregistreur; les mémoires de traduction doivent également être accessibles en écriture afin de modifier les informations qui y sont rangées. En effet, ces informations dépendent de l'implantation géographique du central téléphonique et des conditions d'exploitation dudit central ; ces informations doivent pouvoir être modifiées, à partir du Centre de Traitement des informations CTI auquel le central téléphonique est reliée par l'intermédiaire de l'organe de contrôle 7 de la figure 1, de façon à permettre des changements dans l'achemi-

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nement des conversations ou des altérations temporaires des discriminations. Le Centre de Traitement des Informations qui possède une réplique exacte des mémoires de traduction est également chargé du chargement et de la surveillance des mémoires de traduction. 5

Le module traducteur représenté schématiquement figure 22 est constitué par les mémoires de traduction MT1 à MTn reliées chacune au bus d'échanges LIE, à la ligne de commande LCE et au bus d'adresses LAE, à un circuit de synchronisation 498 et à un circuit de sélection d'adressage SAD, circuits qui io sont également reliés au bus d'échanges LIE, à la ligne de commande LCE et au bus d'adresses LAE. Une liaison de sélection de zones mémoires 499 relie le circuit de synchronisation 498 à chacune des mémoires de traduction; une liaison de synchronisation 500 relie le circuit de synchronisation à chacune 15 des mémoires de traduction. Une liaison de sélection de mémoire 501, à n fils, relie le circuit de sélection d'adressage SAD aux mémoires de traduction, chacun des fils 1 à n reliant ledit circuit de sélection d'adressage à une mémoire de traduction, respectivement MT1 à MTn. Une liaison 520 relie le circuit de 20 synchronisation 498 au circuit de sélection d'adressage SAD. Le circuit de sélection d'adressage SAD est également relié aux mémoires de traduction MT1 à MTn par une liaison d'adressage géographique SAG et par une liaison d'adressage fontionnel SAF. 25

La figure 23 représente une mémoire de traduction et le circuit de synchronisation 498 de la figure 22, et la figure 24 représente le circuit d'adressage SAD de ladite figure.

Dans la figure 23, une mémoire de traduction comporte une mémoire tampon d'informations MTI et une mémoire à circula- 30 tion d'informations MCI; la sortie de la mémoire tampon d'informations MTI est reliée à une entrée d'une porte ET 502 dont la sortie est reliée à l'entrée de la mémoire à circulation d'informations MCI ; la sortie de la mémoire à circulation d'informations MCI est reliée à une entrée d'une porte ET 503 dont la 35 sortie est reliée à une entrée d'une porte ET 504 ; la sortie de la porte ET 504 est reliée à une entrée d'une porte OU 506 dont la sortie est reliée à l'entrée de la mémoire tampon d'informations MTI. Une porte ET 505 a une entrée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE, et une autre 40 entrée reliée à la ligne de commande LCE ; la sortie de la porte ET 505 est reliée à une autre entrée de la porte OU 506. Une porte ET 507 a une entrée reliée au bus d'échanges LIE, une autre entrée reliée au bus d'adresses LAE et une autre entrée reliée à la ligne de commande LCE; la sortie de la porte ET 507 45 est reliée à un compteur 508 également relié au bus d'adresses LAE et à la ligne de commande LCE; ledit compteur 508 reçoit également le signal d'horloge co; la sortie du compteur 508 est reliée à un circuit d'adressage de la mémoire tampon d'informations MTI. La sortie de la mémoire tampon d'informations MTI 50 est reliée à une entrée d'une porte ET 509 ayant une autre entrée reliée à la ligne de commande LCE et une autre entrée reliée au bus d'adresses LAE; la sortie de la porte ET 509 reliée au bus d'échanges LIE. La sortie de la mémoire tampon d'informations MTI est également reliée à une entrée d'un bloc compa- 55 rateur 510 constitué de quatre comparateurs ; le bloc comparateur est reliée à la sortie d'une porte ET 511 ayant une entrée reliée au bus d'échange LIE et une autre entrée reliée au bus d'adresses LAE; le bloc comparateur 510 reçoit de la porte ET 511 un signal de masquage de sorte qu'une comparaison est 60 effectuée sur un, deux, trois ou quatre comparateurs selon le signal de masquage reçu. Une autre entrée du bloç comparateur est reliée à la sortie de la mémoire à circulation d'informations MCI. La sortie du bloc comparateur est reliée à une entrée d'une porte ET 512 dont une autre entrée est reliée, par la f,s liaison d'adressage fonctionnel SAF, au circuit de sélection d'adressage SAD ; la sortie de la porte ET 512 est reliée à une entrée d'une porte OU 513 dont une autre entrée est reliée, par la liaison d'adressage géographique SAG, au circuit de sélection d'adressage SAD. La sortie de la porte OU 513 est reliée à une entrée d'une porte ET 514 dont une autre entrée est reliée, par un fil de la liaison de sélection de mémoire 501, au circuit de sélection d'adressage SAD. La sortie de la porte ET 514 est reliée à une entrée de la porte ET 504, à une entrée de la porte ET 502 et à une entrée de la porte ET 503 ; le signal délivré par ladite porte ET 514 est appelé signal de coïncidence. Une porte ET 518 a une entrée reliée au circuit de synchronisation 498 par la liaison de synchronisation 500 et une autre entrée reliée par câblage à 2047, ce nombre étant l'adresse du dernier mot de la mémoire à circulation d'informations MCI; la sortie de ladite porte ET 518 est reliée à l'entrée d'un compteur d'adresses 519 dont la sortie est reliée au circuit d'adressage de la mémoire à circulation d'informations MGI, ledit compteur d'adresses 519 recevant un signal d'horloge co/4. Le circuit de synchronisation 498, qui est commun à toutes les mémoires de traduction, comporte une porte ET 515 a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE ; la sortie de ladite porte ET 515 est reliée à l'entrée d'un compteur 516 ayant une sortie reliée à une entrée d'un comparateur 517 et une sortie reliée, par la liaison de sélection de zones mémoires 499, à la mémoire à circulation d'informations MCI, ladite liaison de sélection de zones mémoires 499 étant également utilisée pour relier le compteur 516 à toutes les mémoires à circulation d'informations MCI des mémoires de traduction MTI à MTn. La liaison 520 relie également le compteur 516 au circuit de sélection d'adressage SAD. Une autre entrée du comparateur 517 est reliée, par câblage, à 2047. La liaison de synchronisation 500 relie la sortie du comparateur 517 à toutes les portes ET 518 des mémoires de traduction MT1 à MTn. La mémoire tampon d'informations MTI a une capacité de 16 mots de 16 éléments binaires et la mémoire à circulation d'informations MCI a une capacité de 2048 mots de 16 éléments binaires, les mots étant numérotés de 0 à 2047, et elle est divisés en quatre zones mémoires de 512 mots; chaque mémoire à circulation d'informations MCI est spécialisée pour un ou plusieurs types de traductions donnés. Le signal délivré par le compteur 516, et transmis par la liaison de sélection de zones mémoires 499, permet de sélectionner, dans les mémoires à circulation d'informations MCI, une zone mémoire, ledit signal étant un numéro de zone mémoire. Le liaison de synchronisation 500 permet d'envoyer à toutes les mémoires à circulation d'informations MCI un signal de synchronisation pour synchroniser leurs compteurs d'adresses 519.

La figure 24 représente le circuit de sélection d'adressage SAD commun à toutes les mémoires de traduction. Une porte ET 530, a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE, a sa sortie reliée à l'entrée d'un registre numéro de mot RNM dont la sortie est reliée à une entrée d'un comparateur 531 ; une autre entrée dudit comparateur 531 est reliée, par la liaison 520 à la sortie du compteur 516 (figure 23), et la sortie dudit comparateur est reliée à une entrée d'une porte ET 533 dont une autre entrée est reliée au bus d'adresses LAE; la sortie de la porte ET 533 est reliée à une entrée d'une porte OU 535. Une porte ET 534, a trois entrées reliées respectivement au bus d'échange LIE, au bus d'adresses LAE et à la ligne de commande LCE, a sa sortie reliée à l'entrée d'un registre d'adressage géographique RAG dont la sortie est reliée à une entrée d'un comparateur 539. Une porte ET 532, a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE, a sa sortie reliée à l'entrée d'un registre d'adressage fonctionnel RAF dont la sortie est reliée, d'une part, à une entrée d'une porte ET 537 et, d'autre part à une entrée d'un comparateur 538. Ladite porte ET 537 a deux autres entrées reliées respectivement au bus d'adresses LAE et

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à la ligne de commande LCE ; la sortie de la porte ET 537 est reliée à l'entrée d'une mémoire de sélection d'adressage MES dont la sortie est reliée à une autre entrée du comparateur 538. Un compteur d'adressage 536 a sa sortie reliée au circuit d'adressage de ladite mémoire de sélection d'adressage MES et à une entrée du comparateur 539 ; ledit compteur d'adressage reçoit le signal d'horloge h2. La sortie du comparateur 538 est reliée par la liaison d'adressage fonctionnel SAF à une entrée d'une porte OU 540; la sortie du comparateur 539 est reliée par la liaison d'adressage géographique SAG à une autre entrée de la porte OU 540 dont la sortie est reliée à une entrée d'un compteur de mémoires de tranduction 541 qui reçoit le signal d'horloge a>3 et dont la sortie est reliée, par la liaison de sélection de mémoire 501, à la porte ET 514 (figure 23) de chaque mémoire de traduction. La capacité de la mémoire de sélection d'adressage est de 256 mots de 16 éléments binaires.

Le registre numéro de mot RNM est chargé par le bus d'échanges LIE et le numéro de mot qu'il délivre est comparé, dans le comparateur 531, au numéro délivré par le compteur 516 (figure 23) ; si la comparaison est bonne, le comparateur 531 délivre un signal de validation de sélection de mot au registre d'adressage géographique RAG, via la porte ET 533 et la porte OU 535.

Une mémoire de traduction, représentée figure 23, est accessible soit en adressage direct, soit en adressage indirect. En adressage direct, le premier mot à reconnaître est chargé dans le registre numéro de mot RNM; le signal de sélection de mot délivré par le comparateur 531 autorise le chargement du registre d'adressage géographique RAG dont la sortie est comparée, dans le comparateur 539, à l'adresse délivrée par le compteur d'adressage 536. Si la comparaison est bonne, le comparateur 539 délivre un signal du sélection géographique qui autorise, via la porte OU 540, la sortie du signal du compteur de mémoire de traduction 541 qui adresse une mémoire de traduction. Le signal de sélection géographique délivré sur la liaison d'adressage géographique SAG à la porte OU 513, figure 23, et associé au signal délivré par le compteur de mémoire de traduction 541, fournit un signal de coïncidence, en sortie de la porte ET 514 (figure 23), de la mémoire de traduction adressée par le signal sortant dudit compteur de mémoire de traduction; ledit signal de coïncidence autorise,

dans ladite mémoire de traduction, le transfert du contenu de la mémoire à circulation d'information MCI dans le mémoire tampon d'informations MTI qui est alors accessible en sortie par le bus d'échanges LIE. En adressage indirect, encore appelé adressage par le contenu, chaque mémoire à circulation d'information MCI du module de traduction étant spécialisée peut être sélectionnée par un adressage fonctionnel. A cet effet, le registre d'adressage fonctionnel RAF est chargé, par le bus d'échanges LIE, par un signal déterminant le type de fonction recherchée. Le signal sortant du registre d'adressage fonctionnel RAF est comparé, dans le comparateur 538, avec le contenu de chaque mot de la mémoire de sélection d'adressage MES ; lorsqu'il y a concordance entre le signal sortant du registre d'adressage fonctionnel RAF et le contenu d'un mot de la mémoire de sélection d'adressage MES, le comparateur 538 délivre un signal sur la liaison d'adressage fonctionnel SAF, signal qui est appliqué à toutes les mémoires de traduction MTI à MTn. Puis, on inscrit, dans les mémoires tampon d'informations MTI, à partir du bus d'échanges LIE, le ou les mots que l'on désire sélectionner et l'on effectue une comparaison, dans chaque mémoire de traduction, entre le contenu de chaque mot de la mémoire tampon d'informations et chaque mot de le mémoire à circulation d'informations MCI qui est adressée par son compteur d'adresses 519, (figure 23) ; la comparaison est effectuée par le bloc comparateur 510 sur 1,2, 3 ou 4 secteurs du mot, le nombre de secteurs étant donné par le signal délivré

par la porte ET 511. Lorsque la comparaison est positive, le bloc comparateur 510 délivre un signal qui est transmis, via la porte ET 512 et la porte OU 513 à la porte ET 514 ; seule la porte ET 514 de la mémoire de traduction qui est adressée par le compteur de mémoires de traduction 541 (figure 24) délivre un signal de coïncidence qui permet le transfert, dans la mémoire tampon d'informations, des mots sélectionnés dans la mémoire à circulation d'information.

Les deux types d'adressage, direct et indirect, permettent des opérations de lecture, ou d'écriture, dans une mémoire à circulation d'informations, par groupes de 1 à 16 mots.

La figure 25 représente le module mémoire auxiliaire 34 de l'échangeur. Ce module permet, en cas de défaillance du Centre de Traitement des Informations CTI, une mémorisation des taxes relatives aux abonnés du central. Le module mémoire auxiliaire comporte un bloc mémoire constitué de trois mémoires 550,551,552, et une interface secours de taxation IST d'une capacité d'un mot de 16 éléments binaires. Les mémoires 550,551,552 sont du même type que la mémoire 35 (figure 6a) et ont chacune uné capacité de 4096 mots de 17 éléments binaires, dont un élément binaire d'imparité. L'interface secours de taxation IST assure l'interface entre le bloc mémoire et le bus d'échanges LIE. Une porte ET 553 a trois entrées reliées respectivement au bus d'échanges LIE, au bus d'adresses LAE et à la ligne de commande LCE; la sortie de ladite porte ET 553 est reliée à une entrée de chacune des quatre portes ET 554, 555,556,557 dont les sorties sont reliées respectivement à une entrée secteur des mémoires 550,551,552 ; une autre entrée de chacune des portes ET 554,555,556,557 est reliée à la sortie d'un registre d'adressage secteur RAS qui délivre un signal à une ou plusieurs desdites portes ET 554 à 557, autorisant ainsi l'écriture dans les mémoires de 1,2, 3 ou 4 secteurs du mot acheminé par le bus d'échanges LIE. Le registre d'adressage secteur RAS a son entrée reliée à la sortie d'une porte ET 558 ayant une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE. Un registre d'adressage mémoire RAC, utilisé pour adresser les mémoires tant à l'écriture qu'à la lecture, a sa sortie reliée au circuit d'adressage 559 des mémoires 550,551,552, et son entrée reliée à la sortie d'une porte ET 560 ayant une entrée reliée au bus d'échanges LIE et une autre entrée reliée au bus d'adresses LAE. Les mémoires 550,551,552 ont également une entrée «imparité» correspondant à un élément binaire de chaque mot; cette entrée «imparité» est reliée à la sortie d'un générateur d'imparité 561 dont l'entrée est reliée à la sortie de la porte ET 553. Le générateur d'imparité permet, lors de l'écriture d'un mot en mémoire, d'écrire, s'il y a lieu, un élément binaire d'imparité dans l'élément binaire dix sept dudit mot.

Les mémoires 550,551,552 ont une sortie «mot», pour 16 eb, et une sortie «imparité» pour l'élément binaire d'imparité. La sortie «mot» est reliée à une entrée d'une porte ET 562 ayant deux autres entrées reliées respectivement à la ligne de commande LCE et au bus d'adresses LAE ; la sortie de la porte ET 562 est reliée à l'entrée de l'interface secours de taxation IST, et à un contrôleur d'imparité 563 qui est également relié à la sortie «imparité» des mémoires 550, 551, 552; la sortie dudit contrôleur d'imparité est reliée à une entrée d'une porte ET 564 dont une autre entrée est reliée au bus d'adresses LAE; la sortie de la porte ET 564 est reliée au bus de test d'informations LTI de l'échangeur. En cas de mauvaise imparité à la lecture d'un mot des mémoires 550 à 552, il y a positionnement à « 1 » d'une bascule de faute dans le contrôleur d'imparité, et ladite bascule peut être lue en envoyant une adresse sur l'entrée de la porte ET 564 raccordée au bus d'adresses LAE. En sortie de l'interface secours de taxation IST, chaque secteur de 4 eb d'un mot est relié à une entrée d'une porte ET 565, 566, 567, 568, dont une autre entrée est reliée à la sortie du registre d'adressage secteur

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RAS qui permet la lecture d'un, deux, trois ou quatre secteurs. La sortie de chacune des portes ET 565,566,567,568 est reliée au bus d'échanges LIE.

Lors de la description qui précède, on a indiqué que certains organes étaient reliées à un pupitre. Ce pupitre est un organe indépendant des unités de commande 4 et 5, et nullement indispensable au fonctionnement desdites unités de commande. Ce pupitre est utilisé pour la maintenance et la visualisation. Il permet de contrôler le fonctionnement d'un module donné et est utilisé essentiellement pour la mise au point lors de l'installation du central, le dépannage ou la maintenance. Ces opérations sont facilitées par la visualisation d'un certain nombre d'information et la possibilité d'intervenir manuellement sur le fonc-s tionnement d'un module. Toutes les fonctions réalisées par le pupitre, directement raccordé aux modules, peuvent être effectuées à distance grâce à un télépupitre commandé par le Centre de Traitement des Informations par l'intermédiaire de l'organe de contrôle 7.

C

29 feuilles dessins

Claims (10)

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   2

   REVENDICATIONS

   1. Central de télécommunication temporel comprenant un réseau de connexions (1), des unités de sélection (2,3), une base de temps (6), et un organe de contrôle (7) relié à un centre de traitement des informations (CTI), caractérisé par le fait qu'il 5 comporte au moins une unité de commande (4) constituée d'une partie multienregistreur (8) et d'une partie échangeur (9) reliée par un bus d'échanges (LIE) à ladite partie multienregistreur qui assure l'établissement et la rupture des communications,

   ladite partie échangeur assurant les liaisons entre la partie 10 multienregistreur et le réseau de connexions et les unités de sélection, ladite unité de commande (4) étant reliée au réseau de connexions (1) par des lignes de connexion (MLX) et des lignes d'ordres (OLX), aux unités de sélection (2,3) par des lignes de test (LT) et par des lignes de marquage (LU) et à l'organe de 15 contrôle (7) par des lignes de contrôle (LC).
2. 2. Central de télécommunication temporel selon la revendication 1, caractérisé par le fait qu'il comporte deux unités de commande l'une étant maître et l'autre esclave, lesdites unités de commande étant reliées entre elles par des lignes d'échanges. 20
3. 3. Central de télécommunication temporel selon la revendication 2, caractérisé par le fait que la partie multienregistreur comprend une mémoire macroprogramme et deux ensembles multienregistreurs, ladite mémoire macroprogramme étant reliée aux deux ensembles multienregistreurs, eux-mêmes reliés 25 par le bus d'échanges à la partie échangeur, ladite mémoire macroprogramme contenant des macroinstructions de 48 éléments binaires chacune et dont les huit premiers éléments binaires constituent un ordre qui définit une macroinstruction.
4. 4. Central de télécommunication temporel selon la revendi- 30 cation 3, caractérisé par le fait que chaque ensemble multienregistreur comporte un ensemble logique de commande, un bloc mémoire d'enregistreurs relié à un bloc mémoire tampon, un module récepteurs de signalisation, un module émetteurs de signalisation, un module horloge et un module entrée/sortie, 35 lesdits ensemble logique de commande, bloc mémoire tampon, module récepteurs de signalisation, module émetteurs de signalisation et module entrée/sortie étant reliés à un bus d'information multienregistreur, ledit module entrée/sortie étant en outre relié au bus d'échanges, ledit ensemble logique de commande 40 étant en outre relié à la mémoire macroprogramme, ledit module récepteurs de signalisation étant en outre relié aux unités de sélection par les lignes de test et ledit module émetteurs de signalisation étant en outre relié au réseau de connexions par les lignes de connexion, ledit module d'horloge étant relié à la base 45 de temps et distribuent des signaux d'horloge dans l'ensemble multienregistreur.
5. 5. Central de télécommunication temporel selon la revendication 2, caractérisé par le fait que la partie échangeur de chaque unité de commande comporte un dispositif logique de 50 commande, un module d'échange entre les deux unités de commande, un module d'échange réseau de connexions, un module d'échange unités de sélection un module traducteur, un module table et un module mémoire auxiliaire, ledit dispositif logique de commande et lesdits modules étant reliés au bus 55 d'échanges qui relie la partie échangeur à la partie multienregistreur, ledit module d'échange entre les deux unités de commande étant relié à l'organe de contrôle par les lignes de contrôle, ledit module d'échange réseau de connexions étant relié au réseau de connexions par les lignes d'ordre, et ledit 60 module d'échange unités de sélection étant relié aux unités de sélection par les lignes de marquage.
6. 6. Central de télécommunications temporel selon la revendication 4, caractérisé par le fait que les modules d'échanges entre 65 les deux unités de commande sont reliés entre eux par les lignes d'échanges.
7. 7. Central de télécommunication temporel selon la revendication 4, caractérisé par le fait que l'ensemble logique de commande comporte un bloc d'accès relié à la mémoire macroprogramme, une logique de commande et un bloc mémoire d'instructions, lesdits bloc d'accès, logique de commande et bloc mémoire d'instructions étant reliés au bus d'informations multienregistreur.
8. 8. Central de télécommunication temporel selon la revendication 7, caractérisé par le fait que la bloc d'accès est relié à la logique de commande par un bus points mémoire et par une ligne de commande à un circuit d'adressage de la mémoire macroprogramme, ledit bloc d'accès recevant un ordre de la logique de commande.
9. 9. Central de télécommunication temporel selon la revendication 7, caractérisé par le fait que la logique de commande comporte un module d'adressage et un module bloc opérateur, ledit module d'adressage étant relié à la mémoire macroprogramme de laquelle il reçoit, dans une mémoire de transcodage, les éléments binaires 1 à 8 définissant les ordres des macroinstructions, à un circuit d'adressage d'une mémoire d'instructions du bloc mémoire d'instructions, audit module bloc opérateur et au bus d'informations multienregistreur, ledit module bloc opérateur étant relié au bus d'informations multienregistreur et à ladite mémoire d'instructions qui contient des instructions de 48 éléments binaires, les instructions étant de cinq types différents correspondent à cinq ordres, les trois premiers éléments binaires d'une instruction donnant un ordre, ledit module bloc opérateur ayant un circuit d'interface qui reçoit les éléments binaires des instructions et délivrant sur un bus points mémoire les éléments binaires 4 à 48 desdites instructions, ledit module bloc opérateur comportant un circuit décodage relié audit circuit d'interface duquel il reçoit lesdits trois premiers éléments binaires, et délivrant sur cinq sorties un ordre différent, ledit module bloc opérateur ayant un décodeur d'adresses relié audit circuit d'interface et délivrant sur une ligne de commande des adresses données par les instructions.
10. 10. Central de télécommunication temporel selon la revendication 4, caractérisé par le fait que le bloc mémoire d'enregistreur est agencé de manière à mémoriser les informations nécessaires à l'établissement et à la rupture des communications et comporte une interface d'entrée, une mémoire avec un circuit d'adressage et une interface de sortie et que le bloc mémoire tampon comprend deux mémoires tampon assurant chacune le traitement des informations des mots de ladite mémoire, lesdites mémoires tampon étant reliées en entrée à ladite interface de sortie, ledit bloc mémoire tampon comprenant également un circuit de lecture, un circuit d'adressage temporel et un circuit d'adressage spatial relié à un circuit d'adressage mémoires, lesdites mémoires tampon étant reliées audit circuit de lecture et au bus d'informations multienregistreur, ledit circuit de lecture ayant une sortie reliée à une entrée de ladite interface d'entrée, ledit circuit d'adressage temporel étant relié à l'ensemble logique de commande par un bus points mémoire et par une ligne de commande et recevant dudit ensemble logique de commande un ordre, ledit circuit d'adressage temporel étant également relié au bus d'informations multienregistreur, audit circuit d'adressage mémoires, audit circuit d'adressage et à l'interface de sortie, ledit circuit d'adressage spatial étant relié d'une part audit circuit de lecture et à la logique de commande d'autre part, par ledit bus points mémoire et par ladite ligne de commande, et recevant des ordres dudit ensemble logique de commande, ledit circuit d'adressage mémoire étant relié auxdites mémoires tampon.