Przedmiotem wynalazku jest uklad kodera, którego zadaniem jest zamiana wejsciowych sygnalów w kodzie binarnym NRZ na wyjsciowe sygnaly w kodzie liniowym HDB3.Kodowanie oparte jest o nastepujace zaleznosci pomiedzy sygnalami wejsciowymi i wyjsciowymi: sygnalom wejsciowym o wartosci „1" zostaja przyporzadkowane sygnaly wyjsciowe o wartosci B, sygnalom wejsciowym o wartosci „0" z kazdej sekwengi najwyzej trzech zer zostaja przyporzadkowane sygnaly wyjsciowe o wartosci „0"; sygnalom wejsciowym o wartosci „0", wystepujacym w postaci sekwencji czterech zer, zostaje przyporzadkowany sygnal wyjsciowy w postaci 000V w wypadku, jezeli ilosc elementów o wartosci B, poprze¬ dzajaca te sekwencje, byla nieparzysta, lub B00V w wypadku jezeli ilosc elementów o wartosci B byla parzysta.Elementy o wartosci B sa impulsami o polaryzacji przeciwna do polaryzacji impulsu poprzedzajacego, a elementy V maja wartosc elementu B i polaryzacje zgodna z poprzedzajacym go elementem B.W znanym ukladzie kodera sygnal wejsciowy w postaci kodu binarnego NRZ podawany jest na przerzut- nik, a z jego wyjscia na wejscie szeregowe czterostopniowego rejestru. Wejscie to oraz tizy pierwsze równolegle wyjscia polaczone sa z czterowejsciowym ukladem logicznym NAND. W przypadku wystapienia w sygnale wej¬ sciowym sekwencji 0000, na wyjsciu tego ukladu pojawia sie sygnal powodujacy przelaczenie pracy rejestru z szeregowej na równolegla. Do rejestru poprzez równolegle wejscia zostaje wpisana odpowiednia sekwencja sygnalu wyjsciowego. Informacja o wystapieniu sekwencji 0000 w sygnale wejsciowym zostajejednoczesnie zare¬ jestrowana przez dwa przerzutniki X i Y.Przerzutnik X sluzy do okreslania ostatniej polaryzacji elementu V ijest wykorzystywany wraz z przerzutnikiem wyjsciowym Z do ustalenia wpisywanej do wspomnianego rejestru czte¬ rostopniowego sekwencji sygnalu wyjsciowego. Analiza stanów przerzutników X i Z dokonywanajest za pomoca ukladu logicznego pólsumatora. Przerzutnik Y sluzy do zmiany w odpowiednim miejscu sygnalu wyjsciowego, polaryzacji impulsów tak, aby byla ona zgodna z zasada kodowania. Sygnal z czterostopniowego rejestru poprzez inwerter podawany jest na dwa uklady logiczne NAND, na które podawanajest tez informacja z przerzutnika Z o polaryzacji wysylanych przez uklad wyjsciowy impulsów sygnalu w kodzie HDB3.Wada opisanego ukladu jest wrazliwosc na wprowadzane przez uklady logiczne opóznienia.2 113351 Istola rozwiazania, wedlug wynalazku, polega na zastosowaniu ukladu decydujacego o wpisywaniu do czterostopniowego rejestru odpowiedniej sekwencji ^gnalu wyjsciowego przy wystapieniu na wejsciu sekwencji 0000, skladajacego sie z jednego tylko przerzutnika oraz ukladu decydujacego o odpowiedniej zamianie polary¬ zacji impulsów wyjsciowych, zbudowanego w postaci dwustopniowego rejestru wspólpracujacego z przerzutni- kiem zmieniajacym polaryzacje impulsów wyjsciowych.Uklad kodera, wedlug wynalazku, zawiera inwerter, którego wyjscie polaczone jest z wejsciem SI, wpisuja¬ cym szeregowo, rejestru przesuwajacego oraz z wejsciem A ukladu logicznego NAND. Do pozostalych wejsc B, C, D ukladu logicznego NAND dolaczone sa odpowiednio wyjscia Qa Qq, Qc rejestru, natomiast wyjscie Qq tego ukladu jest polaczone z wejsciem D pierwszego przerzutnika oraz z wejsciem drugiego inwertera. Do wejscia MC sterujacego praca rejestru dolaczone jest wyjscie drugiego inwertera. Do wejscia D wpisujacego równolegle rejestru, dolaczone jest wyjscie drugiego przerzutnika, natomiast pozostale wejscia A, B, C wpisujace równolegle rejestru, polaczone sa nastepujaco: wejscie A z potencjalem o wartosci logicznego „0" z wejscia B, C z potenta¬ tem o wartosci logicznej „1". Wyjscie Qpj rejestru polaczone jest z wejsciem trzeciego inwertera, a takze z wej¬ sciem B drugiego ukladu logicznego NAND. Wyjscie trzeciego inwertera polaczone jest z wejsciami J i K drugiego przerzutnika oraz z wejsciami A trzeciego i czwartego ukladu logicznego NAND. Wyjscie Q pierwszego przerzut¬ nika polaczone jest z wejsciem D trzeciego przerzutnika, którego wyjscie Q polaczone jest z wejsciem A drugiego ukladu logicznego NAND. Wyjscie drugiego ukladu logicznego polaczone jest z wejsciami J i K czwartego prze¬ rzutnika, którego wyjscia 0 i natomiast wyjscia tych ukladów logicznych doprowadzone sa do wejsc dwóch nastepnych inwerterów. Z kolei wyjscia tych inwerterów dolaczone sa do ukladu wyjsciowego. Impulsy taktujace o wypelnieniu 50% i czestotli¬ wosci pracy systemu podawane sa poprzez czwarty inwerter do wejscia C przerzutników pierwszego i trzeciego i do wejscia piatego inwertera. Nastepnie z wyjscia piatego inwertera impulsy te doprowadzane sa do wejsc Ci, C2 rejestru, wejsc C przerzutników drugiego i czwartego oraz wejsc C trzeciego i czwartego ukladu logicznego NAND.Uklad, wedlug wynalazku, realizuje kodowanie przy uzyciu minimalnej liczby elementów elektronicznych, a jego dzialanie jest niezalezne od wprowadzanych przez uklady logiczne opóznien.Przedmiot wynalazku jest pokazany w przykladzie wykonania na rysunku przedstawiajacym schemat blo¬ kowy ukladu kodera sygnalów w kodzie binarnym NRZ na sygnaly w kodzie liniowym HDB3.Uklad kodera zawiera inwerter 1, którego wyjscie polaczone jest z wejsciem SI, wpisujacym szeregowo czterostopniowego rejestru przesuwajacego 2 o wpisywaniu szeregowo-równoleglym i wyjsciach równoleglych oraz z wejsciem A ukladu logicznego NAND 3. Wyjscia Qa, Q^ iQc rejestru 2 polaczone sa z pozostalymi wejsciami B, C iD ukladu logicznego 3 odpowiednio: wyjscie QA z wejsciem B, wyjscie Qg z wejsciem C i wyjscie Qc z wejsciem D, wykrywajacego pojawienie sie w sygnale wejsciowym sekwencji 0000. Wyjscie ukladu logicznego NAND 3 polaczone jest z wejsciem D pierwszego przerzutnika 6 oraz z wejsciem drugiego inwertera 4, którego wyjscie polaczone jest z wejsciem MC sterujacym praca rejestru 2. Wyjscie drugiego przerzutnika 5 polaczone jest z wejsciem D wpisujacym równolegle rejestru 2, pozostale wejscia A, B iC wpisujace równolegle rejestru 2 polaczone sa: wejscie A z potencjalem o wartosci „0" logicznego, wejscia B i C z potencjalem o warto¬ sci „1" logicznej. Wyjscie Qd rejestru 2 polaczone jest z wejsciem trzeciego inwertera 8, a takze z wejsciem B drugiego ukladu logicznego NAND 9. Wyjscie inwertera 8 polaczone jest z wejsciami J i K przerzutnika 5 oraz z wejsciami A ukladów logicznych NAND trzeciego 11 i czwartego 12. Wyjscie Q przerzutnika 6 polaczone jest z wejsciem D trzeciego przerzutnika 7, którego wyjscie Q polaczone jest z wejsciem A ukladu logicznego NAND 9". Wyjscie ukladu logicznego NAND 9 polaczone jest z wejsciami J iK czwartego przerzutnika 10, którego wyjscia Q i Q z wejsciem ukladu 11, wyjscie Q z wejsciem ukladu 12. Wyjscia ukladów logicznych 11 i 12 polaczone sa z wejsciami inwerterów 13 i 14, odpowiednio wyjscie ukladu 11 z wejsciem inwertera 13, wyjscie ukladu 12 z wejsciem inwertera 14. Wyjscia inwerterów 13 i 14 steruja ukladem wyjsciowym 17. Impulsy taktujace o wy¬ pelnieniu 50% czestotliwosci pracy systernu podawane sa na wejscie czwartego inwertera 15. Wyjscie tego inwertera polaczone jest z wejsciami C przerzutników 6 i 7 oraz poprzez piaty inwerter 16 z wejsciami Cj i C2 rejestru 2, wejsciami C przerzutników 5 i 10 i wejsciami C ukladów logicznych NAND 11 i 12.Sygnal wejsciowy w kodzie binarnym NRZ podany zostaje na wejscie inwertera 1, skad po inwersji zostaje wpisywany poprzez szeregowo wpisujace wejscie do czterostopniowego rejestru przesuwajacego 2 o wpisywaniu szeregowo-równoleglym oraz wyjsciach równoleglych. Z wejscia rejestru 2 ijego wyjsc Qa, Ob i Qc pobierana jest informacja o wystapieniu w sygnale wejsciowym czterech kolejnych zer. W wypadku ich wystapienia, na wyjsciu czterowejsciowego ukladu logicznego NAND 3 pojawi sie sygnal logiczny o wartosci „0". Sygnal ten, po inwersji w inwerterze 4 na sygnal o wartosci „1", zmienia rodzaj pracy rejestru 2 z wpisywania szeregowego na wpisywanie równolegle.113 351 3 Z wyjscia Qrj rejestru 2 sygnal podawany jest poprzez inwerter 8 na wejscia A ukladów logicznych 11 i 12, -które wraz zprzerzutnikiem 10 sluza do nadania odpowiedniej polaryzacji impulsom sygnalu wyjsciowego.Jednoczesnie z wyjscia inwertera 8 sygnal podawany jest na wejscie przerzutnika 5 okreslajacego parzystosc impulsów sygnalu wyjsciowego. W przypadku wystapienia na wejsciu sekwencji 0000 poprzez równolegle wejscia A, B, C i D rejestru 2 zostaje wpisana odpowiednia sekwencja, w zaleznosci od ilosci poprzednio wystepujacych w sygnale wyjsciowym elementów B. Jezeli ilosc ta byla nieparzysta, to na wyjsciu przerzutnika 5 pojawi sie sygnal o wartosci „1" i do rejestru zostanie wpisana sekwencja 1110, co odpowiada sekwencji wyjsciowej 000V, natomiast jezeli ilosc byla parzysta, to na wyjsciu przerzutnika pojawi sie sygnal o wartosci „0" i do rejestru wpisana zostaje sekwencja 0110, co odpowiada sekwencji B00V. Do nadania odpowiedniej polaryzacji, wygenero¬ wanemu w rejestrze 2 elementowi V sluzy dwustopniowy rejestr zbudowany z przerzutników 6 i 7.W rejestrze tym zostaje zapisany sygnal o wystapieniu na wejsciu sekwencji 0000. Sygnal ten po przejsciu przez rejestr zmienia poprzez uklad logiczny NAND 9 stan przerzutnika 10. Jest to jednoznaczne z nadaniem elementowi V polaryzacji ostatniego elementu B. Uklad logiczny 9 sluzy do sumowania informacji zmieniajacych polaryzacje impulsów wyjsciowych, pochodzacych z dwóch torów: toru sygnalowego i toru zmiany polaryzacji elementów V. Sygnaly z wyjsc ukladów logicznych 11 i 12 podawane sa poprzez inwertery 13 i 14 na uklad wyjsciowy 17, na którego wyjsciu pojawia sie sygnal wyjsciowy w kodzie liniowym HDB3. Inwertery 15 i 16 sluza do odpowiedniej zmiany fazy sygnalu taktujacego uklad kodera.Zastrzezenie patentowe Uklad kodera sygnalów w kodzie binarnym NRZ na sygnaly w kodzie liniowym HDB3, zawierajacy czterostopniowy rejestr przesuwajacy o wpisywaniu szeregowo-równoleglym i wyjsciach równoleglych, zamienia¬ jacy wejsciowe sekwencje 0000 na odpowiednie sekwencje sygnalu wyjsciowego oraz czterowejsciowy uklad logiczny NAND, wykrywajacy wystapienie w sygfiale wejsciowym sekwencji 0000, znamienny tym, ze posiada inwerter (1), którego wyjscie polaczone jest z wejsciem (SI), wpisujacym szeregowo rejestru przesuwaja¬ cego (2) oraz z wejsciem (A) ukladu logicznego NAND (3), przy czym wyjscia (0^), (Qg) i (Qc) rejestru (2) polaczone sa z pozostalymi wejsciami (B), (C) i (D) ukladu logicznego NAND (3) odpowiednio wyjscie (Q^) z wejsciem (B), wyjscie (Qg) z wejsciem (C) i wyjscie (Qc) z wejsciem (D), natomiast wyjscie ukladu logicznego (3) polaczone jest z wejsciem (D) pierwszego przerzutnika (6) oraz z wejsciem drugiego inwertera (4), którego wyjscie polaczone jest z wejsciem (MC), sterujacym praca rejestru (2), zas wyjscie drugiego przerzutnika (5) polaczone jest z wejsciem (D), wpisujacym równolegle rejestru (2), a wyjscie (Qd) rejestru (2) polaczone jest z wejsciem trzeciego inwertera (8), a takze z wejsciem (B) drugiego ukladu logicznego NAND (9), natomiast wyjscie trzeciego inwertera (8) polaczone jest z wejsciami (J) i (K) drugiego przerzutnika (5) oraz z wejsciami (A) ukladów logicznych NAND trzeciego (11) i czwartego (12), wyjscie (Q) pierwszego przerzutnika (6) polaczone jest z wejsciem (D) trzeciego przerzutnika (7), którego wyjscie (Q) polaczone jest z wejsciem (A) drugiego ukladu logicznego NAND (9), a wyjscie tego ukladu logicznego NAND (9) polaczone jest z wejsciami (J) i (K) czwartego przerzutnika (10), którego wyjscia (Q) i (Q) polaczone sa z wejsciami (B) ukladów logicznych NAND trzeciego (11) i czwartego (12) odpowiednio, wyjscie (Q) z wejsciem ukladu (11), a wyjscie (Q) z wejsciem ukladu (12), zas wyjscia tych ukladów logicznych NAND (11 i 12) polaczone sa z wejsciami dwóch nastepnych inwerterów (13 i 14) odpowiednio wyjscie ukladu (11) z wejsciem inwertera (13), wyjscie ukladu (12) z wej¬ sciem inwertera (14), przy czym wyjscia tych inwerterów (13 i 14) dolaczone sa do ukladu wyjsciowego (17), ponadto wyjscie czwartego inwertera (15) jest doprowadzone do wejsc (C) przerzutników pierwszego (6) i trze¬ ciego (7) i poprzez piaty inwerter (16) do wejsc (Ci) i (C2) rejestru (2), do wyjsc (C) przerzutników drugiego (5) i czwartego (10) oraz do wejsc (C) ukladów logicznych NAND trzeciego (11) i czwartego (12).113 351 HU ¦U* c b-l OS^J irr ^ H-^ FU MU Prac. Poligraf. UP PRL naklad 120+18 Cena 45 zl PL