PL113247B2 - Method and system for fast identification of inputs characterized by distinguished logic condition - Google Patents

Method and system for fast identification of inputs characterized by distinguished logic condition Download PDF

Info

Publication number
PL113247B2
PL113247B2 PL20466078A PL20466078A PL113247B2 PL 113247 B2 PL113247 B2 PL 113247B2 PL 20466078 A PL20466078 A PL 20466078A PL 20466078 A PL20466078 A PL 20466078A PL 113247 B2 PL113247 B2 PL 113247B2
Authority
PL
Poland
Prior art keywords
inputs
layers
dul
distinguished
groups
Prior art date
Application number
PL20466078A
Other languages
English (en)
Other versions
PL204660A1 (pl
Inventor
Adam Postula
Ireneusz Smolewski
Original Assignee
Politechnika Swietokrzyska
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Politechnika Swietokrzyska filed Critical Politechnika Swietokrzyska
Priority to PL20466078A priority Critical patent/PL113247B2/pl
Publication of PL204660A1 publication Critical patent/PL204660A1/pl
Publication of PL113247B2 publication Critical patent/PL113247B2/pl

Links

Landscapes

  • Electronic Switches (AREA)

Description

Przedmiotem wynalazku jest sposób i uklad szybkiej identyfikacji wejsc o wyróznionym stanie logicznym, znajdujace zastosowanie w systemach kontroli duzej ilosci zabezpieczen.W ukladach automatyki, kontroli i sterowania czesto wystepuje potrzeba kontrolowania stanu wielu ele¬ mentów takich jak: przyciski, przekazniki, styki kontrolne, wyjscia komparatorów lub ukladów cyfrowych, których dzialanie jest dwustanowe. Przy kontroli poprawnosci dzialania glównie przekaznikowych i elektronicz¬ nych systemów zabezpieczajacych konieczne jest okreslenie kolejnosci zmian stanu poszczególnych elementów wlaczonych na wejscia ukladu kontrolujacego. Z ukladu kontrolujacego otrzymuje sie numer wejscia o wyróz¬ nionym stanie logicznym. Sposób ten realizowany jest w koderach piramidalnych i wspólrzednosciowych dziala¬ jacych na zasadzie kolejnego adresowania wszystkich wejsc. Kolejne adresowanie wymaga tylu impulsów zegaro¬ wych ile jest wejsc ukladu, co przy duzej ilosci wejsc wydluza czas identyfikacji i uniemozliwia okreslenie kolejnosci szybkich zmian stanu na poszczególnych wejsciach.Celem wynalazku jest opracowanie sposobu i ukladu pozwalajacych na szybka identyfikacje v ielu wejsc o okreslonym stanie logicznym, a jednoczesnie eliminujacych niedogodnosci wystepujace w znanych rozwiaza¬ niach.Istota sposobu wedlug wynalazku polega na tym, ze do ukladu identyfikujacego wprowadza sie sygnal wytworzony przez dodatkowe uklady logiczne. Sygnal ten okresla w warstwach hierarchicznych ukladu tylko te grupy, w których znajduja sie wejscia o wyróznionym stanie logicznym, a które zalacza sie w celu identyfikacji wejsc o wyróznionym stanie logicznym.Realizacja adresowania tego rodzaju wymaga podzialu ukladu identyfikujacego na warstwy hierarchiczne i grupy wejsc w ramach poszczególnych warstw. W ukladzie wedlug wynalazku multipleksery wyznaczajace gru¬ py wejsc zgrupowane sa w hierarchicznych warstwach. Wejscia ukladu sa wejsciami warstwy najnizszej w hierar¬ chii, z kolei wejscia grup podlaczone sa do dodatkowych ukladów logicznych. Wyjscia dodatkowego ukladu logicznego podlaczone do danej warstwy sluza do wyboru grupy w remach warstwy na podstawie stanu linii adresowych warstwy nadrzednej. Pozostale wyjscia dodatkowych ukladów logicznych polaczone sa z wejsciami2 113247 warstw nadrzednych, przy czym wyjscia warstw podlaczone sa do wejsc ukladu adresowania, który z a pomoca linii adresowych adresuje warstwy.Przedmiot wynalazku jest uwidoczniony w przykladzie wykonania na rysunku, który7 przedstawia schemat blokowy ukladu szybkiej identyfikacji wejsc.Uklad podzielony jest na hierarchiczne warstwy WM^-.WM^ zlozone z multiplekserów wyznaczajacych wraz z dodatkowymi ukladami logicznymi DUL^-DUL^ j grupy wejsc w warstwach. Wejscia WE1-.WEn sa wejsciami warstwy WMj najnizszej w hierarchii. Do ukladu identyfikujacego wprowadza sie sygnal wytwarzany przez dodatkowe uklady logiczne DULi ...DULkl. Uklady DUL^-DUL^j na podstawie stanu linii adresowych LA^-LA^ wybieraja za pomoca wyjsc LW|_„LWkl odpowiednie grupy w warstwach. Pozostale wyjscia ukla¬ dów DULi ...DUL^ i polaczone z wejsciami nadrzednych warstw sygnalizuja obecnosc wejsc wyróznionym sta¬ nie w danej grupie. Wyjscia warstw polaczone sa z ukladem adresowania UA. Sygnal wyjsciowy danej warstwy okresla zakonczenie adresowania na liniach adresowych tej warstwy i poczatek adresowania warstwy podrzednej na jej liniach adresowych. Sten linii adresowych I Aj.-.I A^ po zakonczeniu adresowania wszystkich werstw okresla numer wejscia o wyróznionym stanie logicznym.Zastrzezenia patentowe 1. Sposób szybkiej identyfikacji wejsc o wyróznionym stanie logicznym, znamienny tyra, ze do ukladu identyfikujacego wprowadza sie sygnal wytwarzany przez dodatkowe uklady logiczne (DUL^-DUL^j), okreslajacy w hierarchicznych warstwach (WMj...WMk) tylko te grupy, w których znajduja sie wejscia o wyróz¬ nionym stanie logicznym, a które zalacza sie w celu identyfikacji wejsc o wyróznionym stanie logicznym. 2. Uklad szybkiej identyfikacji wejsc o wyróznionym stanie logicznym zawierajacy multipleksery, zna¬ mienny tym, ze multipleksery wyznaczajace grupy wejsc zgrupowane sa w hierarchicznych warstwach (WMj...WMk), przy czym wejscia (WEj...WEn) sa wejsciami warstwy (WNj) najnizszej w hierarchii, z kolei wej¬ scia grup podlaczone sa do dodatkowych ukladów logicznych (DUL^-DUL^^), których wyjscia (LW|...LWk_|) podlaczone do warstw (WMj...WM^_j) sluza do wyboru grupy w ramach warstwy na podstawie stanu linii adresowych warstwy nadrzednej, a pozostale wyjscia ukladów (DUL|..JUL|^|) polaczone sa z wejsciami warstw nadrzednych (WM7...WMk), natomiast wyjscia warstw (WMj...WMk) podlaczone sa do wejsc ukladu adresowania (UA), który za pomoca linii adresowych (LA j ...LAk) adresuje warstwy, przy czym uklad adresowa¬ nia (UA) jest zrealizowany ukladowo ewentualnie programowo.UA w?, ^3CTtA^rn±£ ] Prac Póugiaf.UPPRL naklad 120+18 Cena 45 zl PL

Claims (2)

  1. Zastrzezenia patentowe 1. Sposób szybkiej identyfikacji wejsc o wyróznionym stanie logicznym, znamienny tyra, ze do ukladu identyfikujacego wprowadza sie sygnal wytwarzany przez dodatkowe uklady logiczne (DUL^-DUL^j), okreslajacy w hierarchicznych warstwach (WMj...WMk) tylko te grupy, w których znajduja sie wejscia o wyróz¬ nionym stanie logicznym, a które zalacza sie w celu identyfikacji wejsc o wyróznionym stanie logicznym.
  2. 2. Uklad szybkiej identyfikacji wejsc o wyróznionym stanie logicznym zawierajacy multipleksery, zna¬ mienny tym, ze multipleksery wyznaczajace grupy wejsc zgrupowane sa w hierarchicznych warstwach (WMj...WMk), przy czym wejscia (WEj...WEn) sa wejsciami warstwy (WNj) najnizszej w hierarchii, z kolei wej¬ scia grup podlaczone sa do dodatkowych ukladów logicznych (DUL^-DUL^^), których wyjscia (LW|...LWk_|) podlaczone do warstw (WMj...WM^_j) sluza do wyboru grupy w ramach warstwy na podstawie stanu linii adresowych warstwy nadrzednej, a pozostale wyjscia ukladów (DUL|..JUL|^|) polaczone sa z wejsciami warstw nadrzednych (WM7...WMk), natomiast wyjscia warstw (WMj...WMk) podlaczone sa do wejsc ukladu adresowania (UA), który za pomoca linii adresowych (LA j ...LAk) adresuje warstwy, przy czym uklad adresowa¬ nia (UA) jest zrealizowany ukladowo ewentualnie programowo. UA w?, ^3CTtA^rn±£ ] Prac Póugiaf.UPPRL naklad 120+18 Cena 45 zl PL
PL20466078A 1978-01-16 1978-01-16 Method and system for fast identification of inputs characterized by distinguished logic condition PL113247B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL20466078A PL113247B2 (en) 1978-01-16 1978-01-16 Method and system for fast identification of inputs characterized by distinguished logic condition

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL20466078A PL113247B2 (en) 1978-01-16 1978-01-16 Method and system for fast identification of inputs characterized by distinguished logic condition

Publications (2)

Publication Number Publication Date
PL204660A1 PL204660A1 (pl) 1979-07-02
PL113247B2 true PL113247B2 (en) 1980-11-29

Family

ID=19987559

Family Applications (1)

Application Number Title Priority Date Filing Date
PL20466078A PL113247B2 (en) 1978-01-16 1978-01-16 Method and system for fast identification of inputs characterized by distinguished logic condition

Country Status (1)

Country Link
PL (1) PL113247B2 (pl)

Also Published As

Publication number Publication date
PL204660A1 (pl) 1979-07-02

Similar Documents

Publication Publication Date Title
US5073853A (en) Watchdog circuit for monitoring programs and detecting infinite loops using a changing multibit word for timer reset
EP0266837A2 (en) Data processing system including a watch-dog circuit
DE3788712D1 (de) System zur bargeldlosen Durchführung von Transaktionen.
KR890007126A (ko) 프로그램 가능 입력/출력 회로
EP0234038A3 (en) Apparatus for identifying the lru storage unit in a memory
US3064890A (en) Parallel input fast carry binary counter with feedback resetting means
GB1578392A (en) Carrying out microinstruction sequences
PL113247B2 (en) Method and system for fast identification of inputs characterized by distinguished logic condition
KR900018793A (ko) 정렬처리장치의 제어데이타 생성장치
KR860009340A (ko) 메모리용량 확장회로
KR880002083A (ko) 인터럽트 요구 발생장치 및 방법
US4219881A (en) Digital input control circuit
CA1039852A (en) Read only memory system
ATE227467T1 (de) Schaltungsanordnung mit einer anzahl von elektronischen schaltungskomponenten
EP0087601A1 (en) Integrated circuit mechanism for coupling multiple programmable logic arrays to a common bus
Even Generalized automata and their information losslessness
JPS6459437A (en) File compressing system
US3371195A (en) Parallel binary adder using trans-mission lines for carry handling
RU2117978C1 (ru) Программируемое устройство для логического управления электроприводами и сигнализацией
US4380813A (en) Error checking of mutually-exclusive control signals
SU1531172A1 (ru) Параллельный асинхронный регистр
US2998918A (en) Full adder
SU608154A1 (ru) Устройство дл сравнени -разр дных двоичных чисел
SU1277094A1 (ru) Устройство дл сортировки информации
SU754483A1 (ru) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ постоянного ЗАПОМИНАЮЩЕГО БЛОКА 1