PL103897B1 - Przetwornik spektrometryczny z fazowaniem i symetryzacja obciazenia rejestru wyniku - Google Patents

Description

Przedmiotem wynalazku jest przetwornik spektrometryozny z fazowaniem i symetryzacja obciazenia rejestru wyniku, przeznaczony do po¬ miarów rozkladów amplitudowych w naukowych i rutynowych badaniach jadrowych, W przetwor¬ nikach tego typu bardzo waznym parametrem jest liniowosc rózniczkowa. Dla polepszenia tego para¬ metru stosowane sa w przetwornikach uklady fazowania i oklady symetoryzacji obciazenia przy rejestrach wyniku.

Stan techniki. W znanym przetworniku opisanym w raporcie CEA-R-4319 z 1972 r, (Commissariat a 1'Energie Atomiaue, Centre d^tudes Nudeaiureis de Saclay, Francja), sygnal z bramki czasowej po¬ przez dwa inwertery podawany jest jednoczesnie na wejscie programujaoe przerzutnika odbloko¬ wujacego oraz na pierwsze wejscie bramki konca serii. .Wyjscie przerzutnika odblokowujacego po¬ laczone jest z pierwszym wejsciem bramka serii, której drugie wejscie polaczone jest z wejsciem generatora impulsów zegarowych. Wyjscie tej bramki polaczone jest z drugim wejsciem bramki konca $erii oraz poprzez inwerter z wejsciem sterujacym pierwszego przeresutnika rejestru wy¬ niku. Wyjscie bramki konca serii polaczone jest z wejsciem sterujacym pierwszego przerzutnika przeliczajacego, którego wyjscie polaczone jest z wejsciem sterujacym drugiego przerzutnika przeli¬ czajacego, który ma wejscie podlaczone do drugiego wejscia programujacego przerzutnika odblokowu- U jacego. Sygnal bramki czasowej przerzuca prze- rzutnik odblokowujacy, który przez bramke serii przepuszcza impulsy zegarowe do rejestru, Gdy sygnal bramki czasowej konczy sie, impulsy zega¬ rowe przez bramke kQnca serii przechodza na przerzutniki przeliczajace. Czwarty impuls konca serii przelacza ponownie przerzutnik odblokowany, który tym razem zablokowuje droge do rejestru dla impulsów zegarowych. Tak wiec koniec linio¬ wego rozladowania fazowany jest czwartym im¬ pulsem po zakonczeniu bramki czasowej. Impuls fazujacy poczatek liniowego rozladowania pobiera¬ ny jest z czwartego przerzutnika rejestru, co wy¬ maga przeliczenia szesnastu impulsów zegarowych, Opisany przetwornik nie posiada symetryzacji obciazewia pierwszego przerzutnika rejestru wy¬ niku, co wymagaloby zastosowanie dodatkowych ukladów.

Irtota wynalazku. Sygnal bramki czasowej z ukladu zamiany podawany jest na jedno z wejsc ukladu sumy logicznej. Wyjscie ukladu sumy logicznej polaczone jest z kolei z pierwszym wejsciem ukladu iloczynu logicznego, na którego drugie wejscie podawane sa z zegana impulsy zegarowe, Wyjscie ukladu iloczynu logicznego po¬ laczone jest nastepnie z wejsciem Liczacym prze¬ rzutnika dzielacego oraz z wejsciem Uczacym pierwszego przerzutnika rejestru wyniku, Pierwsze wyjscie pierwszego przerzutnika rejestru wyniku polaczone jest z wejsciem liczacym drugiego prze- 103 897 #103897 3 rzutnika rejestru wyniku natomiast drugie wyjscie pierwszego przerzutnika rejestru wyniku polaczone jest z pierwszym wejsciem ukladu fazujacego, którego drugie, wejscie polaczone jest z wyjsciem przerzutnika dzielacego. Na wejscie trzecie ukladu fazujacego podawana jest bramka czasowa z ukladu zaimiany. Otrzymany w wyniku takiego po¬ laczenia sygnal sfazowany podawany jest na drugie wejscie ukladiur sumy logicznej.

Uklad fazujacy zawiera dwa pracujace równo¬ legle przerzutndki sterowane niezaleznie na wejsciach liczacych, zas na wejsciach programuja¬ cych sterowane przez wspólny sygnal. Wyjscia tych przerzutników polaczone sa z wejsciami ukladu sumy logicznej, której wyjscie jest wyjsciem ukladu fazujacego o sfazowianym impulsie. Po¬ miedzy wyjscie a wejscie przerzutnika rejestru wyniku wlaczona jest pojemnosc.

Korzystne skutki techniczne wynalazku. Zaleta takiego- rozwiazania jest . uproszczenie urzadzenia przez wykorzystanie ukladu fazujacego zarówno do fazowania poczatku i konca liniowego rozlado¬ wania jak i do symetryzacji obciazenia.

Objasnienie rysunku. Przedmiot wynalazku jest pokazany na przykladzie wykonania odtworzonym na rysunku, który przedstawia przetwornik z ukladem zamiany wraz z ukladem rejestru, z fa¬ zowaniem i z symetryzacja obciazenia.

Przyklad wykonania wynalazku. Sygnal bramka czasowej z ukladu zmiany 1, który zawiera uklad przetwarzania amplituda — przedzial czasu i uklad logiki koordynujacej, podawany jest na jedno z wejsc ufcladfu sumy logicznej 1, którego wyjscie podlaczone jest do pierwszego wejscia ukladu iloczynu logicznego 3, na którego drugie wejsicie podawane sa impulsy zegarowe z zegara; 4, na¬ tomiast wyjscie ukladu iloczynu logicznego 3 po¬ laczone jest z wejsciem liczacym przerzutnika dzielacego 5 oraz z wejsciem liczacym pierwszego przerzutnika 7 rejestru wyniku 6, podczas gdy pierwsze wyjscie pierwszego przerzutnika 8 re¬ jestru wyniku 6, zas drugie wyjscie pierwszego przerzutnika 7, polaczone jest z pierwszym wejs¬ ciem ukladu fazujacego 9, którego drugie wejscie polaczone jest z wyjsciem przerzutnika dzielacego a na wejscie trzecie 10 podawany jest sygnal bramki czasowej z ukladiu zamiany 1, natomiast sfazowany sygnal 11 z wyjscia ukladu fazujacego 9 podawany jest na drugie wejscie ukladu sumy logicznej 2. Dzialanie ukladu jest nastepujace: gdy pojawi sie sygnal bramki czasowej z ukladu za¬ miany przechodzi on przez uklad sumy logicznej 2 na uklad iloczynu logicznego 3 i powoduje prze¬ puszczenie serii zegarowej z zegara 4 do prze¬ rzutnika dzielacego 5 i rejestru wyniku 6. Czesto¬ tliwosc serii redukowana jest dwukrotnie, w pnze- rzutniku dzielacym 5 i w pierwszym przerzuitniku 7 rejestru wyniku 6. Z odpowiednich wyjsc obu tych przerzutoików pobierane sa zredukowane ciagi impulsów serii przesuniete wzgledem siebie o jeden okres zegara.

Kazdy z tych ciagów podawany jest oddzielnie na wejscie liczace jednego z przerzutników 12 i 13 typu D. Wejscia programujace tych przerzutników sterowane sa przez bramke czasowa 10 przy- 4 chodzaca z ukladu zamiany 1. Wskutek takiego sterowania sygnaly powstajace na wyjsciach* prze¬ rzutników 12 i 13 rozpoczynaja sie i koncza syn¬ chronicznie z seria zegarowa, a zatem sa sfazowane z seria. Sa one jednak przesuniete wzgledem siebie o jeden okres zegara i kazdy z nich jest fazowany przez co drugi impuls serii zegarowej.

Sygnaly te sumowane sa nastepnie w ukladzie sumy logicznej 14. W wyniku tego sumowania, na wyjsciu ukladu sumy logicznej 14 otrzymuje sie sygnal, którego poczatek i koniec moze byc sfazo¬ wany z kazdym impulsem serii. Sygnal ten poda¬ wany jest do ukladu zamiany 1 i swoim po¬ czatkiem, juz odpowiednio sfazowanym z seria rozpoczyna liniowe rozladowanie kondensatora pa¬ mietajacego. Podawany jest on równiez na drugie wejscie ukladu sumy logicznej 2 i swym koncem zamyka droge serii do przerzutnika dzielacego 5 i rejestru wyniku, . 6. Symetryzacje obciazenia uzyskuje sie przez to, ze. przerzutnik 12 polaczony jest z jednym z wyjsc pierwszego pi^erzutnika 7 rejestru wyniku 6. W ten sposób uklad fazujacy oprócz fazowania symetryzuje równiez obciazenie pierwszego przerzutnika. 7 rejestru wyniku 6.

Claims (3)

Zastrzezenia patentowe

1. Przetwornik spektrometryczny z fazowaniem i symetryzacja obciazenia rejestru* wyniku za¬ wierajacy uklad zamiany, ' znamienny tym,- ze sygnal bramki czasowej podawany jest na jedno z .wejsc ukladu sumy logicznej (2), którego wyjscie polaczone jest z pierwszym wejsiciem ukladu iloczynu logicznego (3), na którego drugie wejscie podawane sa impulsy zegarowe z zegara (4), na¬ tomiast wyjscie ukladu iloczynu logicznego (3) po¬ laczone jest z wejtsciem liczacym przerzutnika dzielacego (5) oraz wejsciem liczacym pierwszego przerzuftnika (7) rejestru wyniku (6), podczas gdy pierwsze wyjscie pierwszego przerzutnika <7) reje¬ stru wyniku (6) polaczone jest z wejsciem licza¬ cym drugiego przerzutnika (8) rejestru wyniku (6), natomiast drugie wyjscie pierwszego przerzutnika (7) rejestru wyniku (6) polaczone jest z pierwszym wejsciem ukladu fazujacego (9), którego drugie wejscie polaczone jest z wyjsciem przerzutnika dzielacego (5) zas na wejscie trzecie (10) podawany jest sygnal bramki czasowej z ukladu zamiany (1), natomiast sfazowany sygnal (11) z wyjscia ukladu fazujacego (9) podawany jest im drugie wejscie ukladu sumy logicznej (2) i do ukladu zamiany (1).

2. Przetwornik wedlug zastrz. 1, znamienny tym, ze uklad fazujacy (9) zawiera dwa pracujace rów¬ nolegle przerzutniki (12, 13) sterowane niezaleznie na wejsciach liczacych, zas na wejsciach programu¬ jacych sterowane przez wspólny sygnal,* natomiast wyjscia tych przerzutników polaczone sa z wejscia¬ mi ukladu sumy logicznej (14), której' wyjscie jest wyjsciem (11) ukladu fazujacego o sfazowanym impulsie.

3. Przetwornik wedlug zastrz. 1, albo 2, znamien¬ ny tym, ze pomiedzy wyjscie a wejscie pierwszego przerzutnika (7) rejestru wynikru (6) wlaczona jest •pojemnosc sprzegajaca (C). 10 15 20 25 30 35 40 45 50 55 60 %103 897103 897 ERRATA Str. 1, Lam. 1 wiersz 20, jest: ...której drugie wejscie jest z wejsciem powinno byc... której drugie wejscie jest z wyjsciem Str. 1, Lam. 1 wiersz 29, jest ...czajacego, który ma wejscie podlaczone do drugiego powinno byc ...czajacego, który ma wyjscie podlaczone do drugiego Str. 2, Lam. 3 wiersz 41, pierwsze wyjscie pierwszego przerzutnika 8 re- powinno byc ...pierwsze wyjscie pierwszego przerzutnika 7 polaczone jest z wejsciem li¬ czacym drugiego przerzutnika 8 re- PZGraf. Koszalin D-714 90 egz. A-4 Cena 45 zl