JPS59119923A - タイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 回路と、前記のクロツクパルス発生装置の出力に接続さ
れた遅延装置とを有し、この遅延装置にはｎ個のタップ
が設けられ、これ等タップの位置は、遅れの均等な増分
子に対応し、この場合ｎＴは、動作中に遅延゛装置に加
えられるクロツクパルス発生装置の出力パルスの長さよ
りも大きく、前記のタップは、ランチ回路を経てタイマ
回路の出力に接続されるようにしたタイマ回路に関する
ものである。

公知のタイマ回路は通常同期カウンタを有し、このカウ
ンタのクロック信号入力にはクロックパルス発生装置の
出力が接続され、またその出力は、その間の経過時間を
決定する必要のある少数の各事象が起きた時に附勢され
るラッチを経て、回路出力に接続される。この公知の回
路で得られる識別能力は、クロックパルス周期に等しく
、最大の識別能力が必要な場合にはこのクロックパルス
周期はできる限り短かくされる。トランジスタートラン
ジスタロジック（ＴＴＬ　）を用いると、略々２　５　
ｎＳの最大識別能力が得られるが、用途によっては十分
ではない。

タイマ回路の識別能力を改良するために遅延線を用いる
ことは米国特許第２８８１１６２号より公知である。２
つの事象の間の経過時間は、クロックパルス発生器のク
ロックパルス周期の分数の精度で決めることができる。

この結果を得るには遅延線はｎ個のタップを有し、この
タップの位置は遅れの均等な増分子に対応し、ｎＴは、
クロックパルス発生器で発生されたパルスのパルス同期
に等しい。カウンタは遅延線の各出力（タップ）に接続
され宅カウンタの平均カウントは２つの事象間の経過時
間に等しい。タイマ回路の時間の識。

別能力は、クロックパルス周期×１／ｎに等しい。

経゛過時間はやはり会力つンタデータから計算されねば
ならないことに注意すべきである。更に、若し正確度を
より大きく選ぶならば（即ち≧８）前記の米国特許のタ
イマ回路は極めて多数の回路（カウンタ）を要すること
になるということに注意すべきである。

本発明の目的は、前記の米国特許で公知のタイマ回路に
比して少数の回路しか必要とせず、経過時間の終了直後
にその出力に経過時間の高い識別量を与えるような、従
来の公知の同期カウンタに比して改良された識別能力を
有するタイマ回路を得ることにある。

本発明のタイマ回路の特徴とするところは、マーク対ス
ペース比は１であり、出力パルスの周期は、ｎを２の整
数べきとした場合、２（ｎ−１）Ｔよりも大きいかまた
は等しく、タップから回路への接続内には、動作中前記
のタップに連続して表れるｎビットコードをｍビット２
進コードの連続したメンバーに変換するデコーダが設け
られたことに。

ある（必要に応じてタップの１つを遅延装置の人力で溝
成しまたタップの１つを遅延装置の出力で購喫するかま
たはその何れかにしてもよい）。

遅れの均等な増分子に対応するｎ（ｌｉ！Ｉｌのタップ
列を有する遅延装置に連続したクロックパルスを加える
と、タップに連続した並列フードが現れ、各クロックパ
ルスの長さおよび２つの連続したこの（２）なパルス間
の時間間隔の長さがｎＴよりも小であるとすれば、各コ
ードは時間Ｔの間存在し、その時間の終りに新たなコー
ドに替る（さもなければ、成るコードの持続時間はＴの
整数倍になるであろう）。これ等コードが公知の装置の
カウンタ内のカウントに対応するようにされるとＭＩＩ
もラッチされると、続いて起きる事象間の経過時間はＴ
の識別によって決めることができる。タップを設けた遅
延装置または遅延線はＴ−１０ｎｓで用いることができ
るので、識別能力の改良が得られることは明らかであろ
う。

シーケンス反復前に発生される連続した並列コードの数
に対してｎ１Ｍのタップを最適に利用するために、出力
パルスのマーク対スペース比はｌであり、その周期は２
　（ｎ−１）Ｔよりも大きいかまたは等しい。そうとす
れば２ｎの異なるコードがクロックパルス発生装置の出
力の２１ｉ！ｉ１期ごとに発生され、その後シーケンス
が繰り返される。この２周期内の２ｎの均等な時間間隔
Ｔは、タップにおけル夫々の所謂ジョンソン（Ｊｏｈｎ
ｓｏｎ　）コード即ち各周期Ｔから次の周期に１ビツト
だけ変化するコードによって示される。

ｎは２の整数べきなので、前記のタップと回路出力との
接続内にデコーダを設け、このデコーダが、動作中前記
のタップに表れる連続したｎビットコードをｍビット２
進フードの連続したメンバーに変換するように構成でき
る。

不明瞭さが生じることがないとしても、以上説明した回
路は２　ｎＴ以上離れた２つの事象間の時間を測定する
のに使用できないことは明らかである。より長い時間を
測定する必要のある場合は、単に遅延装置の長さくこれ
に対応してタップの数も）を増してその結果遅延装置を
扱い難くするよりも、回路に同期カウンタ装置を含め、
その入力にクロックパルス発生装置の出力を接続するよ
うにできる。この様なカウンタ装置は通常の回路の周波
数能力内で動作することができ、また°゛１″′１″′
カウントるのに使用することができ、゛精″カウントは
遅延装置のタップより取り出される。

このようなカウンタ装置が存しまた更に前述のデコーダ
も設けられると、カウンタ装置は２進カウンタでよく、
また回路出力の最上位ビットを発生するのに用いること
ができ、デコーダはその最下位ビットを発生する。けれ
ども、たとえクロンク信号をクロックパルス発生器、よ
り直接取り出すことをせずに遅延装置のタップより取り
出すようにしても、別のステップを採らない限りは、遅
れが異なるために、デコーダ出力が全部ｌから全部０に
変る時点の近くでラッチが附勢されると不明瞭さが生じ
易い。このような不明瞭さを識別するために、パルス発
生装置の出力パルスのマーク対スペース比が１でまたこ
の出力パルスの周期が２（ｎ−１）Ｔよりも大きいかま
たは等しい場合には、前記の２進カウンタ装置は、その
電流カウントをその第１出力に、その直前のカウントを
その第２出力に生じＡクロックパルス発生装置からこの
カウンタ装置への接続は、遅延装置を迂回し、クロック
パルス発生装置から遅延装置への接続にくらべ、動作中
カウンタ装置に加えられるクロックパルス？［帆装置に
加えられるクロックパルスの２倍の繰り返し数を有し、
このためカウンタ装置の出力の最下位ビットがｍビット
２進コードの最上位ビットが有すると同じ有意性を有す
るようにされ、更に、前記の接続とカウンタ装置とは、
前記の第１および第２出力のカウントが、ｍビット２進
コードの最上位ビットの変化に対応するｎビットコード
の各変化に対してオフセットされた時点で更新されるよ
うにされ、更にまた、ｍビット２進コードの最上位ビッ
トの値と前記の出力におけるカウントの最下位ビットの
値を比較し、若し比較された２つのビットが同じ値をも
てば前記の第１および第２出力の一方のカウントをタイ
マ回路出力にゲートしまた比較された２つのピントが反
対の値をもてば前記の第１および第２出力の他方のカウ
ントをタイマ回路出力にゲートする比較器を設けるのが
好ましい。この（２）な回路ではデコーダ出力の最上位
ビットと２つのカウンタ装置出力の最下位置ピントとは
同じ有意性をもつので、ランチが附勢されている時の前
記の最上位ビットと前記の最下位ビットの一方との比較
によって、第１出力のカウントと第２出力のカウントの
何れがラッチ附勢時に実際に正しいものであったかを決
めることができる。カウンタ装置と、クロックパルス発
生装置から該カウンタ装置への接続とは、第１および第
２出力のカウントが、通常最上位ビットの変化に対応す
るｎビットコードの各変化の中間にある時点で更新され
るようなものであれば前述の異なる遅れの最大用に適応
することができる。

以下本発明を図面の簡単な説明する。

図において、タイマ回路はクロックパルス発生装置４７
を有し、このクロックパルス発生装置は、マーク対スペ
ース比が１のクロツクパルスヲソノ出力２に発生するパ
ルス発生器１を含む。この出力２は、やはり装置４７内
に含まれ且つ立ち下がりで動作する周波数２分割器５を
経て遅延装置４の入力に接続され、またインバータ８を
経て８２ビツトカウンタ７にも接続されている。前記の
遅延装置には、ｎ＝８の等間隔タップが設けられ、これ
等のタップは、（多重）出力９によって正しく意味づけ
られ、８ビット記憶レジスタ即ちラッチ１０の各段のデ
ータ入力に接続される。レジスタ１０は、そのクロック
人力５２が高のときはｒ′透過（ｔｒａｎｓｐａｒｅｎ
ｔ）″で、そのデータ入力は、（多重）入力１１によっ
て正しく意味づけされる。レジスタ１０の各段は夫々出
力１２，１３，１４゜１５．１６，１７．１８および１
９を有し、これ等の出力は、その人力８から遅延装置４
に沿って位置する連続的なタップの夫々に順々に対応す
る。

出力１２と１６はＦＯＲゲート２０の各入力に接続され
、出力１４と１８はＦＯＲゲート２１の各入力に接続さ
れ、出力１５と１７はＦＯＲゲート２２の各人力に接続
され、出力１８と１９はＦＯＲゲート２３の各入力に接
続される。ＦＯＲゲート２０と２１の出力はＦＯＲゲー
ト２４の各入力に接続され、ＦＯＲゲート２２と２８の
出力はＦＯＲゲート２５の各人力に接続される。前記の
ＦＯＲゲート２４と２５の出力はＦＯＲゲート２６の各
人力に接続される。このように互に接続されたＥＯＲゲ
ーグー０−２６とインバータ２７とは、ジョンソンコー
ドから２進コードへのコンバータ即ちデコーダを形成す
る。このデコーダは、クロック人力５２が高のとき動作
時にレジスタ１０の出力１２−１９に現れる連続した８
ビツトコードをｍ＝４ビツト２進コードの連続したメン
バーに変換し、この２進コードは、デコーダ２８の出力
２９−３１とレジスタｌＯの出力１８に平行して現れる
。出力２９−８１には、インバータ２７を経てＦＯＲゲ
ート２６の出力からと、ＦＯＲゲート２４と２１の夫々
の出力から、出力２９−８１および１８に生じる有意性
の増加するビットが供給される。

カウンタ７の３２ビツト出力８２は、第１の３２ビット
記憶レジスタ即ちラッチ３４のデータ人力に接続され、
そのデータ出力８５は、８状態ノクツフアを経て１第２
の８２ビット記憶レジスタ即ちラッチ８７の８２ビツト
データ入力８６に接続される。レジスタ８７の８２ビツ
トデーク出力８８は、バッファ６０のデータ出力と同様
に、タイマ回路の８５ビツト出力８９の８２の最上位ビ
ット線に接続される。出力３９の８つの最下位ビット線
には、デコーダ２８の出力２９−３１の出力の夫々が供
給される。

レジスタ８’４１の出力８５の最下位ビット線４０はＦ
ＯＲゲート４１の一方の入力に接続され、このＦＯＲゲ
ートの使方の入力は、レジスタ１０の出力１８より供給
される。このＦＯＲゲート４１の出力はＡＮＤゲート４
２およびＮ　Ａ　Ｎ　Ｄゲート４８の一方の入力に接続
され、これ等ゲートの他方の入力は、Ｄフリップ７０ツ
ブ４４の同出力から供給される。ゲート４２と４８の出
力は夫々ノくッファ６０とレジスタ８７の出カー可能化
入力０Ｅに供給される。

レジスタ８４と８７のクロック入力は、ｌ！ＪＡＮＤゲ
ートΦ５グーて、インバータ８の出力より供給される。

前記のＮＡＮＤゲートグーの他方の入力は、フリップフ
ロップ４１４のＱ出力より供給される。このようにして
各要素７，３４，８７，６０および４１５は、レジスタ
８４と８７内のカウントに対する２つの出力５５と５６
を有する同期カウンタ装置５４を形成する。フリップフ
ロップ４４のクロック入力はパルス発生器１の出力２が
ら信号を受け、またそのデータ人力りは、レジスタ１０
のクロック即ぢホールド人力と同様に、ストップパルス
入力４６から供給される。

遅延装置４に生じる各タップと次のタップの間の遅れは
Ｔであり、したがって最初のタップと最後のタップとの
間の全部の遅れは（ｎ−１）Ｔ　＝　７　Ｔである。周
波数分割器５の出力に現れるパルスの長さは、その間の
時間間隔と同じにｎＴ＝８’［’よりも小さい。更にこ
れ等のパルスの周期は ２　（ｎ−１）Ｔ＝１４’Ｉ’よりも大きいかまたは等
しい。

換言すれば、各パルスの長さと連続した２つのパルスの
各時間間隔の長さは少なくとも７Ｔに等しいが、８Ｔよ
りは小さい。したがって、これ等のパルスの１つとそれ
に続く間隔か周波数分１ｉＩＩ器５の出力に現れると、
次の表の左の欄の１６１１Ｊの８ビツトコードが装置４
のタップに等間隔に続いて現れる。

表 ００００００００　　　　１０００ １０００００００　　　　０１００ １１００００００　　　　１１００ １１１０００００　　　　００１０ １１１１００００　　　　１０１０ １１１１１０００　　　　０１１０ １１１１１１００　　　　１１１０ １１１１１１１０　　　　０００１ １１１１１１１１　　　　１００１ ０１１１１１１１　　　　０１０１− ００１１１１１１　　　　１１０１ ０００１１１１１　　　　００１１ ０　０　０　０　１　１　１　１　　　　　１　０　１
　１０００００１１１　　　　　０１１１ ００００００１１　　　　　１１１１ ０００００００１　　　　　００００ この場合周波数分割器５の出力の各同期は１６の均等な
間隔に分けられ、その各々は、遅延装置４のタップで特
別な（ＪＯｈｎＳＯｎ）コードによって意味づりられる
。レジスタ１０のクロック人力５２が高であると、即ち
ラッチ１０が透過であると、これ等のコードは点２９，
８０，３１．１８で表の右欄に示した夫々のコードに変
換される。

ＩＭ波数分割器５は立ち下がりで動作し、カウンタ７は
立ち上がりで動作するので、カウンタ７は周波数分割器
５０各出力パルスの始めと終りにクロックされる。レジ
スタ３４と３７はそれ等のクロックパルスの立ち上がり
で動作するので、フリップフロップ４４がセット状態で
したがってＮＡＮＩ）ゲート４５が可能化されていると
すると、レジスタ８４と８７とは、周波数分割器５の出
力・ハ／ｌ／　スの中途および連続した２つのパルスの
間の中途でクロックされ、レジスタ８４はカウンタ７の
電流カウントを収容し、レジスタ８７はレジスタ８４の
電流内容（これはカウンタ７の前のカウントに当る〕を
収容する。このように、カウンタ７およびレジスタ８４
と８７内の最下位ビットは、レジスタ１０が透過の時、
レジスタ１０の出力１８のビットと同じ割合で変化する
（このビットは表の右欄の右のビットである）。云い換
えれば、これ等の最下位ビットは同じ意味を有する。更
に、カウンタ７内の最下位ビットは、レジスタ１０が透
過の時に出力１８のビットの変化を生じる遅延装置山の
出力９の８ビツトコードの各変化と名目上一致した時点
で変化する。前記の表から次のことがわかるであろう、
即ちデコーダ２８およびゲート４１からレジスタ１０の
出力１２−１９への接続は次の様に選ばれる、即ち、右
欄の最上位ビットは、左欄のコードが１１１１１１１０
から１１１１１１１１および０００００００１からｏｏ
ｏｏｏｏｏｏにではなく１１１１１１００から１　］、
　１１１１．１０および００００００１１から００００
０００１に変る時に変る際に選ばれる。

これは、遅延装置４がその人力８と最初のタップ（レジ
スタ１０の出力タップ１２に当対す乞タップ）間に遅れ
Ｔを生じることを補償するため、また、前記の最上位ビ
ットが周波数分割器６の出力の始めと終りしたがってカ
ウンタ７がクロックされる時点と名目上一致することを
保証するために行われる。

回路は更にＡＮＤゲート４８を有し、このゲートの出力
はカウンタ７の６同期クリア”入力ＣＬＨに接続され、
その入力には、線４９とインバータ５０とにより反転最
下位ビットが供給され、また切換スイッチが図示でない
位置にある時に線５８によって遅延装置４の別のタップ
９Ａの信号が供給される。他方において切換スイッチ５
１が図示の位置にある時には、ゲート４８の図面左側の
入力には零電圧（論理Ｏ）が供給される。前記のＡＮＤ
ゲート４８、線４９、インバータ５０および切換スイッ
チ５１は、カウンタ７の最下位ビットを、レジスタ１０
が透過の時に該レジスタｌＯの出力１８に現れるビット
と同じ値にすることができるようにするために設けられ
る（これ等のビットは、前に説明したように、互に名目
上同期されている）。この目的で、スイッチ５１は、回
路が最初に附勢された時に瞬間的に使方の位置に切換え
られる。線５３が接続されるタップは次のように選ばれ
る、即ち、カウンタ７がクロックされた時このタップに
現れる信号は、カウンタ７が、該カウンタ内の最下位ビ
ットとレジスタ１０が透過の時に出力１８に現れるビッ
トとの間に前述の対応関係を与えるのに必要な位相で動
作しているならば、カウンタ７内の最下位ビットの現在
値に対応するように選ばれる。したがって、若しカウン
タ７がこの位相で動作していなければ、ＡＮＤゲート４
８は、カウンタ７内の最下位ビットがさもなければ次に
０”から１′″に変るであろう時に出力を生じ、かくし
てカウンタをクリアし、レジスタ３４内の最下位ビット
はＮ　Ｏ１１のままで、カウンタ７が再びクロックされ
た時に変るだけで、ある。これが起きた後にスイッチ５
１は図示位置に戻る。遅延装置４が８以上のタップをそ
なえて出力９をつくる実際的な実施形態においては、タ
ラ７’９Ａは実際には入力８から１０番目のタップであ
る（インバータが線５８内にあるとすれば、入力８から
２番目のタップを用いて同じ結果を得ることができるこ
とは明らかであろう）。

スイッチ５１によって前述の同期動作が行われた後、回
路は次のように動作する。その間隔をタイミングする必
要のある事象は、入力４６に高−低の移行を生じるよう
に配されるが、この入力は常時は高（論理ＩＩ　Ｉ　Ｉ
＋　）である。このような移行が生じると、遅延袋＠４
の出力９に現在ある８ビツトコードは直ちにレジスタ１
０内にホールドされ、更に、次のクロックパルスが発生
器１の出力２に現れるとレジスタ８４と８７は再びクロ
ックされ、フリップフロップ４４はリセットされる。

このフリップフロップ４４のリセットの結果、ゲート４
２と４８は可能化され、ゲート４５は禁止され、このゲ
ートの禁止のためにレジスタ８４と８７のそれ以上のク
ロックが阻止される（もつともカウンタ７はクロックさ
れ続ける）。レジスタ３４内の最下位ビットは、ゲート
４１でレジスタ１０の出力１８のビットと比較される。

若しこの２つのビットが同じならば（このことは、出力
２９、ａｏ、ａｉ、１ｓにおける各１６カウン′ト８ シーケンスの正確に７および７にレジスタ８４と８７が
クロックされるものとすれば、出゛力２９゜８０．８１
，１８のカウントはＯ−８または８−１１の範囲にある
こと、即ちその最上位ビットは事象が起きた時に丁変度
ったことを意味する）、’ｉ’　−）　４２の出力には
論理ＩＩ　ＯＩ＋が生じ、ゲート４８の出力には論理パ
１”が生じ、このためバッファ６０の出力６１は可能化
され、出力８９の３２の最上位ビット線に供給される。

これとは逆に、若し前記の２つのビットが互に異なれば
（このことは、前記と同じ前提の下で、出力２９　、８
０　。

８１．１８のカウントは４−７または１２−１５の範囲
にある。こと、即ち、その最上位ビットは、事象が起き
た時に変わろうとしていたことを意味する）ゲート４８
は論理ＩＩ　Ｑ　Ｉ＋を、ゲート４２は論理”　１　”
を生じ、このためレジスタ８７の出力３８は出力３９に
供給される。出力８９の３５ビツト量が記録され終ると
、入力４６は、次の事象に待機するために再び高にされ
る。云う迄もなく、レジスタ８４１と８７の両方が再負
荷されることができるのに十分な時間商のままでいなく
てはならない。

トランジスタ８７とグー）４１−４８とが設けられ、レ
ジスタ３４と８７は、そうでなければ事象が出力２９．
３０．８１．１８の出力における１１１１から００００
への変化と略々一致する場合に起きるかも知れないすべ
ての不明瞭さを識別するために、出力２９，８０，８１
．１８における各カウントシーケンスの各半分に対して
略々Ｊｌｆｆ１　ｍＪオフセットされる。このような時
には、若しカウンタ７が単に遅延装置４の適当なタップ
からクロックされるかまたは別の手段を構することなし
に発生器１の出力から直接にクロックされるならば、異
なる遅延のために、カウンタ７が正しいカウントを有す
ることを保証できないであろう。

したがって、前述したようにして、フリップフロップ４
４がリセットされると、レジスタ３４と８７にクロック
された数は、事象が起きた時に最も近かった出力１８の
ビットの変化（今にも起きるかまたは過ぎ去った）の夫
々直前および直後の時に適したカウンタ７内のカウント
に対応するようにされる。これ等の数のどれが事象の起
きた時に実際に適しているかがゲート４１で検出され、
その出力はフリップフロップがリセットされた時に関係
バッファ６０またはレジスタ８７を可能化する（フリッ
プフロップ４４がセット状態の時には、常ニハツファ６
０の出力は可能化され、レジスタ８７の出力は禁止され
ている）。

同期回路４８−５１．５８が例えば線６８の人力を遅延
装置４の入力８から２番目のタップに移すことにより、
カウンタ７内の最下位ビットを出力１８のビットと名目
上同じになるように変更されているとするならば、イン
バータは必要に応じてゲート４１の出力に含まれるよう
にしてもよい、ことは明らかであろう。更にまた、レジ
スタ８７の出力３８が永続的に可能化されているならば
、これに代えまたはこれに加えて、線４０がインバータ
を含み、代りにレジスタ８７の最下位ビットに接続され
るようにしてもよいことも明らかであろう（これには、
回路出力８９への接続路内にゲート４３の出力で制御さ
れる８状卯バツフアを設けることが必要である）。

図に示した回路の種々の素子は次のタイプのものでよい
。

クロックパルス発生装置４７：リップルカウンタタイプ
７４８１９７に供給する１００ ＭＨｚクロックパルス発生器、イ ンバータ８はその÷８出力より供 給され、遅延装置はその÷１６出 力より供給される。

遅延装置４Ｉ＝　　　　　　　タイプＤＤＵ−８Ｊ−１
０１００カウンタ７　：　　　　　　縦続接続した８×
タイプ７４Ｓ１７１３ ラッチ１０：　　　　　　タイプ７４３８７８ラツチ８
４　：　　　　　　　４Ｘタイプ７４ＬＳ２７Ｂラツチ
３７：　　　　　　　４Ｘタイプ７４ＬＳ８７４バツフ
ア６０：　　　　Φ×タイプ７４１ＬＳ２ＩＩＩ４＋イ
ンバータ８　、２７　、５０　：　　　タイプ７４１Ｓ
Ｏ４フリツプフロツプ４４：　　　タイプ７４Ｓ７４＋
ＦＯＲゲー）２０−２６，４１：　　タイプ７４ＬＳ８
６ＡＮＤゲート　４２　＋　４８　ｊ　　　タイプＮＡ
ＮＤゲート４３　、４５　：　　　タイプ前述したよう
に周波数分割器５の出力パルスのマーク対スペース比は
１であり、これ等のパルスの周期は、Ｔを出力９を形成
する遅延装置４のｎ＝８タツプの各タップより次のタッ
プへの遅延の増分とした場合に、２（ｎ−１）Ｔより大
きいかまたは等しいが、このことは一般には本質的なも
のでないことは明らかであろう（勿論ｎＴは前記の出力
パルスの長さおよびその時間間隔の長さの両方よりも大
きいとしての上である）。例えば、マーク対スペース比
を１とし各出力パルスの長さを５Ｔ／８より大きいかま
たは等しいが８　Ｔ／４より゛も小、であるように変え
れば、コードの繰返しザイクルは依然として出力９で得
られるであろうが、この場合この出力は１６ではなくて
１２の異なるコードを有するだけになり、クロックパル
ス発生装置４・７、遅延袋Ｍ　４１およびレジスタ１０
以外の部分はこれ等の素子と一緒に用いるのは不適当と
なる。

別の例として、出力パルスの１ｆｆｉ１９’ｌを２倍に
し、マーク対スペース比￥１：３に変えると、出力９で
得られるコードの繰返しシーケンスは８つの異なるコー
ドを含むだけになり、クロックパルス発生装置４７、遅
延装置４およびレジスタ１０抑外の部分に変更を加える
必要がある。

【図面の簡単な説明】

図面は本発明の一実施例を示すタイマ回路の回路図であ
る。 １・・・クロックパルス発生器 ４・・・遅延袋Ｎ　　　　　５・・・同波数分割器７・
・・カウンタ　　　　　１０・・・レジスタ（ラッチ）
１！３−１．９・・・タップ　　　２８・・・デコーダ
３４１・・・レジスタ（ラッチ） ８７・・・レジスタ（ラッチ） ８９・・・タイマ回路出力 ４７・・・クロックパルス発生装置 ５４１・・・同期カウンタ装置。 ｅ許出願人　　　エヌ・べ−・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

1. 【特許請求の範囲】 Ｌ　クロックパルス発生装置と、ランチ回路と、前記の
   クロックパルス発生装置の出力に接続された卸勉装箔と
   を有し、この遅延装置にはｎ個のタップが設けられ、こ
   れ等タップの位１ｎ１は、遅れの均等な増分子に対応し
   、この場合ｎＴは、動作中に遅延装置に加えられるクロ
   ックパルス発生装置の出力パルスの長さよりも太きく　
   、６ｉＪ記のタップは、ラッチ回路を経てタイマ回路の
   出力に接続されるよう！こしたタイマ回路において、マ
   ーク対スペース比は１であり、前記の出力パルスの周期
   は、ｎを２の整数べきとした場合、ｚ（ｎ−１）Ｔより
   も大きいかまたは等しく、前記のタップから回路への接
   続内には、動作中前記のタップに連続して表れるｎビッ
   トコードをｍビット２進コードの連続したメンバーに変
   換するデコーダが設けられたことを特徴とするタイマ回
   路８゛２　クロックパルス発生装置が接続された同期カ
   ウンタ袋筒−をも有し、その出力は別のラッチを紅で別
   の回路出力に接続される特Ｆ＋’　請求の範囲第１項記
   載のタイマ回路。 ８　カウンタ装置は、その′電流カウントをその第１出
   力に生じ、その直前のカウントをその第２出力に生じる
   ２進カウンタ装置で、クロックパルス発生装置の出力か
   らこのカウンタ装部への接続は、遅延装置を迂回し、ク
   ロックパルス発生装置から遅延装置への接続にくらべ、
   動作中カウンタ装置に加えられるクロックパルスは遅延
   装置に加えられるクロックパルスの２倍の繰り返し数を
   有し、このためカウンタ装置の出力の最下位ビットはｍ
   ビット２進コードの最上位ビットが有すると同じ有意性
   を有するようにされ、更に、前記の接続とカウンタ装置
   とは、πＪ記の第１および第２出力のカウントが、ｍビ
   ット２進コードの最上位ビットの変化に対応するｎビッ
   トコードの各変化に対してオフセットされた時点で更新
   されるようにされ、更にまた、ｍビット２進コードの最
   上位ビットの値と前記の出力におけるカウントの最下位
   ビットの値を比較し、若し比較された２つのビットが同
   じ値をもては前記の第１および第２出力の一方のカウン
   トをタイマ回路出力にゲートしまた比較された２つのビ
   ットが反対の値をもてば前記の第１および第２出力の他
   方のカウントをタイマ回路出力にゲートする比較器が設
   けられた特許請求の範囲第２項記載のタイマ回路。 ４　カウンタ装置と、クロックパルス発生装置から該カ
   ウンタ装置への接続は、第１および第２出力のカウント
   が、通常最上位ビットの変化に対応するｎビットコード
   の各変化の中間にある時点で更新されるようにした特許
   請求の範囲第３項記載のタイマ回路。 ６　カウンタ装置は、カウンタと、そのデータ入力にこ
   のカウンタの出力が接続された第２レジスタと、そのデ
   ータ入力がこの第ルジスタノデータ出力に接続された第
   ２レジスタとを有し、前記の第１および第２レジスタの
   データ出力は夫々カウンタ装置の第１および第２出力を
   形成し、クロックパルス発生装置は、前記のカウンタお
   よび第１と第２レジスタのクロック信号入力に接続され
   た特許請求の範囲第８項または第４項記載のタイマ回路
   。