PL102496B1 - Automatic control device for integrated digital circuits - Google Patents

Automatic control device for integrated digital circuits Download PDF

Info

Publication number
PL102496B1
PL102496B1 PL18136775A PL18136775A PL102496B1 PL 102496 B1 PL102496 B1 PL 102496B1 PL 18136775 A PL18136775 A PL 18136775A PL 18136775 A PL18136775 A PL 18136775A PL 102496 B1 PL102496 B1 PL 102496B1
Authority
PL
Poland
Prior art keywords
circuit
block
input
automatic control
output
Prior art date
Application number
PL18136775A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to PL18136775A priority Critical patent/PL102496B1/pl
Publication of PL102496B1 publication Critical patent/PL102496B1/pl

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Description

Przedmiotem wynalazku jest przyrzad do automatycznej kontroli cyfrowych obwo¬ dów scalonych przeznaczony do sprawdzenia popraw¬ nosci funkcji logicznych, spelnianych przez obwód w warunkach granicznych wartosci poziomów logicznych ciagów wejsciowych, przy granicznych obciazeniach wyjsc obwodów scalonych. Przedmiot wynalazku jest szcze¬ gólnie przeznaczony do szybkiego sprawdzania obwodów scalonych w warunkach wielkoprzemyslowych.
Stan techniki. Znane sa np. wedlug instrukcji obslugi firmy Kogujo Electric Co LTD, Logic tester, typ HL-16, przyrzady do badania ukladów logicznych utworzone z generatora ciagów wyjsciowych, polaczonego poprzez przelaczniki z wejsciami obwodu scalonego, przy czym wyjscia tego obwodu sa polaczone takze poprzez prze¬ laczniki ze wskaznikiem wyjsciowych poziomów logicz¬ nych.
Kontrola cyfrowych obwodów scalonych przy -uzyciu znanych przyrzadów polega na recznym podaniu impul- :sów z generatora na wejscie sprawdzonego obwodu sca¬ lonego oraz na analizie poziomów wyjsciowych odczy¬ tywanych ze wskaznika tych poziomów, przylaczanego równiez recznie do wyjsc sprawdzanego obwodu scalo¬ nego.
Omawiane przyrzady umozliwiaja testowanie ukladów logicznych wylacznie przez wysokokwalifikowany per¬ sonel w warunkach laboratoryjnych. Nie moga miec zas¬ tosowania w warunkach wielkoprzemyslowych.
Znane jest z opisu patentowego ZSRR nr 441532 urza¬ dzenie do wykrywania niesprawnosci w systemach lo- gicznych, zaopatrzonego w generator sygnalów steru¬ jacych, którego wyjscia taktujace sa dolaczone do ste¬ rujacych wejsc bloku wzorcowego i badanego, do odpo¬ wiadajacych wejsc ukladu porównania, bloków indykacji i rejestracji i do wejscia zliczajacego licznika.
Wedlug innego opisu patentowego ZSRR nr 325571 urzadzenie do kontroli parametrów liniowych obwodów scalonych, zawiera blok obciazen wzorcowych i filtr wysokich czestotliwosci, przy czym wyjscie generatora sygnalów sterujacych poprzez blok obciazen wzorco¬ wych jest polaczone z wejsciem badanego ukladu, zas wejscie sterujace bloku obciazen wzorcowych jest pola¬ czone z wyjsciem bloku sterowania, a wyjscie z wejsciem bloku porównania filtru wysokich czestotliwosci i z jed¬ nym z wejsc komutatora rodzaju pracy.
Znane jest takze z angielskiego opisu patentowego nr 1291522 urzadzenie do testowania ukladów logicznych, zawierajace wzorcowy uklad logiczny oraz uklad badany, przy czym oba uklady sa polaczone do quasi dowolnego generatora, zas obwody sa polaczone do ukladu porówna¬ nia. Wlasnosci funkcjonalne wzorcowego ukladu logicz¬ nego sa identyczne z ukladem badanym. Polaczenia sy¬ gnalów wejsciowych dokonywane sa przy pomocy grupy przewodników, zas kazdy przewodnik jest polaczony z od¬ powiednim wejsciem ukladu badanego i wzorcowego.
Urzadzenie ponadto posiada dyskryminator napiecia usta¬ lajacy napiecia w sygnalach wejsciowych w dolnej i gór¬ nej tolerancji, rejestr przesuwny egzekwujacy dowolne sygnaly i generujacy sygnaly bramkujace oraz zegar ste¬ rujacy wspomnianym rejestrem przesuwnym. 102 496102 496 Istota wynalazku. W przyrzadzie wedlug wynalazku blok wybierania recznego jest polaczony z kontrolowa¬ nym, scalonym obwodem i ukladem porównania, a po¬ nadto z blokiem ciagów impulsów sprawdzajacych i blo¬ kiem wzorcowych ciagów impulsów wyjsciowych, po¬ laczonym z licznikiem.
W odniesieniu do znanego stanu techniki, zastosowanie w przyrzadzie wedlug wynalazku bloku wzorcowych cia¬ gów impulsów ma ten korzystny skutek, ze eliminuje koniecznosc stosowania bloków wzorcowych przy spraw¬ dzaniu obwodów badanych. Zastosowanie zas bloku wy¬ bierania recznego pozwala bardzo szybko przystosowac przyrzad do kontroli róznego typu obwodów scalonych.
Przyrzad wedlug wynalazku umozliwia automatyczne sprawdzanie obwodów scalonych w warunkach granicz¬ nych wartosci ciagów wejsciowych przy granicznych ob¬ ciazeniach wynjsc, bez koniecznosci analizowania czy po¬ ziomy logicz e na wyjsciach przy okreslonych poziomach, wejsciowy chsa poprawne czy wadliwe, a ponadto poz¬ wala na szybkie, automatyczne sprawdzanie poprawnosci pracy kontrolowanego obwodu scalonego w warunkach produkcyjnych przez osoby elementarnie przeszkolone w zakresie obslugi aparatury pomiarowej.
Objasnienie rysunku. Przedmiot wynalazku jest uwidoczniony w przykladzie wykonania pokazanym na rysunku przedstawiajacym schemat blokowy polaczen.
Przyklad realizacji wynalazku. Przyrzad wedlug wynalazku ma generator impulsów prostokatnych 1 po¬ laczony z jednym z wejsc bramkujacego ukladu 2, które¬ go drugie wejscie jest polaczone z wyjsciem sygnaliza¬ cyjnego ukladu 3. Wyjscie bramkujacego ukladu 2 jest polaczone poprzez licznik 4 z wejsciem bloku 5 ciagu im¬ pulsów sprawdzajacych oraz z wejsciem bloku 6 wzor¬ cowych ciagów impulsów wyjsciowych. Wyjscia obydwu bloków 5 i 6 sa polaczone z wejsciami bloku 7 wybiera¬ nia recznego, którego jedne wyjscia sa polaczone bezpo¬ srednio z ukladem porównania 8, zas drugie wyjscia sa polaczone równiez z tym ukladem poprzez kontrolowany scalony obwód 9. Wyjscie ukladu porównania 8 jest po¬ laczone z wejsciem sygnalizacyjnego ukladu 3.
Dzialanie przyrzadu. Generator 1 wytwarza sygna¬ ly prostokatne, które po przejsciu przez bramkujacy uklad 2 dostaja sie na licznik 4, skladajacy sie z 16 ogniw. Kom- binacja sygnalów z wyjsc poszczególnych ogniw licz¬ nika 4 wytwarza w bloku 5 ciagów impulsów sprawdza¬ jacych sygnaly sterujace, którymi sa zasilane wejscia kon¬ trolowanego scalonego obwodu 9. Sygnaly sterujace sa tak uformowane, aby mogly byc sprawdzone wszystkie mozliwosci funkcjonowania kontrolowanego, scalonego- obwodu 9. Sygnaly te posiadaja poziomy napiec odpowia¬ dajace granicznym wartosciom zera logicznego oraz lo¬ gicznej „1".
Podawanie odpowiednich sygnalów sterujacych z blo¬ ku 5 ciagu impulsów sprawdzajacych na kontrolowany scalony obwód 9 odbywa sie przez blok 7 wybierania, recznego w zaleznosci od typu danego scalonego obwo- do 9. Sygnaly wyjsciowe z kontrolowanego scalonego- obwodu 9 sa podawane na uklad porównania 8. Jedno¬ czesnie kombinacja sygnalów z wyjsc poszczególnych, ogniw licznika 4 wytwarza w bloku wzorcowanych cia¬ gów impulsów wyjsciowych 6 okreslone * wzorcowe sy¬ gnaly wyjsciowe, które w zaleznosci od typu ^scalonego- obwodu 9 sa wybrane odpowiednio przez blok wybiera¬ nia recznego 7 i sa podawane na wejscia ukladu porów¬ nania 8. Sygnaly wyjsciowe z ukladu porównania 8 po¬ dawane sa do ukladu sygnalizacyjnego 3. Sygnalizacyj¬ ny uklad 3 daje odpowiedz co do poprawnosci pracy kon¬ trolowanego, scalonego obwodu 9. Blokuje on równiez cykl kontrolny w przypadku zaistnialej nieprawidlowos¬ ci lub zakonczenia cyklu kontroli.

Claims (1)

1. Zastrzezenie patentowe Przyrzad do automatycznej kontroli cyfrowych obwo¬ dów scalonych, zaopatrzony w generator impulsów pros¬ tokatnych, polaczony z jednym z wejsc bramkujacego- ukladu, który drugim wejsciem poprzez sygnalizacyjny uklad jest polaczony z ukladem porównania, polaczonym z kolei z kontrolowanym scalonym obwodem, zas wspom¬ niany uklad bramkujacy poprzez licznik jest polaczony z blokiem ciagów impulsów sprawdzajacych, znamien¬ ny tym, ze blok wybierania recznego (7) jest polaczony z kontrolowanym, scalonym obwodem (9) i ukladem po¬ równania (8), a ponadto z blokiem ciagów impulsów spraw¬ dzajacych (5) i blokiem wzorcowych ciagów impulsów wyjsciowych (6), polaczonym z kolei z licznikiem (4)~ 1 1 rH i 1 1 5 . r / 6 / 3 1 LZG Z-d. 3 zam. 2UL-78 nakl. 105+20 egz. Cena 45 zl
PL18136775A 1975-06-19 1975-06-19 Automatic control device for integrated digital circuits PL102496B1 (pl)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL18136775A PL102496B1 (pl) 1975-06-19 1975-06-19 Automatic control device for integrated digital circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL18136775A PL102496B1 (pl) 1975-06-19 1975-06-19 Automatic control device for integrated digital circuits

Publications (1)

Publication Number Publication Date
PL102496B1 true PL102496B1 (pl) 1979-03-31

Family

ID=19972612

Family Applications (1)

Application Number Title Priority Date Filing Date
PL18136775A PL102496B1 (pl) 1975-06-19 1975-06-19 Automatic control device for integrated digital circuits

Country Status (1)

Country Link
PL (1) PL102496B1 (pl)

Similar Documents

Publication Publication Date Title
Fujiwara Logic testing and design for testability
Mitra et al. X-compact: An efficient response compaction technique
DE60225898D1 (de) Mehrfacherfassungs-dft-system zum detektieren oder auffinden von überschreitenden taktbereichsfehlern während der selbstprüfung oder scan-prüfung
DE69430637D1 (de) Vorrichtung und verfahren zum testen von integrierten schaltkreisen
PL102496B1 (pl) Automatic control device for integrated digital circuits
EP3290934B1 (en) Scan circuitry with iddq verification
US6243843B1 (en) Post-mission test method for checking the integrity of a boundary scan test
SU785807A1 (ru) Пробник дл проверки логических устройств
SU723575A1 (ru) Устройство дл контрол дискретных блоков
Yin et al. Design of Multiplex IP Cores for System-level Boundary-scan Test
SU902263A1 (ru) Устройство дл проверки триггеров
JPH0210178A (ja) 論理回路
SU898621A1 (ru) Устройство дл проверки счетчиков
JPS5750666A (en) Testing device for function of circuit
Babba et al. Fault tracing within the??-Controller PIC32MX
SU694822A1 (ru) Устройство параметрического контрол интегральных схем
PL123743B1 (en) Tester of electronic digital circuits
SU761934A1 (ru) Цифровое устройство для измерения сдвига фаз 1
CS216768B1 (cs) Zapojení pro vyhodnocování funkce číslicových zařízení
KR950008421Y1 (ko) 그레이 코드를 이용한 인 서키트 테스터의 테스트 윈도우 제어회로
SU972420A1 (ru) Устройство дл проверки целостности цепей
KR900001312Y1 (ko) 와이어리스 기판(pwa)전용 시험 장치
Kern Architecture and some properties of digital circuits with Boundary Scan
Garbolino et al. Crosstalk-insensitive method for testing of delay faults in interconnects between cores in SoCs
SU406186A1 (pl)