PL100547B1 - Uklad komorki opozniajacej dwufazowego rejestru dynamicznego mos - Google Patents

Description

Przedmiotem wynalazku jest uklad komórki opózniajacej dwufazowego rejestru dynamicznego MOS stosowany zwlaszcza w ukladach wielkiej skali integracji.

Znane sa z opisu patentowego St. Zjedn. Am. nr 3395292 uklady komórek opózniajacych, których podstawowa cecha jest symetria budowy. Komórka rejestru sklada sie z dwóch identycznych sekcji, z których kazda ma opóznienie równowazne polowie bitu. Kazda sekcja zawiera inwerter dwutranzystorowy, oraz tranzystor transmisyjny za posrednictwem którego inwerter polaczony jest z wyjsciem sekcji. Do bramek tranzystorów transmisyjnych jak równiez do bramek tranzystorów obciazeniowych obu sekcji podawane sa dwa rózne sygnaly zegarowe nie zachodzace na siebie wzajemnie w czasie.

Cykl pracy komórki obejmuje dwie zasadnicze operacje — próbkowanie i przesuw, które sa wykonywane na przemian, tak ze jedna sekcja komórki wykonuje operacje próbkowania synchronicznie z jednym sygnalem zegarowym, a druga sekcja wykonuje operacje przesuwu synchronicznie z drugim sygnalem zegarowym. Obydwie sekcje dzialaja na przemian, co umozliwia spelnienie zasadniczego wymagania, aby w czasie przesuwu byla przerwana wewnetrzna droga sygnalu miedzy wejsciem i wyjsciem komórki. Znane konfiguracje symetrycznych komórek opózniajacych zawieraja co najmniej szesc tranzystorów, z których trzy sa w sekcji próbkujacej i trzy w sekcji przesuwajacej. Tryb pracy komórki moze byc stosunkowy lub bezstosunkowy. Ma to zasadniczy wplyw na projektowanie technologiczne pólprzewodnikowych struktur tranzystorów w komórce, a glównie na ich wymiary geometryczne.

Istota wynalazku polega na tym, ze jeden z sygnalów zegarowych podawany jest do bramki tranzystora obciazeniowego pierwszego inwertera i bramki tranzystora obciazeniowego drugiego inwertera, a wyjscie pierw¬ szego inwertera jest przylaczone do bramki tranzystora sterujacego drugiego inwertera, przy czym w kazdym inwerterze dren tranzystora sterujacego polaczony jest ze zródlem tranzystora obciazeniowego, natomiast dreny tranzystorów obciazeniowych obu inwerterów sa przylaczone do zródla napiecia zasilajacego.

Wynalazek zostanie ponizej przykladowo objasniony w oparciu o rysunek, przedstawiajacy ideowy schemat polaczen komórki opózniajacej dwufazowego rejestru dynamicznego MOS.2 100 547 Komórka zawiera dwa inwertery lt i i2, oraz jeden tranzystor transmisyjny T$. Kazdy inwerter sklada sie z tranzystora sterujacego T2, T4 i tranzystora obciazeniowego 1*!, T3.

Wejscie E ukladu polaczone jest z bramka tranzystora sterujacego T2 pierwszego inwertera \Xl a dreny tranzystorów sterujacych T2, T4 sa polaczone ze zródlami tranzystorów obciazeniowych Ti iT3. Zródla tranzystorów sterujacych T2, T4 sa polaczone z masa ukladu. Dreny tranzystorów obciazeniowych Ti i T3 sa przylaczone do napiecia zasilajacego Uz- Sygnal zegarowy 1 przylaczony jest do bramek dwu tranzystorów obciazeniowych Ti, T3, a wyjscie pierwszego inwertera Ji jest przylaczone do bramki tranzystora sterujacego T4 drugiego inwertera l2, na której jest pojemnosc pamietajaca Ci. Wyjscie Y ukladu z pojemnoscia pamietajaca C3 jest przylaczone do wyjscia drugiego inwertera l2 za posrednictwem tranzystora transmisyjnego Ts,do którego bramki doprowadzony jest sygnal zegarowy 2 i.na którego zródie jest pojemnosc pamietajaca C7. Sygnal zegarowy 1 zapewnia jednoczesne kluczowanie obydwu tranzystorów obciazeniowych Ti, T&'.. Wspólne kluczowanie obciazen obydwu inwerterów jest funkcjonalnie równowazne dzialaniu wlaczonego miedzy inwerterami kluczowego tranzystora transmisyjnego, stosowanego w komórkach szesciotranzystorowych. Sygnal zegarowy 1 synchronizuje operacje próbkowania napiecia wejsciowego, którego wynik jest zapamietywany na pojemnosci pamietajacej C2. Sygnal zegarowy 2 synchronizuje operacje przesuwu, w czasie której nastepuje przeniesienie napiecia z pojemnosci pamietajacej C2 do Cg, pod warunkiem, ze pojemnosc C2 jest znacznie wieksza od pojemnosci C3. Uklad pobiera prad ze zródla zasilania Uz gdy sygnal zegarowy 1 przyjmuje wartosc logiczna „1", gdyz wówczas zawsze jeden z inwerterów znajduje sie w stanie przewodzenia. Gdy sygnal zegarowy 1 przyjmuje wartosc logiczna „0", uklad nie pobiera praktycznie zadnego pradu ze zródla Uz, gdyz obydwa tranzystory obciazeniowe T2 i T4 sa wtedy wylaczone. Dla uzyskania symetrycznego obciazenia zródla Uz przy obydwu sygnalach zegarowych, stosuje sie multipleksowa organizacje rejestru, co dodatkowo zapewnia dwukrotnie wieksza szybkosc przesuwu danych.

Przez wyeliminowanie jednego tranzystora transmisyjnego z ukladu komórki, osiaga sie minimalizacje wymiarów powierzchniowych w kostce pólprzewodnikowej i duzy uzysk produkcyjny.

Uklad komórki opózniajacej zawiera piec tranzystorów, czyli umozliwia osiagniecie oszczednosci powierzchniowej rzedu 15—20% w stosunku do komórek szesciotranzystorowych. W rejestrze przesuwowym o pojemnosci 1 kb oznacza to oszczednosc tysiaca tranzystorów MOS. 2. 77 U I T3 T5 ^r—r £ o- i T2 Jr \T4 C2 C3 Cl u Tl

Claims (1)

1. Zastrzezenie patentowe Uklad komórki opózniajacej dwufazowego rejestru dynamicznego MOS, zawierajacy dwa inwertery dwu- tranzystorowe, którego wyjscie polaczone jest z wyjsciem jednego z inwerterów poprzez tranzystor transmisyjny, do którego bramki doprowadzony jest jeden z sygnalów zegarowych, znamienny tym, ze drugi sygnal zegarowy (1) podawany jest jednoczesnie do bramki tranzystora obciazeniowego (Ti) pierwszego inwertera (I,) i bramki tranzystora obciazeniowego (T3) drugiego inwertera (l2), a wyjscie pierwszego inwertera (IJ jest przylaczone do bramki tranzystora sterujacego (T4) drugiego inwertera (l2), przy czym w kazdym inwerterze (li), U2) dren tranzystora sterujacego (T2), (T4) polaczony jest ze zródlem tranzystora obciazeniowego (Ti), (T3), natomiast dreny tranzystorów obciazeniowych (TJ i (T3) obu inwerterów sa przylaczone do zródla napiecia zasilajacego (Uz).100 547 +1 Uz *